JPH073952B2 - Digital / Analog converter - Google Patents
Digital / Analog converterInfo
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- JPH073952B2 JPH073952B2 JP2016478A JP1647890A JPH073952B2 JP H073952 B2 JPH073952 B2 JP H073952B2 JP 2016478 A JP2016478 A JP 2016478A JP 1647890 A JP1647890 A JP 1647890A JP H073952 B2 JPH073952 B2 JP H073952B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル信号をアナログ信号に変換するデジタ
ル・アナログ（DA）変換器に関するものである。The present invention relates to a digital-analog (DA) converter for converting a digital signal into an analog signal.
DA変換器は計測、制御、通信、家電など種々の分野での
デジタル機器とアナログ機器の間のインターフェイスと
して利用されている。例えば、ガスクロマトグラフや液
体クロマトグラフなどのクロマトグラフィ機器におい
て、データ処理されたデータをレコーダに出力する場合
などに適する。DA converters are used as interfaces between digital and analog devices in various fields such as measurement, control, communication, and home appliances. For example, it is suitable for outputting data processed data to a recorder in a chromatography device such as a gas chromatograph or a liquid chromatograph.
（従来の技術） 計測機器のDA変換器としては、はしご型抵抗回路網を用
いたＲ−2Rラダー方式のDA変換器が主に使用されてい
る。ラダー方式のDA変換器は、高分解能、高精度を得る
のが難しく、また高価となる。(Prior Art) As a DA converter of a measuring instrument, an R-2R ladder type DA converter using a ladder resistance network is mainly used. It is difficult and expensive to obtain high resolution and high accuracy in a ladder DA converter.
他の方式のDA変換器としては、入力デジタル値をパルス
幅に変換し、そのパルス信号を低減ろ波回路に通すこと
によりアナログ信号とするパルス幅変調（PWM）方式のD
A変換器がある。Other types of DA converters include a pulse width modulation (PWM) type D converter that converts an input digital value into a pulse width, and passes the pulse signal through a reduction filter circuit as an analog signal.
There is an A converter.
PWM方式のDA変換器では、出力パルス信号は、一定の繰
返し周期をもち、入力デジタル量に従ってそのパルス幅
が変調される。In the PWM DA converter, the output pulse signal has a constant repetition period, and its pulse width is modulated according to the input digital amount.
（発明が解決しようとする課題） PWM方式のDA変換器はラダー方式のDA変換器に比べて安
価に構成できる利点をもっているが、入力デジタル信号
のビット数を多くして分解能を上げようとすると応答速
度が遅くなる問題がある。(Problems to be solved by the invention) Although a PWM DA converter has an advantage that it can be constructed at a lower cost than a ladder DA converter, if an attempt is made to increase the resolution by increasing the number of bits of an input digital signal. There is a problem that the response speed becomes slow.
本発明は、安価に構成できるPWM方式のDA変換器の利点
を生かしながら、応答速度を遅くしないで分解能を上げ
ることを目的とするものである。An object of the present invention is to increase the resolution without slowing the response speed while taking advantage of the PWM DA converter which can be configured at a low cost.
（課題を解決するための手段） 本発明は、与えられたデジタル値に対応した周期信号を
パルス幅変調カウンタの周期として出力する周期設定回
路と、パルス幅変調カウンタの分解能のビット数ｎより
大きいビット数ｍの入力データ値の上位ｎビットをパル
ス幅変調カウンタの入力デジタル値として供給するとと
もに、入力データ値に対応して周期設定回路に供給する
デジタル値を設定する制御部を備えている。(Means for Solving the Problem) According to the present invention, a cycle setting circuit for outputting a cycle signal corresponding to a given digital value as a cycle of a pulse width modulation counter, and a bit number n of resolution of the pulse width modulation counter are larger than n. A control unit is provided which supplies the upper n bits of the input data value of the number of bits m as an input digital value of the pulse width modulation counter and sets the digital value to be supplied to the cycle setting circuit corresponding to the input data value.
好ましい態様においては、制御部は、ｍビットの入力デ
ータ値をＸとし、パルス幅変調カウンタ２に供給される
ｎビット（ｍ＞ｎ）のデジタル値をＸ′としたとき、パ
ルス幅変調カウンタ２の出力パルスの繰返し周期ｔが ｔ＝to・2(m-n)・Ｘ′/X （ただしtoは基準周期）となるように、周期設定回路へ
供給するデジタル値を設定する。In a preferred mode, when the control unit sets the m-bit input data value to X and the n-bit (m> n) digital value supplied to the pulse width modulation counter 2 to X ′, the pulse width modulation counter 2 The digital value to be supplied to the cycle setting circuit is set so that the repetition cycle t of the output pulse of is t = to · 2 ( m − n ) · X ′ / X (where to is the reference cycle).
（作用） 本発明では分解能を上げるために大きなビット数をもつ
入力データを用いる。入力データに従ってパルス幅を変
調するパルス幅変調カウンタとしては、入力データのビ
ット数よりも少ないビット数のものを使用し、入力デー
タの上位ビットをカウントし、下位ビットを捨てる。入
力データのビット数を少なくすることにより発生する誤
差を、出力パルス信号の繰返し周期を入力データに対応
して調整することにより修正する。(Operation) In the present invention, input data having a large number of bits is used to increase the resolution. As the pulse width modulation counter that modulates the pulse width according to the input data, a counter having a bit number smaller than the bit number of the input data is used, the upper bits of the input data are counted, and the lower bits are discarded. The error generated by reducing the number of bits of the input data is corrected by adjusting the repetition period of the output pulse signal according to the input data.
（実施例） 第１図は一実施例を表わす。(Embodiment) FIG. 1 shows an embodiment.
２はパルス幅変調（PWM）カウンタであり、例えば分解
能が16ビットのものとする。８は制御部であり、制御部
８からパルス幅変調カウンタ２へは16ビットのデジタル
信号Ｘ′が供給され、パルス幅変調カウンタ２はそのデ
ジタル信号Ｘ′に対応したパルス幅ｘ′の信号を作成し
て出力する。６はパルス幅変調周期設定レートジェネレ
ータであり、例えば16ビットの分解能をもつものとす
る。レートジェネレータ６は制御部８から与えられるデ
ジタル値Ｔに対応してパルス幅変調カウンタ２の出力パ
ルス信号の繰返し周期ｔを表わす信号を作成し、これを
パルス幅変調カウンタ２のリセット信号として供給す
る。制御部８は例えば21ビットのデジタル値の入力デー
タ値Ｘからその上位16ビットを用いてパルス幅変調カウ
ンタ２に供給するデジタル信号Ｘ′を作成し、また、そ
の入力データ値Ｘに対応してレートジェネレータ６に供
給するデジタル値Ｔを作成する。A pulse width modulation (PWM) counter 2 has a resolution of 16 bits, for example. A control unit 8 supplies a 16-bit digital signal X ′ from the control unit 8 to the pulse width modulation counter 2, and the pulse width modulation counter 2 outputs a signal having a pulse width x ′ corresponding to the digital signal X ′. Create and output. A pulse width modulation period setting rate generator 6 has a resolution of 16 bits, for example. The rate generator 6 creates a signal representing the repetition period t of the output pulse signal of the pulse width modulation counter 2 corresponding to the digital value T given from the control unit 8 and supplies this as a reset signal of the pulse width modulation counter 2. . The control unit 8 creates a digital signal X ′ to be supplied to the pulse width modulation counter 2 from the input data value X of a 21-bit digital value, for example, using the upper 16 bits thereof, and also, corresponding to the input data value X, A digital value T to be supplied to the rate generator 6 is created.
パルス幅変調カウンタ２とレートジェネレータ６には共
通のクロック信号が供給される。A common clock signal is supplied to the pulse width modulation counter 2 and the rate generator 6.
出力すべき信号、すなわち制御部８への入力データ値Ｘ
の分解能が21ビットであり、パルス幅変調カウンタ２の
分解能が16ビットであるので、パルツ幅変調カウンタ２
の出力が飽和しないように、制御部８ではまず21ビット
データＸを５ビット右シフトして16ビットデータＸ′を
作成する。いま、Ｘの値が２進数で 「101010101010101010101」であったとすると、パルス
幅変調カウンタ２に供給されるデジタル値Ｘ′は「1010
101010101010」となり、下位の５ビットの情報が欠落す
る。このとき、出力は「101010101010101000000」／「1
01010101010101010101」＝Ｙの割りで小さく出力され
る。The signal to be output, that is, the input data value X to the control unit 8
The pulse width modulation counter 2 has a resolution of 21 bits and the pulse width modulation counter 2 has a resolution of 16 bits.
The control unit 8 first shifts the 21-bit data X to the right by 5 bits to generate 16-bit data X ′ so that the output of the above is not saturated. Now, assuming that the value of X is a binary number “101010101010101010101”, the digital value X ′ supplied to the pulse width modulation counter 2 is “1010
101010101010 ”, and the lower 5 bits of information are lost. At this time, the output is “101010101010101000000” / “1
01010101010101010101 ”= Smaller output for Y.
そこで、制御部８からレートジェネレータ６に与えられ
る繰返し周期ｔのデジタル値Ｔは、この小さくなった出
力を補正するために、パルス幅変調カウンタ２の出力パ
ルス信号の繰返し周期ｔを上記Ｙの比で小さくするよう
に算出される。Therefore, the digital value T of the repetition period t given from the control unit 8 to the rate generator 6 is calculated by comparing the repetition period t of the output pulse signal of the pulse width modulation counter 2 with the above Y ratio in order to correct the reduced output. It is calculated so that
第１図（Ａ）のDA変換器の動作を同図（Ｂ）により説明
する。The operation of the DA converter shown in FIG. 1A will be described with reference to FIG.
レートジェネレータ６から周期ｔの信号がパルス幅変調
カウンタ２のリセット信号として入力されると、パルス
幅変調カウンタ２の出力パルス信号はリセット信号の入
力によりハイレベルとなり、デジタル値Ｘ′のクロック
をカウントする間（パルス幅ｘ′）はハイレベルに維持
される。When the signal of the cycle t is input as the reset signal of the pulse width modulation counter 2 from the rate generator 6, the output pulse signal of the pulse width modulation counter 2 becomes high level by the input of the reset signal, and the clock of the digital value X ′ is counted. During this period (pulse width x '), the high level is maintained.
制御部８では、第２図に示されるように入力データ値Ｘ
を２進数で５ビット右シフトさせてＸ′を作成する。In the control unit 8, as shown in FIG. 2, the input data value X
X'is created by right-shifting by 5 bits in binary.
Ｘ′＝X/32 である。X '= X / 32.
また、繰返し周期ｔとして、 ｔ＝（216−１）・32X′/X の式により作成する。（216−１）は基準周期toとして
のレートジェネレータ６のフルスケールであり、32X′/
Xは誤差補正値である。Further, the repetition cycle t is created by the equation t = (2 16 −1) · 32X ′ / X. (2 16 -1) is the full scale of the rate generator 6 as the reference period to, 32X '/
X is an error correction value.
パルス幅変調カウンタ２から周期ｔでパルス幅ｘ′（デ
ューティに対応する）をもつパルス信号が出力され、こ
の出力パルス信号が低減ろ波器４に通されることによ
り、入力データ値Ｘに相当するアナログ電圧Voとなる。
このアナログ出力電圧Voはレコーダなどに供給される。The pulse width modulation counter 2 outputs a pulse signal having a pulse width x ′ (corresponding to the duty) at a cycle t, and the output pulse signal is passed through the reduction filter 4 to correspond to the input data value X. It becomes analog voltage Vo.
This analog output voltage Vo is supplied to a recorder or the like.
（発明の効果） 本発明では入力データ値のビット数が多くて分解能が高
くても、パルス幅変調カウンタのビット数を小さくする
ことにより応答速度を速くすることができる。一方、パ
ルス幅変調カウンタのビット数を小さくしたことによる
誤差を出力パルス信号の繰返し周期を入力データ値に対
応して調整することにより補正する。(Effect of the Invention) In the present invention, even if the input data value has a large number of bits and high resolution, the response speed can be increased by reducing the number of bits of the pulse width modulation counter. On the other hand, an error caused by reducing the number of bits of the pulse width modulation counter is corrected by adjusting the repetition period of the output pulse signal according to the input data value.
このように、本発明では特殊な部品を使用せずに、安価
に高分解能のDA変換器を実現することができる。As described above, according to the present invention, a high resolution DA converter can be realized at low cost without using special parts.
第１図（Ａ）は一実施例を示すブロック図、（Ｂ）はパ
ルス幅変調カウンタの出力パルス信号を示す波形図、第
２図は同実施例における制御部の動作を示すフローチャ
ート図である。 ２……パルス幅変調カウンタ、４……低減ろ波器、６…
…パルス幅変調周期設定レートジェネレータ、８……制
御部。1A is a block diagram showing an embodiment, FIG. 1B is a waveform diagram showing an output pulse signal of a pulse width modulation counter, and FIG. 2 is a flow chart showing an operation of a control unit in the embodiment. . 2 ... Pulse width modulation counter, 4 ... Reduction filter, 6 ...
... Pulse width modulation period setting rate generator, 8 ... Control unit.
Claims (1)
に変換するパルス幅変調カウンタと、パルス幅変調カウ
ンタの出力をアナログ量に変換する変換回路とを備えた
パルス幅変調方式のデジタル・アナログ変換器におい
て、与えられたデジタル値Ｔに対応した周期信号を前記
パルス幅変調カウンタの周期として出力する周期設定回
路と、前記パルス幅変調カウンタの分解能のビット数ｎ
より大きいビット数ｍの入力データ値Ｘの上位ｎビット
を前記パルス幅変調カウンタの入力デジタル値Ｘ′とし
て供給するとともに、前記パルス幅変調カウンタの出力
パルスの繰返し周期ｔが ｔ＝to・2(m-n)・Ｘ′/X （ただしtoは基準周期）となるように、周期設定回路へ
供給するデジタル値Ｔを設定する制御部とを備えたこと
を特徴とするデジタル・アナログ変換器。1. A pulse width modulation type digital converter comprising a pulse width modulation counter for converting an n-bit input digital value X'to a pulse width and a conversion circuit for converting the output of the pulse width modulation counter into an analog quantity. In the analog converter, a period setting circuit that outputs a periodic signal corresponding to a given digital value T as a period of the pulse width modulation counter, and a bit number n of resolution of the pulse width modulation counter.
The higher n bits of the input data value X having a larger number of bits m are supplied as the input digital value X'of the pulse width modulation counter, and the repetition period t of the output pulse of the pulse width modulation counter is t = to.2 ( A digital-analog converter comprising: a control unit that sets a digital value T to be supplied to the period setting circuit so that m − n ) · X ′ / X (where to is a reference period).
Priority Applications (1)
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|---|---|---|---|
| JP2016478A JPH073952B2 (en) | 1990-01-26 | 1990-01-26 | Digital / Analog converter |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2016478A JPH073952B2 (en) | 1990-01-26 | 1990-01-26 | Digital / Analog converter |
Publications (2)
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| JPH03220919A JPH03220919A (en) | 1991-09-30 |
| JPH073952B2 true JPH073952B2 (en) | 1995-01-18 |
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ID=11917391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2016478A Expired - Fee Related JPH073952B2 (en) | 1990-01-26 | 1990-01-26 | Digital / Analog converter |
Country Status (1)
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| JP (1) | JPH073952B2 (en) |
Families Citing this family (1)
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Family Cites Families (2)
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1990
- 1990-01-26 JP JP2016478A patent/JPH073952B2/en not_active Expired - Fee Related
Also Published As
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