JPH0538154A - Control method of series n-fold inverter - Google Patents
Control method of series n-fold inverterInfo
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- JPH0538154A JPH0538154A JP3207298A JP20729891A JPH0538154A JP H0538154 A JPH0538154 A JP H0538154A JP 3207298 A JP3207298 A JP 3207298A JP 20729891 A JP20729891 A JP 20729891A JP H0538154 A JPH0538154 A JP H0538154A
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Abstract
Description
【産業上の利用分野】本発明は直列Ｎ重インバ−タの制
御方法、特にスイッチングデバイスのスイッチングロス
の低減に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control method for a series N-fold inverter, and more particularly to reduction of switching loss of a switching device.
【０００２】[0002]
【従来の技術】図５は負荷電流を制御する場合の直列Ｎ
重インバ−タの主回路および制御構成を示した従来例で
ある。Ｎ台の単相インバ−タ（以下単位インバ−タと称
す）2a〜2nは出力トランス3a〜3nを介して負荷４に対し
て直列に接続されている。単位インバータ2a〜2nを駆動
する駆動回路7a〜7nは制御回路６′により制御される。
制御回路６′は指令発生器10、引き算器11、ＰＩ調節器
12、三角波発生器13、コンパレータ14及びスイッチング
信号生成器15から構成されている。図６に示すタイムチ
ャ−トを基に各部の動作を説明する。電流検出器５によ
って検出された負荷電流と、指令発生器10から発生した
指令値ＩL * との誤差を引き算器11により求め、ＰＩ調
節器12を通してコンパレ−タ14に入力する。図６（ａ）
に誤差信号と三角波発生器13の出力三角波とのコンパレ
−タ入力信号とを示す。負荷電流の極性を図の矢印の向
きとすると、誤差信号はインバ−タ出力電圧が正のとき
は減少し、逆にインバ−タ出力電圧が負のときに増加す
る。図６（ｂ）はコンパレ−タ出力波形を示したもので
あり、三角波の方が誤差信号より大きいときに“０”に
なり、誤差信号の方が大きいときに“１”になるものと
する。スイッチング信号生成回路15によりコンパレ−タ
出力が“１”のとき各単位インバ−タのＵＰ，ＶＮをオ
ンとする信号を作り、コンパレ−タ出力が“０”のとき
はＶＰ，ＵＮをオンとするようスイッチのオン／オフ信
号を作る。このときの動作を図６（ｃ）および（ｄ）に
示す。このオン／オフ信号に従って、駆動回路7a〜7nが
スイッチングデバイスをオン／オフ駆動して、その結
果、単位インバ−タの出力電圧波形は図６（ｅ）とな
る。Ｎ台の単位インバ−タはスイッチング信号生成回路
15の信号により互いに等しい動作をし、インバ−タ出力
電圧は図６（ｆ）に示すごとく±（Ｖdc×Ｎ）となる。2. Description of the Related Art FIG. 5 shows a series N for controlling a load current.
It is a conventional example which showed the main circuit and control structure of a heavy inverter. N single-phase inverters (hereinafter referred to as unit inverters) 2a to 2n are connected in series to a load 4 via output transformers 3a to 3n. The drive circuits 7a to 7n that drive the unit inverters 2a to 2n are controlled by the control circuit 6 '.
The control circuit 6'includes a command generator 10, a subtractor 11 and a PI controller.
12, a triangular wave generator 13, a comparator 14 and a switching signal generator 15. The operation of each unit will be described based on the time chart shown in FIG. An error between the load current detected by the current detector 5 and the command value I L * generated by the command generator 10 is obtained by the subtractor 11 and input to the comparator 14 through the PI controller 12. Figure 6 (a)
Shows the comparator input signal of the error signal and the triangular wave output from the triangular wave generator 13. If the polarity of the load current is in the direction of the arrow in the figure, the error signal decreases when the inverter output voltage is positive, and conversely increases when the inverter output voltage is negative. FIG. 6 (b) shows a comparator output waveform, which is "0" when the triangular wave is larger than the error signal and "1" when the error signal is larger. . The switching signal generation circuit 15 produces a signal for turning on UP and VN of each unit inverter when the comparator output is "1", and turns on VP and UN when the comparator output is "0". Switch on / off signal. The operation at this time is shown in FIGS. 6 (c) and 6 (d). The drive circuits 7a to 7n drive the switching devices on / off according to the on / off signals, and as a result, the output voltage waveform of the unit inverter becomes as shown in FIG. 6 (e). N unit inverters are switching signal generation circuits.
The signals of 15 perform the same operation, and the inverter output voltage becomes ± (V dc × N) as shown in FIG. 6 (f).
【０００３】[0003]
【発明が解決しようとする課題】従来の直列Ｎ重インバ
−タの制御方法によれば、上述の如く負荷には直流電圧
ＶdcのＮ倍の電圧が印加される。負荷のインダクタンス
成分をＬ、キャリア信号の１周期をＴとすると、負荷電
流の時間変化率（di/dt)、及びスイッチングによる負荷
電流のリプル成分ΔＩL は次式となる。
ｄｉ／ｄｔ＝±（Ｖdc×Ｎ）／Ｌ （１）
ΔＩL ＝（Ｖdc×Ｎ×Ｔ）／（２×Ｌ） （２）
これより、負荷電流の時間変化率（di/dt)はインバ−タ
出力電圧に比例して大きくなり、リプル電流ΔＩL はイ
ンバ−タ出力電圧とキャリア信号の周期に比例する。従
って、負荷電流のリプル成分が少ない良好な負荷電流を
得るためには、キャリア周波数を高くするか、負荷のイ
ンダクタンス成分Ｌを大きくする必要がある。しかし、
キャリア周波数を高くすることによりスイッチングデバ
イスのスイッチングロスが増加し、変換効率の低下を招
く。さらに冷却器の大型化により装置自体の大型化を招
く問題点があり、また、負荷のインダクタンス成分Ｌを
大きくすることは、フィルタリアクトルの挿入となり装
置自体の大型化、装置容量の増大を招く問題点があっ
た。According to the conventional control method for the series N-fold inverter, the load is applied with a voltage N times the DC voltage V dc as described above. When the inductance component of the load is L and one cycle of the carrier signal is T, the time change rate (di / dt) of the load current and the ripple component ΔI L of the load current due to switching are given by the following equations. di / dt = ± (V dc × N) / L (1) ΔI L = (V dc × N × T) / (2 × L) (2) From this, the rate of change of the load current with time (di / dt) is inverted - increases in proportion to the motor output voltage, ripple current [Delta] I L is inverted - proportional to the period of the data output voltages and carrier signal. Therefore, in order to obtain a good load current with a small ripple component of the load current, it is necessary to increase the carrier frequency or increase the inductance component L of the load. But,
By increasing the carrier frequency, the switching loss of the switching device increases and the conversion efficiency decreases. Further, there is a problem in that the size of the cooler becomes large and the size of the device itself becomes large, and increasing the inductance component L of the load causes insertion of a filter reactor, which causes the size of the device itself and the capacity of the device to increase. There was a point.
【０００４】[0004]
【課題を解決するための手段】本発明による第１の直列
Ｎ重インバ−タの制御方法は、制御量を検出し指令値と
の誤差の大きさに応じて出力する単位インバ−タの台数
を決め、０，±Ｖdc，±２Ｖdc，…，±ＮＶdcの（２Ｎ
＋１）種類の電圧値によりインバ−タ出力電圧を制御す
る。即ち、指令値を生成する指令発生器と、制御量を検
出する検出器からの検出信号を受け前記指令値との誤差
を求める引き算器と、この引き算器により求めた誤差信
号を増幅するＰＩ調節器と、ＰＩ調節器の出力を入力と
する（Ｎ＋１）個のヒステリシスコンパレ−タと、これ
ら（Ｎ＋１）個のヒステリシスコンパレ−タの出力に応
じＮ台の単位インバ−タＩＮＶ.k（ｋ＝１，２，…，
Ｎ）の出力電圧を決定するインバ−タ出力電圧決定回路
と、このインバ−タ出力電圧決定回路の信号によりＮ個
の単位インバ−タＩＮＶ.kのスイッチングデバイスのオ
ン／オフ信号を作るスイッチング信号生成回路と、から
なる直列Ｎ重インバ−タの制御回路において、前記（Ｎ
＋１）個のヒステリシスコンパレ−タＣＭj（ｊ＝１，
２，…，Ｎ＋１）は各々±Ｈj （０＜Ｈj-1 ＜Ｈj ）の
ヒステリシス値を持ち、ＣＭj の出力Ｃj はヒステリシ
スコンパレ−タの入力がＨj を越えたとき“１”にな
り、−Ｈj を越えたとき“０”になるものとし、前記イ
ンバ−タ出力電圧決定回路はＣN+1 が“１”の場合は、
Ｃkが“１”のときインバ−タＩＮＶ.kの出力電圧を正
出力とし、Ｃk が“０”のときインバ−タＩＮＶ.kの出
力電圧をゼロとし、ＣN+1 が“０”の場合は、Ｃk が
“０”のときインバ−タＩＮＶ.kの出力電圧を負出力と
し、Ｃk が“１”のときインバ−タ ＩＮＶ.kの出力電
圧をゼロとすることを特徴とする。A first series N-weighted inverter control method according to the present invention detects the control amount and outputs the number of unit inverters according to the magnitude of an error from a command value. the texture, 0, ± V dc, ± 2V dc, ..., of ± NV dc (2N
The inverter output voltage is controlled by +1) types of voltage values. That is, a command generator that generates a command value, a subtractor that receives a detection signal from a detector that detects a control amount, and that calculates an error from the command value, and a PI adjustment that amplifies the error signal calculated by this subtractor. and data, these (N + 1) pieces of hysteresis comparator Les - - and vessels, PI regulator output and input of the (N + 1) pieces of hysteresis comparator Les unit of N units according to the output of the data inverter - data INV .k (k = 1, 2, ...
N) an inverter output voltage determining circuit for determining the output voltage, and a switching signal for generating ON / OFF signals of N unit inverter INV .k switching devices by the signals of the inverter output voltage determining circuit. In a control circuit of a serial N-fold inverter including a generation circuit,
+1) hysteresis comparators CM j (j = 1,
2, ..., N + 1) each ± H j (0 <H j -1 has a hysteresis value of <H j), the output C j of CM j hysteresis comparator Les is - when the input of the data exceeds the H j "1 It becomes "0" when -H j is exceeded, and the inverter output voltage determining circuit determines that when C N + 1 is "1",
When C k is "1", the output voltage of the inverter INV .k is a positive output, when C k is "0", the output voltage of the inverter INV .k is zero, and C N + 1 is "0". In the case of "", the output voltage of the inverter INV .k is set to a negative output when C k is "0", and the output voltage of the inverter INV .k is set to zero when C k is "1". Characterize.
【０００５】本発明による第２の直列Ｎ重インバ−タの
制御方法は、駆動すべき単位インバータの数を決定した
後に、Ｎ台の単位インバ−タからＭ台の単位インバ−タ
を選択する際、 NＣM ｛＝Ｎ！／〔Ｍ！×（Ｎ−Ｍ）
！〕｝通りの組み合わせを識別して、順次これらの組み
合わせを選択する。即ち、指令値を生成する指令発生器
と、制御量を検出する検出器からの検出信号を受け前記
指令値との誤差を求める引き算器と、この引き算器によ
り求めた誤差信号を増幅するＰＩ調節器と、ＰＩ調節器
の出力を入力とする（Ｎ＋１）個のヒステリシスコンパ
レ−タと、これら（Ｎ＋１）個のヒステリシスコンパレ
−タの出力に応じＮ台の単位インバ−タＩＮＶ.k（ｋ＝
１，２，…，Ｎ）の出力電圧を決定するインバ−タ出力
電圧決定回路と、このインバ−タ出力電圧決定回路の信
号によりＮ個の単位インバ−タＩＮＶ.kのスイッチング
デバイスのオン／オフ信号を作るスイッチング信号生成
回路と、からなる直列Ｎ重インバ−タの制御回路におい
て、前記（Ｎ＋１）個のヒステリシスコンパレ−タＣＭ
j （ｊ＝１，２，…，Ｎ＋１）はそれぞれ±Ｈj （０＜
Ｈj-1 ＜Ｈj ）のヒステリシス値を持ち、ＣＭj の出力
Ｃj はヒステリシスコンパレ−タの入力がＨj を越えた
とき“１”になり、−Ｈj を越えたとき“０”になるも
のとし、前記インバ−タ出力電圧決定回路は、ＣN+1 が
“１”のときはＣk のうち出力が“１”の状態にある個
数（Ｍ；Ｍ＝１，２，…，Ｎ）と等しい台数の単位イン
バ−タを正出力にし、残りの（Ｎ−Ｍ）台の単位インバ
−タ出力をゼロとし、ＣN+1 が“０”のときはＣk のう
ち出力が“０”の状態にある個数（Ｍ）と等しい台数の
単位インバ−タを負出力、残りの（Ｎ−Ｍ）台の単位イ
ンバ−タ出力をゼロとすることとし、Ｎ台からＭ台を選
択する NＣM 通りの組合せをＰi （ｉ＝１，２，…， N
ＣM ）とし、この NＣM通りの組み合わせＰi を順次選
択していき、各単位インバ−タのスイッチングデバイス
のスイッチング回数が均等になるように出力すべきＭ台
の単位インバ−タを選定することを特徴とする。According to a second method of controlling a series N-weighted inverter according to the present invention, after determining the number of unit inverters to be driven, M unit inverters are selected from N unit inverters. In this case, N CM {= N! / [M! X (NM)
!! ]} Combinations are identified and these combinations are sequentially selected. That is, a command generator that generates a command value, a subtractor that receives a detection signal from a detector that detects a control amount, and that calculates an error from the command value, and a PI adjustment that amplifies the error signal calculated by this subtractor. And (N + 1) number of hysteresis comparators that receive the output of the PI controller, and N unit inverters INV.k (k = k ) according to the outputs of these (N + 1) number of hysteresis comparators.
1, 2, ..., N) to determine the output voltage of the inverter, and to turn on / off the switching devices of N unit inverters INV .k according to the signals of the inverter output voltage determination circuit. In a control circuit of a series N-fold inverter including a switching signal generation circuit for generating an off signal, (N + 1) hysteresis comparators CM are provided.
j (j = 1, 2, ..., N + 1) is ± H j (0 <
It has a hysteresis value of H j-1 <H j ) and the output C j of CM j is “1” when the input of the hysteresis comparator exceeds H j and “0” when it exceeds −H j. In the inverter output voltage determination circuit, when C N + 1 is "1", the number of outputs of C k whose output is "1"(M; M = 1, 2, ...). , N), the unit inverters of the same number as the positive output, the remaining (N−M) unit inverter outputs are set to zero, and when C N + 1 is “0”, the output of C k is output. Is set to "0", the number of unit inverters equal to the number (M) is negatively output, and the remaining (N-M) unit inverter outputs are set to zero, and N to M units are output. N C M combinations for selecting P i (i = 1, 2, ..., N
C M ), this N C M combinations P i are sequentially selected, and M unit inverters to be output are selected so that the switching times of the switching devices of each unit inverter are equal. It is characterized by doing.
【０００６】[0006]
【作用】本発明による第１の直列Ｎ重インバ−タの制御
方法は、制御量が指令値に追従できる最低限必要なイン
バ−タ出力電圧を与え、制御量の時間変化を緩やかにす
ることにより、従来方式と同じリプル値に達する時間が
長くなり、インバ−タ出力電圧が変化する回数が少なく
なり、単位インバ−タ１台当たりのスイッチング回数も
少なくなる。According to the first control method of the serial N-weighted inverter according to the present invention, the minimum required inverter output voltage that allows the controlled variable to follow the command value is given, and the temporal change of the controlled variable is moderated. As a result, the time required to reach the same ripple value as in the conventional method becomes long, the number of times the output voltage of the inverter changes decreases, and the number of times of switching per unit inverter decreases.
【０００７】本発明による第２の直列Ｎ重インバ−タの
制御方法によれば、インバ−タ出力電圧は請求項１記載
の制御方法によるものと等しいが、出力するべきインバ
−タ出力電圧を得る NＣM 通りの組み合わせを順次選択
することにより、各単位インバ−タのスイッチング回数
が均等になる。According to the second control method of the series N-fold inverter according to the present invention, the inverter output voltage is equal to that of the control method according to claim 1, but the inverter output voltage to be output is By sequentially selecting the obtained N C M combinations, the number of switching times of each unit inverter becomes equal.
【０００８】[0008]
【実施例】図１に本発明の一実施例を示す。指令値発生
器10、引き算器11、ＰＩ調節器12は図５の従来例と同じ
機能である。ヒステリシスコンパレ−タＣＭj （ｊ＝
１，２，……，Ｎ＋１）20a 〜20n は、ヒステリシス値
±Ｈj （ｊ＝１，２，……，Ｎ＋１；Ｈj+1 ＞Ｈj ＞
０）を持ち入力信号がＨj を越えたとき“１”になり、
−Ｈj を越えたとき“０”になる。インバ−タ出力電圧
決定回路21は、ヒステリシスコンパレ−タの出力Ｃ
j （ｊ＝１，２，……，Ｎ＋１）に応じ、Ｎ台の単位イ
ンバ−タの出力電圧を決定する。指令値発生器10、引き
算器11、ＰＩ調節器12とヒステリシスコンパレータ20a
〜20n 、インバ−タ出力電圧決定回路21及びスイッチン
グ信号生成回路15a 〜15n により制御回路６を構成して
いる。FIG. 1 shows an embodiment of the present invention. The command value generator 10, the subtractor 11, and the PI adjuster 12 have the same functions as in the conventional example of FIG. Hysteresis comparator CM j (j =
1, 2, ..., N + 1) 20a to 20n are hysteresis values ± H j (j = 1, 2, ..., N + 1; H j + 1 > H j >.
0) and the input signal exceeds H j , it becomes “1”,
When it exceeds −H j , it becomes “0”. The inverter output voltage determination circuit 21 is provided with the output C of the hysteresis comparator.
The output voltage of the N unit inverters is determined according to j (j = 1, 2, ..., N + 1). Command value generator 10, subtractor 11, PI controller 12 and hysteresis comparator 20a
.About.20n, the inverter output voltage determining circuit 21 and the switching signal generating circuits 15a to 15n constitute a control circuit 6.
【０００９】本発明による第１の直列Ｎ重インバ−タの
制御方法における直列Ｎ重インバータの出力電圧決定法
をまとめると表１の如くである。
（ｋ＝１，２，……，Ｎ）Table 1 summarizes the method of determining the output voltage of the series N-weighted inverter in the first method of controlling the series N-weighted inverter according to the present invention. (K = 1, 2, ..., N)
【００１０】ヒステリシス値が最も大きいヒステリシス
コンパレータＣＭN+1 の出力ＣN+1 が“１”の場合は，
Ｃk （ｋ＝１，２，…，Ｎ）が“１”のときに単位イン
バ−タＩＮＶ.kの出力電圧を正とし、Ｃk が“０”のと
きに単位インバ−タＩＮＶ.kの出力電圧をゼロとする。
ＣN+1 が“０”の場合はＣk （ｋ＝１，２，…，Ｎ）が
“０”のときに単位インバ−タＩＮＶ.kの出力電圧を負
とし、Ｃk が“１”のときに単位インバ−タＩＮＶ.kの
出力電圧をゼロとする。When the output C N + 1 of the hysteresis comparator CM N + 1 having the largest hysteresis value is "1",
When C k (k = 1, 2, ..., N) is “1”, the output voltage of the unit inverter INV .k is positive, and when C k is “0”, the unit inverter INV .k. The output voltage of is zero.
When C N + 1 is “0”, the output voltage of the unit inverter INV.k is negative when C k (k = 1, 2, ..., N) is “0”, and C k is “1”. , The output voltage of the unit inverter INV .k is set to zero.
【００１１】図２は、指令値を正弦波としたときの本方
式によって得られるインバ−タ出力電圧を示したもので
ある。図３、は誘導性負荷時の直列２重インバ−タに本
発明を適用した場合のインバ−タ出力電圧決定回路の動
作を示したものである。図３（ａ）にヒステリシスコン
パレータの入力波形、図３（ｂ）に３個のヒステリシス
コンパレ−タの出力を示す。単位インバ−タＩＮＶ.1，
ＩＮＶ.2は上述の動作原理に従い、Ｃ3 が“１”であっ
て、Ｃ1,Ｃ2 が“１”のときは正出力となり、Ｃ1,Ｃ2
が“０”のときは出力ゼロとなる。Ｃ3 が“０”であっ
て、Ｃ1,Ｃ2 が“０”のときは負出力となり、Ｃ1,Ｃ2
が“１”のときは出力ゼロとなる。図３（ｃ）に単位イ
ンバ−タＩＮＶ.1，ＩＮＶ.2の出力電圧を示す。図３
（ｄ）はインバ−タ出力電圧を示している。FIG. 2 shows the inverter output voltage obtained by this method when the command value is a sine wave. FIG. 3 shows the operation of the inverter output voltage determination circuit when the present invention is applied to the series double inverter under the inductive load. FIG. 3 (a) shows the input waveform of the hysteresis comparator, and FIG. 3 (b) shows the output of the three hysteresis comparators. Unit inverter INV .1 ,
INV .2 has a positive output when C 3 is "1" and C 1 and C 2 are "1" according to the above-described operation principle, and C 1 and C 2
Is zero, the output is zero. When C 3 is “0” and C 1 and C 2 are “0”, a negative output is obtained, and C 1 and C 2
When is "1", the output is zero. FIG. 3C shows the output voltage of the unit inverters INV .1 and INV .2 . Figure 3
(D) shows the inverter output voltage.
【００１２】本発明による第２の直列Ｎ重インバ−タの
制御方法における直列Ｎ重インバータの出力電圧決定法
をまとめると表２のごとくである。ＣN+1が“１”の場
合はＣN+1 以外のＮ個のヒステリシスコンパレ−タのう
ちで、“１”を出力している個数Ｐ(1) （Ｍ個）と等し
い台数の単位インバ−タを正出力とし、残りの単位イン
バ−タ出力をゼロとする。次に、ＣN+1 が“０”の場合
はＣN+1 以外のＮ個のヒステリシスコンパレ−タのうち
で、“０”を出力している個数Ｎ(0) （Ｍ個）と等しい
台数の単位インバ−タを負出力として、残りの単位イン
バ−タ出力をゼロとする。この時、Ｎ台からＭ台を選択
する組み合わせは NＣM 通りあり、Ｍ台を正出力とする
単位インバ−タの組み合わせをＰM1，ＰM2，…，ＰMNＣ
M とし、Ｍ台を負出力とする単位インバ−タの組み合わ
せをＮM1，ＮM2，…，ＮMNＣM とする。そこで（２×
Ｎ）個の記憶器にＰ(1) ／Ｎ(0) ＝Ｍ（Ｍ＝１，２，…
…，Ｎ）のときに使用している単位インバ−タの組合せ
（ＰMi，ＮMi；ｉ＝１，２，…， NＣM ）を記憶してお
き、次に再びＰ(1) ／Ｎ(0) ＝Ｍになったとき、次番の
単位インバ−タの組合せ（ＰM i+1 ，ＮM i+1 ）を用い
インバ−タ出力電圧を得る。Ｐ(1) ／Ｎ(0) ＝０のとき
は全ての単位インバ−タの出力をゼロとする。
Table 2 shows a summary of the method of determining the output voltage of the series N-fold inverter in the control method for the second series N-fold inverter according to the present invention. When C N + 1 is “1”, the unit of the number of units that is equal to the number P (1) (M ) that outputs “1” among the N number of hysteresis comparators other than C N + 1 The inverter is set to positive output, and the remaining unit inverter output is set to zero. Next, when C N + 1 is “0”, it is equal to the number N (0) (M ) of “0” output from N hysteresis comparators other than C N + 1. The unit inverter of the number of units is a negative output, and the remaining unit inverter outputs are zero. In this case, the combination of selecting the M stage from the N stage is Street N C M, the unit inverter to the positive output of the M stage - the combination of data P M1, P M2, ..., P MN C
It is M, the unit and the negative output M stage inverter - a combination of data N M1, N M2, ..., and N MN C M. So (2 ×
N) memory units have P (1) / N (0) = M (M = 1, 2, ...
..., the unit inverter is used when N) - other combinations (P Mi, N Mi; i = 1,2, ..., stores the N C M), then again P (1) / When N (0) = M, the inverter output voltage is obtained using the next combination of unit inverters (P M i + 1 , N M i + 1 ). When P (1) / N (0) = 0, all unit inverter outputs are set to zero.
【００１３】誘導性負荷時の直列２重インバ−タに本方
式を適用した場合の単位インバ−タＩＮＶ.1，ＩＮＶ.2
の出力電圧を図３（ｅ）に示す。インバ−タ出力電圧は
請求項１記載の直列Ｎ重インバ−タの制御方法に係わる
インバ−タ出力電圧決定方法による図３（ｄ）と等しく
なる。Unit inverters INV .1 , INV .2 when this system is applied to a series double inverter under inductive load
The output voltage of is shown in FIG. The inverter output voltage becomes equal to that shown in FIG. 3 (d) according to the method for determining the inverter output voltage according to the method for controlling the series N-fold inverter according to the first aspect.
【００１４】図４に本発明をＣＶＣＦインバ−タ等の出
力電圧制御に適用した場合の一実施例を示す。これらの
負荷には一般に整流器等の容量性負荷が接続されるた
め、インバ−タ出力にフィルタリアクトル８、フィルタ
コンデンサ９が挿入される。そして、精度のよい電圧制
御を行うためには、２次遅れとなる出力電圧を制御する
より、１次遅れであるフィルタコンデンサ電流を制御す
る方が効果的であり、本実施例ではフィルタコンデンサ
電流を制御量とする。制御回路６、インバ−タ出力電圧
決定回路21の動作は図１に示すものと同じである。FIG. 4 shows an embodiment in which the present invention is applied to output voltage control of a CVCF inverter or the like. Since a capacitive load such as a rectifier is generally connected to these loads, the filter reactor 8 and the filter capacitor 9 are inserted in the inverter output. In order to perform accurate voltage control, it is more effective to control the filter capacitor current, which is the first-order lag, than to control the output voltage, which is the second-order lag. In the present embodiment, the filter capacitor current is controlled. Is the controlled variable. The operations of the control circuit 6 and the inverter output voltage determination circuit 21 are the same as those shown in FIG.
【００１５】[0015]
【発明の効果】以上説明したように、本発明による第１
の直列Ｎ重インバ−タの制御方法によれば、制御量が指
令値に追従できる最低限必要なインバ−タ出力電圧を得
るだけの単位インバ−タを出力することにより、余分な
単位インバ−タのスイッチングを防ぎ、単位インバ−タ
全体のスイッチング回数が減少し、スイッチングロスを
低減することが可能となる。また、図３（ｃ）に示すよ
うに、ＩＮＶ.1の方がＩＮＶ.2よりスイッチング回数が
多くなることを利用して、ＩＮＶ.1にはＩＧＢＴ、ＳＩ
Ｔ、ＳＩサイリスタ等の高速デバイスを使用し、ＩＮＶ
.2には廉価であるＧＴＯサイリスタ、バイポ−ラトラン
ジスタ等を使用することにより、コストパフォ−マンス
の良い変換装置を構成できる。As described above, the first aspect of the present invention
According to the control method of the serial N-fold inverter, the extra unit inverter is output by outputting the unit inverter enough to obtain the minimum required inverter output voltage that allows the controlled variable to follow the command value. It is possible to prevent switching of the inverter, reduce the number of times of switching of the entire unit inverter, and reduce switching loss. Further, as shown in FIG. 3 (c), towards the INV .1 is utilized to become many switching times than INV .2, IGBT to INV .1, SI
Uses high-speed devices such as T and SI thyristors, and INV
A low cost GTO thyristor, bipolar transistor, etc. can be used for .2 to construct a conversion device with good cost performance.
【００１６】本発明による第２の直列Ｎ重インバ−タの
制御方法によれば、本発明による第１の直列Ｎ重インバ
−タの制御方法と同様に、スイッチングロスを低減する
ことが可能となり、且つ、各単位インバ−タのスイッチ
ング回数を均一にすることが可能となり、各単位インバ
−タの構成を同一にでき、直列数の増減に対して設計の
自由度が大きくなる。According to the second series N-weighted inverter control method of the present invention, the switching loss can be reduced as in the first series N-weighted inverter control method of the present invention. In addition, it is possible to make the number of times of switching of each unit inverter uniform, the configuration of each unit inverter can be made the same, and the degree of freedom in designing is increased when the number of series is increased or decreased.
【図１】図１は本発明による制御構成の一実施例を示す
図である。FIG. 1 is a diagram showing an embodiment of a control configuration according to the present invention.
【図２】図２は本発明による制御方法によって得られる
インバ−タ出力電圧の一例の波形図である。FIG. 2 is a waveform diagram of an example of an inverter output voltage obtained by the control method according to the present invention.
【図３】図３はインバ−タ出力電圧決定回路の動作説明
図である。FIG. 3 is an operation explanatory diagram of an inverter output voltage determination circuit.
【図４】図４は出力電圧を制御する場合の直列Ｎ重イン
バ−タ回路構成の一実施例を示す図である。FIG. 4 is a diagram showing an embodiment of a configuration of a series N-fold inverter circuit for controlling an output voltage.
【図５】図５は誘導性負荷の負荷電流を制御する直列Ｎ
重インバ−タ回路構成の従来例を示す図である。FIG. 5 is a series N for controlling the load current of an inductive load.
It is a figure which shows the prior art example of a heavy inverter circuit structure.
【図６】図６は従来例の制御方法の動作説明図である。FIG. 6 is an operation explanatory diagram of a control method of a conventional example.
１ 直流電圧源 2a〜2n 単相インバ−タ 3a〜3n トランス ４ 誘導性負荷 ４′整流器負荷 ５ 電流検出器 ６、６′制御回路 7a〜7n 駆動回路 ８ フィルタリアクトル ９ フィルタコンデンサ 10 指令値発生器 11 引き算器 12 ＰＩ調節器 13 三角波発生器 14 コンパレ−タ 15，15a 〜15n スイッチング信号生成回路 20a 〜20n ヒステリシスコンパレ−タ 21 インバ−タ出力電圧決定回路 1 DC voltage source 2a to 2n single-phase inverter 3a-3n transformer 4 inductive load 4'rectifier load 5 Current detector 6, 6'control circuit 7a ~ 7n drive circuit 8 filter reactor 9 Filter capacitor 10 Command value generator 11 subtractor 12 PI controller 13 Triangle wave generator 14 Comparator 15, 15a to 15n switching signal generation circuit 20a to 20n Hysteresis comparator 21 Inverter output voltage determination circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関本 英雄 神奈川県大和市上草柳字扇野338番地１ 東洋電機製造株式会社技術研究所内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Hideo Sekimoto 338 1 Ogino, Kamisakuyanagi, Yamato City, Kanagawa Prefecture Toyo Denki Seizo Co., Ltd. Technical Research Center
Claims (2)
を検出する検出器からの検出信号を受け前記指令値との
誤差を求める引き算器と、この引き算器により求めた誤
差信号を増幅するＰＩ調節器と、ＰＩ調節器の出力を入
力とする（Ｎ＋１）個のヒステリシスコンパレ−タと、
これら（Ｎ＋１）個のヒステリシスコンパレ−タの出力
に応じＮ台の単位インバ−タＩＮＶ.k（ｋ＝１，２，
…，Ｎ）の出力電圧を決定するインバ−タ出力電圧決定
回路と、このインバ−タ出力電圧決定回路の信号により
Ｎ個の単位インバ−タＩＮＶ.kのスイッチングデバイス
のオン／オフ信号を作るスイッチング信号生成回路と、
からなる直列Ｎ重インバ−タの制御回路において、前記
（Ｎ＋１）個のヒステリシスコンパレ−タＣＭj（ｊ＝
１，２，…，Ｎ＋１）は各々±Ｈj （０＜Ｈj-1 ＜
Ｈj ）のヒステリシス値を持ち、ＣＭj の出力Ｃj はヒ
ステリシスコンパレ−タの入力がＨj を越えたとき
“１”になり、−Ｈj を越えたとき“０”になるものと
し、前記インバ−タ出力電圧決定回路はＣN+1 が“１”
の場合は、Ｃk が“１”のときインバ−タＩＮＶ.kの出
力電圧を正出力とし、Ｃk が“０”のときインバ−タＩ
ＮＶ.kの出力電圧をゼロとし、ＣN+1 が“０”の場合
は、Ｃk が“０”のときインバ−タＩＮＶ.kの出力電圧
を負出力とし、Ｃk が“１”のときインバ−タ ＩＮＶ
.kの出力電圧をゼロとすることを特徴とする直列Ｎ重イ
ンバ−タの制御方法。1. A command generator that generates a command value, a subtracter that receives a detection signal from a detector that detects a control amount, and that calculates an error from the command value. An error signal that is calculated by the subtractor is amplified. And a (N + 1) number of hysteresis comparators that receive the output of the PI controller as an input,
According to the outputs of these (N + 1) hysteresis comparators, N unit inverters INV .k (k = 1, 2,
, N) for determining the output voltage of the inverter, and the ON / OFF signals of the switching devices of N unit inverters INV .k are generated by the signals of the inverter output voltage determining circuit. A switching signal generation circuit,
In the control circuit of the serial N-fold inverter consisting of the above, the (N + 1) number of hysteresis comparators CM j (j =
1, 2, ..., N + 1) are ± H j (0 <H j-1 <
H j ), and the output C j of CM j is "1" when the input of the hysteresis comparator exceeds H j, and "0" when it exceeds -H j , In the inverter output voltage determination circuit, C N + 1 is "1".
For the inverter when the C k is "1" - the output voltage of the motor INV .k a positive output, when the C k is "0" inverter - motor I
When the output voltage of NV .k is zero and C N + 1 is "0", the output voltage of the inverter INV .k is negative when C k is "0" and C k is "1". Inverter INV
A method for controlling a series N-fold inverter, wherein the output voltage of .k is zero.
を検出する検出器からの検出信号を受け前記指令値との
誤差を求める引き算器と、この引き算器により求めた誤
差信号を増幅するＰＩ調節器と、ＰＩ調節器の出力を入
力とする（Ｎ＋１）個のヒステリシスコンパレ−タと、
これら（Ｎ＋１）個のヒステリシスコンパレ−タの出力
に応じＮ台の単位インバ−タＩＮＶ.k（ｋ＝１，２，
…，Ｎ）の出力電圧を決定するインバ−タ出力電圧決定
回路と、このインバ−タ出力電圧決定回路の信号により
Ｎ個の単位インバ−タＩＮＶ.kのスイッチングデバイス
のオン／オフ信号を作るスイッチング信号生成回路と、
からなる直列Ｎ重インバ−タの制御回路において、前記
（Ｎ＋１）個のヒステリシスコンパレ−タＣＭj（ｊ＝
１，２，…，Ｎ＋１）は各々±Ｈj （０＜Ｈj-1 ＜
Ｈj ）のヒステリシス値を持ち、ＣＭj の出力Ｃj はヒ
ステリシスコンパレ−タの入力がＨj を越えたとき
“１”になり、−Ｈj を越えたとき“０”になるものと
し、前記インバ−タ出力電圧決定回路は、ＣN+1 が
“１”のときはＣk のうち出力が“１”の状態にある個
数（Ｍ；Ｍ＝１，２，…，Ｎ）と等しい台数の単位イン
バ−タを正出力、残りの（Ｎ−Ｍ）台の単位インバ−タ
出力をゼロとし、ＣN+1 が“０”のときはＣk のうち出
力が“０”の状態にある個数（Ｍ）と等しい台数の単位
インバ−タを負出力、残りの（Ｎ−Ｍ）台の単位インバ
−タ出力をゼロとすることとし、Ｎ台からＭ台を選択す
る NＣM 通りの組合せをＰi （ｉ＝１，２，…，
NＣM ）とし、この NＣM 通りの組み合わせＰi を順次
選択していき、各単位インバ−タのスイッチングデバイ
スのスイッチング回数が均等になるように出力すべきＭ
台の単位インバ−タを選定することを特徴とする直列Ｎ
重インバ−タの制御方法。 【０００１】2. A command generator that generates a command value, a subtractor that receives a detection signal from a detector that detects a control amount, and that calculates an error from the command value, and an error signal that is calculated by the subtractor. And a (N + 1) number of hysteresis comparators that receive the output of the PI controller as an input,
According to the outputs of these (N + 1) hysteresis comparators, N unit inverters INV .k (k = 1, 2,
, N) for determining the output voltage of the inverter, and the ON / OFF signals of the switching devices of N unit inverters INV .k are generated by the signals of the inverter output voltage determining circuit. A switching signal generation circuit,
In the control circuit of the serial N-fold inverter consisting of the above, the (N + 1) number of hysteresis comparators CM j (j =
1, 2, ..., N + 1) are ± H j (0 <H j-1 <
H j ) has a hysteresis value, and the output C j of CM j is "1" when the input of the hysteresis comparator exceeds H j, and "0" when it exceeds -H j . The inverter output voltage determination circuit is equal to the number of outputs (M; M = 1, 2, ..., N) of C k when C N + 1 is “1”. The unit inverter of the number of units is a positive output, the remaining unit inverter outputs of (N−M) units are zero, and when C N + 1 is “0”, the output of C k is “0”. a certain number (M) equal to the unit of volume inverter - negative output data, the remaining (N-M) stage of the unit inverter - and to the data output to zero, N selects M stage from the N number C M Let P i (i = 1, 2, ...,
N C M ), the N P C M combinations P i are sequentially selected, and the output is performed so that the switching times of the switching devices of each unit inverter are equal.
Series N characterized by selecting a unit inverter for each unit
Heavy inverter control method. [0001]
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207298A JPH082183B2 (en) | 1991-07-25 | 1991-07-25 | Control method of series N-fold inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207298A JPH082183B2 (en) | 1991-07-25 | 1991-07-25 | Control method of series N-fold inverter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0538154A true JPH0538154A (en) | 1993-02-12 |
| JPH082183B2 JPH082183B2 (en) | 1996-01-10 |
Family
ID=16537470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207298A Expired - Lifetime JPH082183B2 (en) | 1991-07-25 | 1991-07-25 | Control method of series N-fold inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082183B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518898A (en) * | 1999-12-21 | 2003-06-10 | インターナショナル パワー システムズ、インコーポレイテッド | Step wave power converter |
| US7808125B1 (en) | 2006-07-31 | 2010-10-05 | Sustainable Energy Technologies | Scheme for operation of step wave power converter |
| US8031495B2 (en) | 2007-06-04 | 2011-10-04 | Sustainable Energy Technologies | Prediction scheme for step wave power converter and inductive inverter topology |
| US11183948B2 (en) | 2018-01-29 | 2021-11-23 | Mitsubishi Electric Corporation | Series multiplex inverter |
-
1991
- 1991-07-25 JP JP3207298A patent/JPH082183B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518898A (en) * | 1999-12-21 | 2003-06-10 | インターナショナル パワー システムズ、インコーポレイテッド | Step wave power converter |
| US7808125B1 (en) | 2006-07-31 | 2010-10-05 | Sustainable Energy Technologies | Scheme for operation of step wave power converter |
| US8026639B1 (en) | 2006-07-31 | 2011-09-27 | Sustainable Energy Technologies | Scheme for operation of step wave power converter |
| US8031495B2 (en) | 2007-06-04 | 2011-10-04 | Sustainable Energy Technologies | Prediction scheme for step wave power converter and inductive inverter topology |
| US11183948B2 (en) | 2018-01-29 | 2021-11-23 | Mitsubishi Electric Corporation | Series multiplex inverter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH082183B2 (en) | 1996-01-10 |
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| A521 | Written amendment |
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