JPH0538154A - 直列n重インバータの制御方法 - Google Patents
直列n重インバータの制御方法Info
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- JPH0538154A JPH0538154A JP3207298A JP20729891A JPH0538154A JP H0538154 A JPH0538154 A JP H0538154A JP 3207298 A JP3207298 A JP 3207298A JP 20729891 A JP20729891 A JP 20729891A JP H0538154 A JPH0538154 A JP H0538154A
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Abstract
行うためにはキャリア周波数を高くする必要があり、損
失が大きいと言う問題点があった。本発明は出力精度を
保ちながらスイッチング周波数を低減するものである。 【構成】 指令値発生器と、検出器により得られる制御
量と指令値との誤差を求める引き算器と、PI調節器
と、各々異なるヒステリシス値を持つ(N+1)個のヒ
ステリシスコンパレータと、N台の各単位インバータの
出力電圧を決めるインバータ出力電圧決定回路と、各単
位インバータのスイッチング素子のオン/オフ信号を作
るスイッチング信号生成回路とから構成される。最大の
ヒステリシス値を有するヒステリシスコンパレータの出
力に応じて他のヒステリシスコンパレータの出力によっ
て駆動すべき単位インバータの数を決定する。駆動すべ
き単位インバータの数が同じ時、順次に変更して駆動す
るインバータを分散せしめる。
Description
御方法、特にスイッチングデバイスのスイッチングロス
の低減に関するものである。
重インバ−タの主回路および制御構成を示した従来例で
ある。N台の単相インバ−タ(以下単位インバ−タと称
す)2a〜2nは出力トランス3a〜3nを介して負荷4に対し
て直列に接続されている。単位インバータ2a〜2nを駆動
する駆動回路7a〜7nは制御回路6′により制御される。
制御回路6′は指令発生器10、引き算器11、PI調節器
12、三角波発生器13、コンパレータ14及びスイッチング
信号生成器15から構成されている。図6に示すタイムチ
ャ−トを基に各部の動作を説明する。電流検出器5によ
って検出された負荷電流と、指令発生器10から発生した
指令値IL * との誤差を引き算器11により求め、PI調
節器12を通してコンパレ−タ14に入力する。図6(a)
に誤差信号と三角波発生器13の出力三角波とのコンパレ
−タ入力信号とを示す。負荷電流の極性を図の矢印の向
きとすると、誤差信号はインバ−タ出力電圧が正のとき
は減少し、逆にインバ−タ出力電圧が負のときに増加す
る。図6(b)はコンパレ−タ出力波形を示したもので
あり、三角波の方が誤差信号より大きいときに“0”に
なり、誤差信号の方が大きいときに“1”になるものと
する。スイッチング信号生成回路15によりコンパレ−タ
出力が“1”のとき各単位インバ−タのUP,VNをオ
ンとする信号を作り、コンパレ−タ出力が“0”のとき
はVP,UNをオンとするようスイッチのオン/オフ信
号を作る。このときの動作を図6(c)および(d)に
示す。このオン/オフ信号に従って、駆動回路7a〜7nが
スイッチングデバイスをオン/オフ駆動して、その結
果、単位インバ−タの出力電圧波形は図6(e)とな
る。N台の単位インバ−タはスイッチング信号生成回路
15の信号により互いに等しい動作をし、インバ−タ出力
電圧は図6(f)に示すごとく±(Vdc×N)となる。
−タの制御方法によれば、上述の如く負荷には直流電圧
VdcのN倍の電圧が印加される。負荷のインダクタンス
成分をL、キャリア信号の1周期をTとすると、負荷電
流の時間変化率(di/dt)、及びスイッチングによる負荷
電流のリプル成分ΔIL は次式となる。 di/dt=±(Vdc×N)/L (1) ΔIL =(Vdc×N×T)/(2×L) (2) これより、負荷電流の時間変化率(di/dt)はインバ−タ
出力電圧に比例して大きくなり、リプル電流ΔIL はイ
ンバ−タ出力電圧とキャリア信号の周期に比例する。従
って、負荷電流のリプル成分が少ない良好な負荷電流を
得るためには、キャリア周波数を高くするか、負荷のイ
ンダクタンス成分Lを大きくする必要がある。しかし、
キャリア周波数を高くすることによりスイッチングデバ
イスのスイッチングロスが増加し、変換効率の低下を招
く。さらに冷却器の大型化により装置自体の大型化を招
く問題点があり、また、負荷のインダクタンス成分Lを
大きくすることは、フィルタリアクトルの挿入となり装
置自体の大型化、装置容量の増大を招く問題点があっ
た。
N重インバ−タの制御方法は、制御量を検出し指令値と
の誤差の大きさに応じて出力する単位インバ−タの台数
を決め、0,±Vdc,±2Vdc,…,±NVdcの(2N
+1)種類の電圧値によりインバ−タ出力電圧を制御す
る。即ち、指令値を生成する指令発生器と、制御量を検
出する検出器からの検出信号を受け前記指令値との誤差
を求める引き算器と、この引き算器により求めた誤差信
号を増幅するPI調節器と、PI調節器の出力を入力と
する(N+1)個のヒステリシスコンパレ−タと、これ
ら(N+1)個のヒステリシスコンパレ−タの出力に応
じN台の単位インバ−タINV.k(k=1,2,…,
N)の出力電圧を決定するインバ−タ出力電圧決定回路
と、このインバ−タ出力電圧決定回路の信号によりN個
の単位インバ−タINV.kのスイッチングデバイスのオ
ン/オフ信号を作るスイッチング信号生成回路と、から
なる直列N重インバ−タの制御回路において、前記(N
+1)個のヒステリシスコンパレ−タCMj(j=1,
2,…,N+1)は各々±Hj (0<Hj-1 <Hj )の
ヒステリシス値を持ち、CMj の出力Cj はヒステリシ
スコンパレ−タの入力がHj を越えたとき“1”にな
り、−Hj を越えたとき“0”になるものとし、前記イ
ンバ−タ出力電圧決定回路はCN+1 が“1”の場合は、
Ckが“1”のときインバ−タINV.kの出力電圧を正
出力とし、Ck が“0”のときインバ−タINV.kの出
力電圧をゼロとし、CN+1 が“0”の場合は、Ck が
“0”のときインバ−タINV.kの出力電圧を負出力と
し、Ck が“1”のときインバ−タ INV.kの出力電
圧をゼロとすることを特徴とする。
制御方法は、駆動すべき単位インバータの数を決定した
後に、N台の単位インバ−タからM台の単位インバ−タ
を選択する際、 NCM {=N!/〔M!×(N−M)
!〕}通りの組み合わせを識別して、順次これらの組み
合わせを選択する。即ち、指令値を生成する指令発生器
と、制御量を検出する検出器からの検出信号を受け前記
指令値との誤差を求める引き算器と、この引き算器によ
り求めた誤差信号を増幅するPI調節器と、PI調節器
の出力を入力とする(N+1)個のヒステリシスコンパ
レ−タと、これら(N+1)個のヒステリシスコンパレ
−タの出力に応じN台の単位インバ−タINV.k(k=
1,2,…,N)の出力電圧を決定するインバ−タ出力
電圧決定回路と、このインバ−タ出力電圧決定回路の信
号によりN個の単位インバ−タINV.kのスイッチング
デバイスのオン/オフ信号を作るスイッチング信号生成
回路と、からなる直列N重インバ−タの制御回路におい
て、前記(N+1)個のヒステリシスコンパレ−タCM
j (j=1,2,…,N+1)はそれぞれ±Hj (0<
Hj-1 <Hj )のヒステリシス値を持ち、CMj の出力
Cj はヒステリシスコンパレ−タの入力がHj を越えた
とき“1”になり、−Hj を越えたとき“0”になるも
のとし、前記インバ−タ出力電圧決定回路は、CN+1 が
“1”のときはCk のうち出力が“1”の状態にある個
数(M;M=1,2,…,N)と等しい台数の単位イン
バ−タを正出力にし、残りの(N−M)台の単位インバ
−タ出力をゼロとし、CN+1 が“0”のときはCk のう
ち出力が“0”の状態にある個数(M)と等しい台数の
単位インバ−タを負出力、残りの(N−M)台の単位イ
ンバ−タ出力をゼロとすることとし、N台からM台を選
択する NCM 通りの組合せをPi (i=1,2,…, N
CM )とし、この NCM通りの組み合わせPi を順次選
択していき、各単位インバ−タのスイッチングデバイス
のスイッチング回数が均等になるように出力すべきM台
の単位インバ−タを選定することを特徴とする。
方法は、制御量が指令値に追従できる最低限必要なイン
バ−タ出力電圧を与え、制御量の時間変化を緩やかにす
ることにより、従来方式と同じリプル値に達する時間が
長くなり、インバ−タ出力電圧が変化する回数が少なく
なり、単位インバ−タ1台当たりのスイッチング回数も
少なくなる。
制御方法によれば、インバ−タ出力電圧は請求項1記載
の制御方法によるものと等しいが、出力するべきインバ
−タ出力電圧を得る NCM 通りの組み合わせを順次選択
することにより、各単位インバ−タのスイッチング回数
が均等になる。
器10、引き算器11、PI調節器12は図5の従来例と同じ
機能である。ヒステリシスコンパレ−タCMj (j=
1,2,……,N+1)20a 〜20n は、ヒステリシス値
±Hj (j=1,2,……,N+1;Hj+1 >Hj >
0)を持ち入力信号がHj を越えたとき“1”になり、
−Hj を越えたとき“0”になる。インバ−タ出力電圧
決定回路21は、ヒステリシスコンパレ−タの出力C
j (j=1,2,……,N+1)に応じ、N台の単位イ
ンバ−タの出力電圧を決定する。指令値発生器10、引き
算器11、PI調節器12とヒステリシスコンパレータ20a
〜20n 、インバ−タ出力電圧決定回路21及びスイッチン
グ信号生成回路15a 〜15n により制御回路6を構成して
いる。
制御方法における直列N重インバータの出力電圧決定法
をまとめると表1の如くである。 (k=1,2,……,N)
コンパレータCMN+1 の出力CN+1 が“1”の場合は,
Ck (k=1,2,…,N)が“1”のときに単位イン
バ−タINV.kの出力電圧を正とし、Ck が“0”のと
きに単位インバ−タINV.kの出力電圧をゼロとする。
CN+1 が“0”の場合はCk (k=1,2,…,N)が
“0”のときに単位インバ−タINV.kの出力電圧を負
とし、Ck が“1”のときに単位インバ−タINV.kの
出力電圧をゼロとする。
式によって得られるインバ−タ出力電圧を示したもので
ある。図3、は誘導性負荷時の直列2重インバ−タに本
発明を適用した場合のインバ−タ出力電圧決定回路の動
作を示したものである。図3(a)にヒステリシスコン
パレータの入力波形、図3(b)に3個のヒステリシス
コンパレ−タの出力を示す。単位インバ−タINV.1,
INV.2は上述の動作原理に従い、C3 が“1”であっ
て、C1,C2 が“1”のときは正出力となり、C1,C2
が“0”のときは出力ゼロとなる。C3 が“0”であっ
て、C1,C2 が“0”のときは負出力となり、C1,C2
が“1”のときは出力ゼロとなる。図3(c)に単位イ
ンバ−タINV.1,INV.2の出力電圧を示す。図3
(d)はインバ−タ出力電圧を示している。
制御方法における直列N重インバータの出力電圧決定法
をまとめると表2のごとくである。CN+1が“1”の場
合はCN+1 以外のN個のヒステリシスコンパレ−タのう
ちで、“1”を出力している個数P(1) (M個)と等し
い台数の単位インバ−タを正出力とし、残りの単位イン
バ−タ出力をゼロとする。次に、CN+1 が“0”の場合
はCN+1 以外のN個のヒステリシスコンパレ−タのうち
で、“0”を出力している個数N(0) (M個)と等しい
台数の単位インバ−タを負出力として、残りの単位イン
バ−タ出力をゼロとする。この時、N台からM台を選択
する組み合わせは NCM 通りあり、M台を正出力とする
単位インバ−タの組み合わせをPM1,PM2,…,PMNC
M とし、M台を負出力とする単位インバ−タの組み合わ
せをNM1,NM2,…,NMNCM とする。そこで(2×
N)個の記憶器にP(1) /N(0) =M(M=1,2,…
…,N)のときに使用している単位インバ−タの組合せ
(PMi,NMi;i=1,2,…, NCM )を記憶してお
き、次に再びP(1) /N(0) =Mになったとき、次番の
単位インバ−タの組合せ(PM i+1 ,NM i+1 )を用い
インバ−タ出力電圧を得る。P(1) /N(0) =0のとき
は全ての単位インバ−タの出力をゼロとする。
式を適用した場合の単位インバ−タINV.1,INV.2
の出力電圧を図3(e)に示す。インバ−タ出力電圧は
請求項1記載の直列N重インバ−タの制御方法に係わる
インバ−タ出力電圧決定方法による図3(d)と等しく
なる。
力電圧制御に適用した場合の一実施例を示す。これらの
負荷には一般に整流器等の容量性負荷が接続されるた
め、インバ−タ出力にフィルタリアクトル8、フィルタ
コンデンサ9が挿入される。そして、精度のよい電圧制
御を行うためには、2次遅れとなる出力電圧を制御する
より、1次遅れであるフィルタコンデンサ電流を制御す
る方が効果的であり、本実施例ではフィルタコンデンサ
電流を制御量とする。制御回路6、インバ−タ出力電圧
決定回路21の動作は図1に示すものと同じである。
の直列N重インバ−タの制御方法によれば、制御量が指
令値に追従できる最低限必要なインバ−タ出力電圧を得
るだけの単位インバ−タを出力することにより、余分な
単位インバ−タのスイッチングを防ぎ、単位インバ−タ
全体のスイッチング回数が減少し、スイッチングロスを
低減することが可能となる。また、図3(c)に示すよ
うに、INV.1の方がINV.2よりスイッチング回数が
多くなることを利用して、INV.1にはIGBT、SI
T、SIサイリスタ等の高速デバイスを使用し、INV
.2には廉価であるGTOサイリスタ、バイポ−ラトラン
ジスタ等を使用することにより、コストパフォ−マンス
の良い変換装置を構成できる。
制御方法によれば、本発明による第1の直列N重インバ
−タの制御方法と同様に、スイッチングロスを低減する
ことが可能となり、且つ、各単位インバ−タのスイッチ
ング回数を均一にすることが可能となり、各単位インバ
−タの構成を同一にでき、直列数の増減に対して設計の
自由度が大きくなる。
図である。
インバ−タ出力電圧の一例の波形図である。
図である。
バ−タ回路構成の一実施例を示す図である。
重インバ−タ回路構成の従来例を示す図である。
Claims (2)
- 【請求項1】 指令値を生成する指令発生器と、制御量
を検出する検出器からの検出信号を受け前記指令値との
誤差を求める引き算器と、この引き算器により求めた誤
差信号を増幅するPI調節器と、PI調節器の出力を入
力とする(N+1)個のヒステリシスコンパレ−タと、
これら(N+1)個のヒステリシスコンパレ−タの出力
に応じN台の単位インバ−タINV.k(k=1,2,
…,N)の出力電圧を決定するインバ−タ出力電圧決定
回路と、このインバ−タ出力電圧決定回路の信号により
N個の単位インバ−タINV.kのスイッチングデバイス
のオン/オフ信号を作るスイッチング信号生成回路と、
からなる直列N重インバ−タの制御回路において、前記
(N+1)個のヒステリシスコンパレ−タCMj(j=
1,2,…,N+1)は各々±Hj (0<Hj-1 <
Hj )のヒステリシス値を持ち、CMj の出力Cj はヒ
ステリシスコンパレ−タの入力がHj を越えたとき
“1”になり、−Hj を越えたとき“0”になるものと
し、前記インバ−タ出力電圧決定回路はCN+1 が“1”
の場合は、Ck が“1”のときインバ−タINV.kの出
力電圧を正出力とし、Ck が“0”のときインバ−タI
NV.kの出力電圧をゼロとし、CN+1 が“0”の場合
は、Ck が“0”のときインバ−タINV.kの出力電圧
を負出力とし、Ck が“1”のときインバ−タ INV
.kの出力電圧をゼロとすることを特徴とする直列N重イ
ンバ−タの制御方法。 - 【請求項2】 指令値を生成する指令発生器と、制御量
を検出する検出器からの検出信号を受け前記指令値との
誤差を求める引き算器と、この引き算器により求めた誤
差信号を増幅するPI調節器と、PI調節器の出力を入
力とする(N+1)個のヒステリシスコンパレ−タと、
これら(N+1)個のヒステリシスコンパレ−タの出力
に応じN台の単位インバ−タINV.k(k=1,2,
…,N)の出力電圧を決定するインバ−タ出力電圧決定
回路と、このインバ−タ出力電圧決定回路の信号により
N個の単位インバ−タINV.kのスイッチングデバイス
のオン/オフ信号を作るスイッチング信号生成回路と、
からなる直列N重インバ−タの制御回路において、前記
(N+1)個のヒステリシスコンパレ−タCMj(j=
1,2,…,N+1)は各々±Hj (0<Hj-1 <
Hj )のヒステリシス値を持ち、CMj の出力Cj はヒ
ステリシスコンパレ−タの入力がHj を越えたとき
“1”になり、−Hj を越えたとき“0”になるものと
し、前記インバ−タ出力電圧決定回路は、CN+1 が
“1”のときはCk のうち出力が“1”の状態にある個
数(M;M=1,2,…,N)と等しい台数の単位イン
バ−タを正出力、残りの(N−M)台の単位インバ−タ
出力をゼロとし、CN+1 が“0”のときはCk のうち出
力が“0”の状態にある個数(M)と等しい台数の単位
インバ−タを負出力、残りの(N−M)台の単位インバ
−タ出力をゼロとすることとし、N台からM台を選択す
る NCM 通りの組合せをPi (i=1,2,…,
NCM )とし、この NCM 通りの組み合わせPi を順次
選択していき、各単位インバ−タのスイッチングデバイ
スのスイッチング回数が均等になるように出力すべきM
台の単位インバ−タを選定することを特徴とする直列N
重インバ−タの制御方法。 【0001】
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3207298A JPH082183B2 (ja) | 1991-07-25 | 1991-07-25 | 直列n重インバータの制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3207298A JPH082183B2 (ja) | 1991-07-25 | 1991-07-25 | 直列n重インバータの制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0538154A true JPH0538154A (ja) | 1993-02-12 |
JPH082183B2 JPH082183B2 (ja) | 1996-01-10 |
Family
ID=16537470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3207298A Expired - Lifetime JPH082183B2 (ja) | 1991-07-25 | 1991-07-25 | 直列n重インバータの制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH082183B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003518898A (ja) * | 1999-12-21 | 2003-06-10 | インターナショナル パワー システムズ、インコーポレイテッド | ステップ波電力変換装置 |
US7808125B1 (en) | 2006-07-31 | 2010-10-05 | Sustainable Energy Technologies | Scheme for operation of step wave power converter |
US8031495B2 (en) | 2007-06-04 | 2011-10-04 | Sustainable Energy Technologies | Prediction scheme for step wave power converter and inductive inverter topology |
US11183948B2 (en) | 2018-01-29 | 2021-11-23 | Mitsubishi Electric Corporation | Series multiplex inverter |
-
1991
- 1991-07-25 JP JP3207298A patent/JPH082183B2/ja not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003518898A (ja) * | 1999-12-21 | 2003-06-10 | インターナショナル パワー システムズ、インコーポレイテッド | ステップ波電力変換装置 |
US7808125B1 (en) | 2006-07-31 | 2010-10-05 | Sustainable Energy Technologies | Scheme for operation of step wave power converter |
US8026639B1 (en) | 2006-07-31 | 2011-09-27 | Sustainable Energy Technologies | Scheme for operation of step wave power converter |
US8031495B2 (en) | 2007-06-04 | 2011-10-04 | Sustainable Energy Technologies | Prediction scheme for step wave power converter and inductive inverter topology |
US11183948B2 (en) | 2018-01-29 | 2021-11-23 | Mitsubishi Electric Corporation | Series multiplex inverter |
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Publication number | Publication date |
---|---|
JPH082183B2 (ja) | 1996-01-10 |
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