JP4400557B2 - ノイズ抑制回路 - Google Patents

Description

本発明は、導電線上を伝搬するノイズを抑制するノイズ抑制回路に関する。

スイッチング電源、インバータ、照明機器の点灯回路等のパワーエレクトロニクス機器は、電力の変換を行う電力変換回路を有している。電力変換回路は、直流を矩形波の交流に変換するスイッチング回路を有している。そのため、電力変換回路は、スイッチング回路のスイッチング周波数と等しい周波数のリップル電圧や、スイッチング回路のスイッチング動作に伴うノイズを発生させる。このリップル電圧やノイズは他の機器に悪影響を与える。そのため、電力変換回路と他の機器あるいは線路との間には、リップル電圧やノイズを低減する手段を設ける必要がある。

また、最近、家庭内における通信ネットワークを構築する際に用いられる通信技術として電力線通信が有望視され、その開発が進められている。電力線通信は、電力線に高周波信号を重畳して通信を行う。この電力線通信では、電力線に接続された種々の電気・電子機器の動作によって、電力線上にノイズが発生し、このことが、エラーレートの増加等の通信品質の低下を招く。そのため、電力線上のノイズを低減する手段が必要になる。また、電力線通信では、屋内電力線上の通信信号が屋外電力線に漏洩することを阻止する必要がある。

これらのノイズを抑制するために、電源ラインや信号ラインなどにラインフィルタを設けることが有効である。ラインフィルタとしては、インダクタンス素子（インダクタ）とキャパシタとを含むフィルタ、いわゆるＬＣフィルタがよく用いられている。ＬＣフィルタには、インダクタンス素子とキャパシタとを１つずつ有するものの他に、Ｔ型フィルタやπ型フィルタ等がある。また、電磁妨害（ＥＭＩ）対策用の一般的なノイズフィルタも、ＬＣフィルタの一種である。一般的なＥＭＩフィルタは、コモンモードチョークコイル、ノーマルモードチョークコイル、Ｘコンデンサ、Ｙコンデンサ等のディスクリート素子を組み合わせて構成されている。

なお、２本の導電線を伝搬するノイズには、２本の導電線の間で電位差を生じさせるノーマルモード（ディファレンシャルモード）ノイズと、２本の導電線を同じ位相で伝搬するコモンモードノイズとがある。

特許文献１には、変圧器を用いたラインフィルタが記載されている。このラインフィルタは、変圧器とフィルタ回路とを備えている。変圧器の２次巻線は、交流電源から負荷に供給する電力を輸送する２本の導電線のうちの一方に挿入されている。フィルタ回路の２つの入力端は交流電源の両端に接続され、フィルタ回路の２つの出力端は変圧器の１次巻線の両端に接続されている。このラインフィルタでは、フィルタ回路によって電源電圧からノイズ成分を抽出し、このノイズ成分を変圧器の１次巻線に供給することによって、変圧器の２次巻線が挿入された導電線上において電源電圧からノイズ成分を差し引くようになっている。このラインフィルタは、ノーマルモードのノイズを低減する。

特許文献２には、３つのインピーダンス素子で構成されたローパスフィルタが記載されている。このローパスフィルタは、２本の導電線のうちの一方に直列に挿入された２つの高インピーダンス素子と、一端が２つの高インピーダンス素子の間に接続され、他端が２本の導電線のうちの他方に接続された低インピーダンス素子とを備えている。２つの高インピーダンス素子は、それぞれ、コイルと抵抗との並列接続回路で構成され、低インピーダンス素子はキャパシタで構成されている。このローパスフィルタは、ノーマルモードノイズを低減する。

特許文献３には、ノーマルモードノイズを低減するノーマルモードノイズ用フィルタ回路とコモンモードノイズを低減するコモンモードノイズ用フィルタ回路が記載されている。ノーマルモードノイズ用フィルタ回路は、２本の導電線のそれぞれに挿入された２つのコイルと、各コイルの巻線の途中同士を接続するキャパシタとで構成されている。コモンモードノイズ用フィルタ回路は、２本の導電線のそれぞれに挿入された２つのコイルと、各コイルの巻線の途中とアース間に設けられた２つのキャパシタとで構成されている。
特開平９−１０２７２３号公報 特開平５−１２１９８８号公報（図１） 特許第２７８４７８３号公報（第６図）

従来のＬＣフィルタでは、インダクタンスおよびキャパシタンスで決まる固有の共振周波数を有するため、所望の減衰量を狭い周波数範囲でしか得ることができないという問題点があった。特許文献２および３に記載されたフィルタも、ノイズ低減の原理は従来のＬＣフィルタと同様であるため、従来のＬＣフィルタと同様の問題点を有している。

また、特許文献１に記載されたラインフィルタでは、変圧器の結合係数が１であると共に、フィルタ回路がラインフィルタに影響を与えなければ、理論的には、ノイズ成分を完全に除去することができる。しかしながら、実際には、変圧器の結合係数を１にすることは不可能であり、結合係数の低下に伴い、減衰特性が悪化する。特に、キャパシタによってフィルタ回路を構成した場合には、このキャパシタと変圧器の１次巻線とによって直列共振回路が構成される。そのため、このキャパシタと変圧器の１次巻線とを含む信号の経路のインピーダンスは、直列共振回路の共振周波数近傍の狭い周波数範囲でのみ小さくなる。その結果、このラインフィルタでは、狭い周波数範囲でしかノイズ成分を除去することができない。これらのことから、実際に構成されたラインフィルタでは、広い周波数範囲においてノイズ成分を効果的に除去することができないという問題点がある。

ところで、各国では、電子機器から交流電源線を介して外部へ放出されるノイズ、すなわち雑音端子電圧に関して、種々の規制を設けている場合が多い。例えば、ＣＩＳＰＲ（国際無線障害特別委員会）の規格では、１５０ｋＨｚ〜３０ＭＨｚの周波数範囲で雑音端子電圧の規格が設定されている。このような広い周波数範囲においてノイズを低減する場合には、特に、１ＭＨｚ以下の低い周波数の範囲におけるノイズの低減に関して、以下のような問題が発生する。すなわち、１ＭＨｚ以下の低い周波数の範囲では、インダクタンス素子のインピーダンスの絶対値は、インダクタンス素子のインダクタンスをＬ、周波数をｆとして、２πｆＬで表される。したがって、一般に、１ＭＨｚ以下の低い周波数の範囲におけるノイズを低減するには、大きなインダクタンスを有するインダクタンス素子を含むフィルタが必要になる。その結果、インダクタンス素子（コアと巻線）の形状が大型化し、フィルタ全体としても大型化する。

さらに、インダクタンス成分を複数有するフィルタの場合、各インダクタンス成分が独立、分離した構成になっていると、例えば実際の製造段階においてロットの違いにより各インダクタンス成分の特性値にばらつきが生じやすく、その結果、ノイズ抑制効果にもばらつきが生ずるおそれがある。また部品配置の違いによっても特性値にばらつきが生じるおそれがある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、形状を大型化しなくとも広い周波数範囲に亘ってノイズを良好に抑制でき、かつインダクタンス成分の特性のばらつきを抑えて良好なノイズ抑制効果を得ることができるようにしたノイズ抑制回路を提供することにある。

本発明の第１の観点に係るノイズ抑制回路は、第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、第１の導電線に互いに直列的に挿入された第１および第２の巻線と、直列に接続された第３の巻線とキャパシタとを含み、一端が第１の巻線と第２の巻線との間に接続され、他端が第２の導電線に接続された直列回路と、第１および第２の巻線、ならびに第３の巻線が巻かれた共通のコアとを備えたものである。

本発明の第１の観点に係るノイズ抑制回路では、第１および第２の巻線、ならびに第３の巻線と、それらが巻かれた共通のコアとによって、各巻線部分で第１および第２のインダクタ、ならびに第３のインダクタが形成される。各インダクタは共通の同じコアで形成されているので、互いに磁気的に結合される。
ここで、第１および第２の導電線間の第１の巻線側にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタと直列回路の主に第３のインダクタとによって分圧され、第１のインダクタの両端間と直列回路の両端間とにそれぞれ同一向きの所定の電圧が発生する。第１のインダクタと第２のインダクタは共通の同じコアで形成され互いに磁気的に結合されているので、第１のインダクタの両端間に発生した所定の電圧に応じて、第２のインダクタの両端間にも所定の電圧が発生する。直列回路の一端は第１の巻線と第２の巻線との間に接続されていることから、第２のインダクタの両端間に発生する電圧の向きは、直列回路の両端間に発生する電圧の向きとは逆方向となり、それらの電圧が互いに相殺される。その結果、第１および第２の導電線間の第２の巻線側での電圧Ｖｏは、第１の巻線側に印加された電圧Ｖｉよりも小さくなる。逆に、第２の巻線側にノーマルモードの電圧Ｖｏが印加された場合も、上記の説明と同様にして、第１および第２の導電線間の第１の巻線側での電圧Ｖｉは、第２の巻線側に印加された電圧Ｖｏよりも小さくなる。
このように各インダクタで発生する電圧を利用することで広い周波数範囲に亘ってノイズが良好に抑制される。さらに、このノイズ抑制回路では、各インダクタが共通の同じコアで形成されていることから、例えばコアを別々にして各インダクタを独立、分離した構成にした場合に比べて、小型化しやすく、かつ製造段階における特性値のばらつきを抑えやすくなる。その結果、ノイズ抑制効果のばらつきを抑えて良好なノイズ抑制効果が得られる。

この第１の観点に係るノイズ抑制回路において、特に以下の条件を満足することで良好なノイズ抑制効果が得られるので、好ましい。すなわち、第１の巻線と第３の巻線との結合係数をｋ２、第２の巻線と第３の巻線との結合係数をｋ３としたとき、結合係数ｋ２，ｋ３の値がそれぞれ０．５以下となっていることが好ましい。
この場合さらに、結合係数ｋ２，ｋ３の値が互いに同じ値になっていると、所望のノイズ抑制効果が得られるように各回路素子の特性値の調整を行いやすくなるので、より好ましい。

また、以下の条件を満足することでも良好なノイズ抑制効果が得られるので、好ましい。すなわち、第３の巻線の自己インダクタンスをＬ３とし、第１の巻線と第２の巻線との間の相互インダクタンスをＭ１、第１の巻線と第３の巻線との間の相互インダクタンスをＭ２、第２の巻線と第３の巻線との間の相互インダクタンスをＭ３としたとき、以下の条件を満足することが好ましい。
Ｌ３≧Ｍ１＋Ｍ２−Ｍ３

また、各巻線の巻き方に関して、以下の条件を満足することで良好なノイズ抑制効果が得られるので、好ましい。すなわち、コアにおいて、第３の巻線が第１および第２の巻線とは異なる位置に巻かれ、かつ、それぞれの巻き位置において第３の巻線によって発生した磁束が第１および第２の巻線によって発生した磁束に対し逆向きとなるようにして巻かれていることが好ましい。
また特に、コアが複数に分割されている場合には、第１および第２の巻線、ならびに第３の巻線が、分割されたコアのそれぞれにまたがるようにして巻かれていることが好ましい。

本発明の第２の観点に係るノイズ抑制回路は、第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、第１の導電線に互いに直列的に挿入された第１および第２の巻線と、直列に接続された第３の巻線と第１のキャパシタとを含み、一端が第１の巻線と第２の巻線との間に接続され、他端が接地された第１の直列回路と、第２の導電線に互いに直列的に挿入された第４および第５の巻線と、直列に接続された第６の巻線と第２のキャパシタとを含み、一端が第４の巻線と第５の巻線との間に接続され、他端が接地された第２の直列回路と、第１および第２の巻線、ならびに第３の巻線と第４および第５の巻線、ならびに第６の巻線とが巻かれた共通のコアとを備えたものである。

ここで、第１の直列回路の第１のキャパシタの一端が第１の巻線と第２の巻線との間に接続されると共に、第２の直列回路の第２のキャパシタの一端が第４の巻線と第５の巻線との間に接続され、かつ、第１の直列回路の第３の巻線と第２の直列回路の第６の巻線とが共通化され、その共通化された巻線の一端が、第１および第２の直列回路の各キャパシタの他端に接続されると共に、他端が接地されていても良い。そして、その共通化された巻線が、第１および第２の巻線と第４および第５の巻線と共に、共通の同じコアに巻かれていても良い。

本発明の第２の観点に係るノイズ抑制回路では、第１および第２の巻線、ならびに第３の巻線と、それらが巻かれた共通のコアとによって、各巻線部分で第１および第２のインダクタ、ならびに第３のインダクタが形成される。同様に、第４および第５の巻線、ならびに第６の巻線も共通の同じコアに巻かれ、各巻線部分で第４および第５のインダクタ、ならびに第６のインダクタが形成される。各インダクタは共通の同じコアで形成されているので、互いに磁気的に結合される。
ここで、第１の導電線とアース間において第１の巻線側にコモンモードの電圧Ｖｉが印加されると、第２の導電線とアース間にも第４の巻線側に同位相のコモンモードの電圧Ｖｉが印加される。第１の導電線とアース間に印加された電圧Ｖｉは、第１のインダクタと第１の直列回路の主に第３のインダクタとによって分圧され、第１のインダクタの両端間と第１の直列回路の両端間とにそれぞれ同一向きの所定の電圧が発生する。第１のインダクタと第２のインダクタは共通の同じコアで形成され互いに磁気的に結合されているので、第１のインダクタの両端間に発生した所定の電圧に応じて、第２のインダクタの両端間にも所定の電圧が発生する。第１の直列回路の一端は第１の巻線と第２の巻線との間に接続されていることから、第２のインダクタの両端間に発生する電圧の向きは、第１の直列回路の両端間に発生する電圧の向きとは逆方向となり、それらの電圧が互いに相殺される。その結果、第１の導電線とアース間における第２の巻線側での電圧Ｖｏは、第１の巻線側に印加された電圧Ｖｉよりも小さくなる。逆に、第２の巻線側にコモンモードの電圧Ｖｏが印加された場合も、上記の説明と同様にして、第１の導電線とアース間における第１の巻線側での電圧Ｖｉは、第２の巻線側に印加された電圧Ｖｏよりも小さくなる。
同様に、第２の導電線とアース間において第４の巻線側に印加された電圧Ｖｉは、第４のインダクタと第２の直列回路の主に第６のインダクタとによって分圧され、第４のインダクタの両端間と第２の直列回路の両端間とにそれぞれ同一向きの所定の電圧が発生する。第４のインダクタと第５のインダクタは共通の同じコアで形成され互いに磁気的に結合されているので、第４のインダクタの両端間に発生した所定の電圧に応じて、第５のインダクタの両端間にも所定の電圧が発生する。第２の直列回路の一端は第４の巻線と第５の巻線との間に接続されていることから、第５のインダクタの両端間に発生する電圧の向きは、第２の直列回路の両端間に発生する電圧の向きとは逆方向となり、それらの電圧が互いに相殺される。その結果、第２の導電線とアース間における第５の巻線側での電圧Ｖｏは、第４の巻線側に印加された電圧Ｖｉよりも小さくなる。逆に、第５の巻線側にコモンモードの電圧Ｖｏが印加された場合も、上記の説明と同様にして、第２の導電線とアース間における第４の巻線側での電圧Ｖｉは、第５の巻線側に印加された電圧Ｖｏよりも小さくなる。
このように各インダクタで発生する電圧を利用することで広い周波数範囲に亘ってノイズが良好に抑制される。さらに、このノイズ抑制回路では、各インダクタが共通の同じコアで形成されていることから、例えばコアを別々にして各インダクタを独立、分離した構成にした場合に比べて、小型化しやすく、かつ製造段階における特性値のばらつきを抑えやすくなる。その結果、ノイズ抑制効果のばらつきを抑えて良好なノイズ抑制効果が得られる。

この第２の観点に係るノイズ抑制回路において、特に以下の条件を満足することで良好なノイズ抑制効果が得られるので、好ましい。すなわち、第１の巻線と第３の巻線との結合係数をｋ２、第２の巻線と第３の巻線との結合係数をｋ３としたとき、結合係数ｋ２，ｋ３の値がそれぞれ０．５以下となっていることが好ましい。同様に、第４の巻線と第６の巻線との結合係数をｋ５、第５の巻線と第６の巻線との結合係数をｋ６としたとき、結合係数ｋ５，ｋ６の値がそれぞれ０．５以下となっていることが好ましい。
この場合さらに、結合係数ｋ２，ｋ３の値が互いに同じ値になっており、かつ、結合係数ｋ５，ｋ６の値が互いに同じ値になっていると、所望のノイズ抑制効果が得られるように各回路素子の特性値の調整を行いやすくなるので、より好ましい。

また、以下の条件を満足することでも良好なノイズ抑制効果が得られるので、好ましい。すなわち、第３の巻線の自己インダクタンスをＬ３とし、第１の巻線と第２の巻線との間の相互インダクタンスをＭ１、第１の巻線と第３の巻線との間の相互インダクタンスをＭ２、第２の巻線と第３の巻線との間の相互インダクタンスをＭ３としたとき、以下の条件を満足することが好ましい。
Ｌ３≧Ｍ１＋Ｍ２−Ｍ３
同様に、第６の巻線の自己インダクタンスをＬ６とし、第４の巻線と第５の巻線との間の相互インダクタンスをＭ４、第４の巻線と第６の巻線との間の相互インダクタンスをＭ５、第５の巻線と第６の巻線との間の相互インダクタンスをＭ６としたとき、以下の条件を満足することが好ましい。
Ｌ６≧Ｍ４＋Ｍ５−Ｍ６

また、各巻線の巻き方に関して、以下の条件を満足することで良好なノイズ抑制効果が得られるので、好ましい。すなわち、第３の巻線が第１および第２の巻線に対しコアの異なる位置に巻かれ、かつ、それぞれの巻き位置において第３の巻線によって発生した磁束が第１および第２の巻線によって発生した磁束に対し逆向きとなるようにして巻かれていることが好ましい。同様に、第６の巻線が第４および第５の巻線に対しコアの異なる位置に巻かれ、かつ、それぞれの巻き位置において第６の巻線によって発生した磁束が第４および第５の巻線によって発生した磁束に対し逆向きとなるようにして巻かれていることが好ましい。
また特に、コアが複数に分割されている場合には、第１および第２の巻線、ならびに第３の巻線と第４および第５の巻線、ならびに第６の巻線とが、分割されたコアのそれぞれにまたがるようにして巻かれていることが好ましい。

本発明の第１の観点に係るノイズ抑制回路によれば、第３の巻線を含む直列回路の一端を、第１の導電線に互いに直列的に挿入された第１の巻線と第２の巻線との間に接続すると共に、他端を第２の導電線に接続し、各巻線を共通の同じコアに巻いて複数のインダクタを形成するようにしたので、広い周波数範囲に亘ってノーマルモードノイズを良好に抑制できる。特に、各インダクタが共通の同じコアで形成されていることから、例えばコアを別々にして各インダクタを独立、分離した構成にした場合に比べて、小型化しやすく、かつ製造段階における特性値のばらつきを抑えて良好なノイズ抑制効果を得ることができる。

本発明の第２の観点に係るノイズ抑制回路によれば、第３の巻線を含む第１の直列回路の一端を、第１の導電線に互いに直列的に挿入された第１の巻線と第２の巻線との間に接続すると共に、他端を接地し、また、第６の巻線を含む第２の直列回路の一端を、第２の導電線に互いに直列的に挿入された第４の巻線と第５の巻線との間に接続すると共に、他端を接地し、かつ各巻線を共通の同じコアに巻いて複数のインダクタを形成するようにしたので、広い周波数範囲に亘ってコモンモードノイズを良好に抑制できる。特に、各インダクタが共通の同じコアで形成されていることから、例えばコアを別々にして各インダクタを独立、分離した構成にした場合に比べて、小型化しやすく、かつ製造段階における特性値のばらつきを抑えて良好なノイズ抑制効果を得ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路である。

図１（Ａ），（Ｂ）は、本実施の形態に係るノイズ抑制回路の第１および第２の構成例を示している。以下では、図１（Ａ）の第１の構成例を基本に説明する。このノイズ抑制回路は、一対の端子１Ａ，１Ｂと、他の一対の端子２Ａ，２Ｂと、端子１Ａ，２Ａ間を接続する第１の導電線３と、端子１Ｂ、２Ｂ間を接続する第２の導電線４とを備えている。このノイズ抑制回路はまた、第１の導電線３に互いに直列的に挿入された第１および第２の巻線１１，１２と、一端が第１の巻線１１と第２の巻線１２との間に接続され、他端が第２の導電線４に接続された直列回路５とを備えている。直列回路５は、互いに直列に接続された第３の巻線１３とキャパシタＣ１とを含んで構成されている。

このノイズ抑制回路はさらに、第１および第２の巻線１１，１２、ならびに第３の巻線１３が共通に巻かれたコア１０を備えている。第１および第２の巻線１１，１２、ならびに第３の巻線１３と、それらが共通に巻かれたコア１０とによって、各巻線部分で第１および第２のインダクタＬ１，Ｌ２、ならびに第３のインダクタＬ３が形成されている。各インダクタは共通の同じコア１０で形成されているので、互いに磁気的に結合される。第１および第２のインダクタＬ１，Ｌ２のインダクタンスは同一の値であることが好ましい。

なお、図２（Ａ），（Ｂ）に、図１（Ａ），（Ｂ）の各構成例に対する比較例として、第１および第２の巻線１１，１２と第３の巻線１３とが別々のコアに分離して巻かれた構成となっている場合の等価回路を示す。

キャパシタＣ１は、一端が第１および第２の巻線１１，１２の間に接続されると共に、他端が第３の巻線１３の一端に接続されている。第３の巻線１３の他端は第２の導電線４に接続されている。キャパシタＣ１は、周波数が所定値以上のノーマルモード信号を直列回路５に通過させるハイパスフィルタとして機能する。

なお、図１（Ｂ）に示したように、直列回路５内における第３の巻線１３とキャパシタＣ１の位置関係が逆であってもよい。すなわち、第３の巻線１３の一端を第１および第２の巻線１１，１２の間に接続し、キャパシタＣ１の他端を第２の導電線４に接続するようにしても良い。

このノイズ抑制回路において、図５に示したように第１の巻線１１と第３の巻線１３との結合係数をｋ２、第２の巻線１２と第３の巻線１３との結合係数をｋ３としたとき、結合係数ｋ２，ｋ３の値がそれぞれ０．５以下と小さめに設定されていることが好ましい。すなわち、磁気的な結合が弱めであることが好ましい。また、結合係数ｋ２，ｋ３の値が互いに同じ値になっていると、所望のノイズ抑制効果が得られるように各回路素子の特性値の調整を行いやすくなるので、より好ましい。一方、第１の巻線１１と第２の巻線１２との結合係数ｋ１は、ｋ２，ｋ３に比べて大きい値に設定されていることが好ましい。すなわち、磁気的な結合が強めであることが好ましい。

また、第３の巻線１３の単独での自己インダクタンスをＬ３とし、第１の巻線１１と第２の巻線１２との間の相互インダクタンスをＭ１、第１の巻線１１と第３の巻線１３との間の相互インダクタンスをＭ２、第２の巻線１２と第３の巻線１３との間の相互インダクタンスをＭ３としたとき、以下の条件を満足することが好ましい。
Ｌ３≧Ｍ１＋Ｍ２−Ｍ３
なお、これらが好ましい条件であることの根拠は後述する。

図３（Ａ），（Ｂ）および図４は、コア１０の構成とそれに対する各巻線の巻き方の具体例を示したものである。これらの構成を採用することで、上記好ましい条件を満足させやすくなる。上記したように第３の巻線１３と第１および第２の巻線１１，１２との結合係数ｋ２，ｋ３の値はそれぞれ０．５以下と小さめに設定されていることが好ましいので、コア１０において、第３の巻線１３は第１および第２の巻線１１，１２とは異なる位置に巻かれていることが好ましい。また、結合係数ｋ２，ｋ３の値が互いに同じ値になっていることが好ましいので、例えば第１および第２の巻線１１，１２が、第３の巻線１３に対して対称的な位置に巻かれていることが好ましい。

具体的には、例えば図３（Ａ）に示したように、８の字形状のコア１０において、その左側部分１０Ｌにある左の柱部分に第３の巻線１３を巻き、その右側部分１０Ｒにおける上下の柱部分に第１および第２の巻線１１，１２を巻くと良い。また、図３（Ｂ）に示したように、第１および第２の巻線１１，１２を共に、右側部分１０Ｒにおける右の柱部分に巻くようにしても良い。これらの場合において、第３の巻線１３と第１および第２の巻線１１，１２との結合を低く抑えるために、図示したように、それぞれの巻き位置において第３の巻線１３によって発生した磁束Φ２が第１および第２の巻線１１，１２によって発生した磁束Φ１に対し逆向きとなるようにして巻かれていることが好ましい。これにより図示した状態では、第３の巻線１３の磁束Φ２によって反時計回りの磁路が形成され、これとは逆に第１および第２の巻線１１，１２の磁束Φ１によって時計回りの磁路が形成される。このような場合、中央の柱部分では各磁束Φ１，Φ２によって同一方向に共通の磁路が形成されるが、この部分に各巻線を巻くことは好ましくない。すなわち、共通の磁路が形成されていない部分に各巻線が巻かれていることが好ましい。

また、コア１０が複数に分割されたものである場合、第１および第２の巻線１１，１２、ならびに第３の巻線１３は、分割された各コアのそれぞれにまたがるようにして共通に巻かれていることが好ましい。具体的には、例えば図４に示したように、コア１０がＥの字形状の２つのコア１０Ａ，１０Ｂに分割されたものである場合、その分割面１０Ｃをまたがるようにして、各巻線が巻かれていることが好ましい。図４の例では、２つのコア１０Ａ，１０Ｂのそれぞれの左側部分１０Ｌにある左の柱部分において、分割面１０Ｃをまたぐようにして第３の巻線１３が巻かれている。また、２つのコア１０Ａ，１０Ｂのそれぞれの右側部分１０Ｒにある右の柱部分において、分割面１０Ｃをまたぐようにして第１および第２の巻線１１，１２が重複して巻かれている。

なお、コア１０の形状、および各巻線の巻き方は、図示したものに限定されず、他の構成を採りうる。またコア１０が３つ以上に分割されていても良い。また、各巻線の極性、巻き方の向きが図示したものとはすべて逆になっていても良い。

次に、このノイズ抑制回路の作用を説明する。

まず、図６を参照して、このノイズ抑制回路によるノイズ抑制動作の原理を説明する。第１および第２のインダクタＬ１，Ｌ２のインダクタンスは互いに同一の値とし、キャパシタＣ１のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。この場合、図６に示したように端子１Ａ，１Ｂ間（第１および第２の導電線３，４間の第１の巻線１１側）にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタＬ１と直列回路５の主に第３のインダクタＬ３とによって分圧され、第１のインダクタＬ１の両端間と第３のインダクタＬ３の両端間とにそれぞれ同一向きの所定の電圧Ｖ１，Ｖ３が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１と第２のインダクタＬ２は、共通の同じコア１０で形成され互いに磁気的に結合されているので、第１のインダクタＬ１の両端間に発生した電圧Ｖ１に応じて、第２のインダクタＬ２の両端間にも電圧Ｖ１と同一の電圧Ｖ２が発生する。直列回路５の一端は第１の巻線１１と第２の巻線１２との間に接続されていることから、第２のインダクタＬ２の両端間に発生する電圧Ｖ２の向きは、第３のインダクタＬ３の両端間に発生する電圧Ｖ３の向きとは逆方向となり、それらの電圧が互いに相殺される。その結果、端子２Ａ，２Ｂ間（第１および第２の導電線３，４間の第２の巻線側）の電圧Ｖｏは、端子１Ａ，１Ｂ間に印加された電圧Ｖｉよりも小さくなる。逆に、端子２Ａ，２Ｂ間にノーマルモードの電圧Ｖｏが印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂ間の電圧Ｖｉは、端子２Ａ，２Ｂ間に印加された電圧Ｖｏよりも小さくなる。
このようにして、各インダクタで発生する電圧を利用することで、端子１Ａ，１Ｂ間にノーマルモードノイズが印加された場合と、端子２Ａ，２Ｂ間にノーマルモードノイズが印加された場合のいずれの場合にも、広い周波数範囲に亘ってノーマルモードノイズを良好に抑制することができる。

ここで、各巻線間の結合を考慮した第１および第２の巻線１１，１２、ならびに第３の巻線１３（第１および第２のインダクタＬ１，Ｌ２、ならびに第３のインダクタＬ３）の自己インダクタンスＬ１’，Ｌ２’，Ｌ３’を、以下のように定義する。なお、図５に示したように各巻線間の相互インダクタンスをＭ１，Ｍ２，Ｍ３とする。また、第１および第２の巻線１１，１２、ならびに第３の巻線１３の単独での自己インダクタンスをＬ１，Ｌ２，Ｌ３とする。
Ｌ１’＝Ｌ１＋Ｍ１−Ｍ２−Ｍ３
Ｌ２’＝Ｌ２＋Ｍ１＋Ｍ２＋Ｍ３
Ｌ３’＝Ｌ３−Ｍ１−Ｍ２＋Ｍ３

図８は、このノイズ抑制回路における減衰特性として、インダクタンスＬ３’の値をＬ３’＜０，Ｌ３’＝０，Ｌ３’＞０と変えて計算した結果をグラフ化して示したものである。横軸は周波数（Ｈｚ）、縦軸は減衰量（ｄＢ）を示す。Ｌ３’＜０の代表値として−１０（μＨ）、Ｌ３’＞０の代表値として１０（μＨ）を用いた。ここで、Ｌ３’は上記したように表されるので、例えば第３の巻線１３の単独での自己インダクタンスＬ３の値を変えることで調整できる。一例として、Ｌ３の値を変えて、Ｌ３’＝−１０，０，１０となるように調整した場合の各回路値を図７に示す。Ｃ１はキャパシタＣ１のキャパシタンスを示す。ｋ１，ｋ２，ｋ３は図５に示したように各巻線間の結合係数である。

図８の結果から、Ｌ３’＝０のときは高周波になるに従い減衰量が十分に大きくなる良好な減衰特性が得られている。Ｌ３’＞０のときは、低域側に減衰極ができ、Ｌ３’＝０のときよりも部分的に減衰量が大きくなる帯域がある。Ｌ３’＜０のときはＬ３’＝０のときに比べ、特に高周波側で減衰量が不十分となっている。ノイズフィルタとして利用することを考えると、性能的に好ましいのはＬ３’≧０のときである。
ここで、Ｌ３’＝Ｌ３−Ｍ１−Ｍ２＋Ｍ３であるから、性能的に好ましい条件は、
Ｌ３≧Ｍ１＋Ｍ２−Ｍ３
となる。

次に、各巻線を共通の同じコア１０に巻いたことによる作用および効果を説明する。例えば実際の製造段階において各ロットの違いにより各回路素子の特性値が設計値（理想値）に対しばらつきが生じるおそれがある。図９は、コア１０の透磁率が設計値に対しばらつきが生じた場合を想定して、各回路素子の特性値を計算した結果を示している。ここでは、図１（Ａ）の本実施の形態に係るノイズ抑制回路においてばらつきが生じた場合（ばらつき考慮、コア一体）と、図２（Ａ）の比較例のノイズ抑制回路においてばらつきが生じた場合（ばらつき考慮、コア分離）とについて計算した。透磁率に変化があると、自己インダクタンスＬ１，Ｌ２，Ｌ３が変化するので、この値を理想値から変化させた。また図１０に、それぞれの場合での減衰特性を計算した結果をグラフ化して示す。

図２（Ａ）の比較例のノイズ抑制回路の場合、第１および第２の巻線１１，１２と第３の巻線１３とでコア１０が別々となっているので最悪の場合、２つのコアにおいてそれぞれ±逆方向に値が変化することが考えられる。そこで、図２（Ａ）の比較例のノイズ抑制回路の場合については、Ｌ１，Ｌ２の値が設計値に対し＋２５％ずれが生じ、Ｌ３の値が−２５％ずれが生じたものとして計算した。一方、本実施の形態に係るノイズ抑制回路では、各巻線で同一のコア１０を用いているので、Ｌ１，Ｌ２，Ｌ３の値は同一方向に値が変化する。そこで、このノイズ抑制回路については、Ｌ１，Ｌ２，Ｌ３の値が設計値に対しすべて＋２５％ずれが生じたものとして計算した。

図９から分かるように、比較例のノイズ抑制回路の場合にはＬ３’の値にずれが生じているが、本実施の形態に係るノイズ抑制回路の場合にはＬ３’の値にずれは生じていない。既に図７，図８を用いて説明したようにＬ３’の違いにより減衰特性には差が生じるので、図１０の減衰特性を見ても分かるように、比較例のノイズ抑制回路の場合（コア分離）には理想状態に対し減衰特性が悪化しているが、本実施の形態に係るノイズ抑制回路の場合（コア一体）では減衰特性にほとんど差がない。このように、本実施の形態に係るノイズ抑制回路では、同一のコア１０に各巻線を施していることで、コアを別々にした構成に比べて各巻線間のコアでの透磁率のばらつきを無くすことができる。これにより、減衰特性の悪化を防ぐことができる。また、部品配置の違いによる各巻線間の結合の不安定さを無くし、安定した減衰特性を得ることができる。

次に、このノイズ抑制回路において、結合係数ｋ２，ｋ３の違いによる特性の変化を計算した。図１１にその計算条件を示す。ここでは特に、結合係数ｋ２，ｋ３の値が互いに等しい場合においてｋ２，ｋ３＝０，０．１，０．３，０．５，０．７，０．９と変えたときの減衰特性を計算した。

図１２および図１３にその計算結果を示す。図１２では特に１ＭＨｚでの減衰量の値を示す。ｋ２，ｋ３の値が大きくなるにつれて減衰特性が悪化している。ここで、電力の場合は、値が３ｄＢ悪化することは電力が約２倍に増えることになる。電圧の場合は、値が３ｄＢ悪化することは電圧が約１．４倍に増えることになる。ノイズフィルタとしての性能は電圧で考えることが多いため、３ｄＢ以上悪化するのは好ましくない。そのため、ｋ２，ｋ３の値の性能的に好ましい条件は、
０．５≧ｋ２，ｋ３
となる。

以上説明したように、本実施の形態によれば、第１および第２の巻線１１，１２、ならびに第３の巻線１３を共通の同じコア１０に巻いて各インダクタを形成するようにしたので、例えばコアを別々にして各インダクタを独立、分離した構成にした場合に比べて、小型化しやすく、かつ製造段階における特性値のばらつきを抑えやすくなる。また部品配置の違いによる特性値にばらつきを抑えやすくなる。その結果、ノイズ抑制効果のばらつきを抑えて良好なノイズ抑制効果を得ることができる。特に、コア１０を別々にした場合に比べて透磁率のばらつきによる減衰特性の最適値からのずれを無くすことができる。また、第１および第２のインダクタＬ１，Ｌ２と第３のインダクタＬ３とのマッチングが不要になることで、余計な調整がいらなくなる。
［第２の実施の形態］

次に、本発明の第２の実施の形態に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路である。

図１４（Ａ），（Ｂ）は、本実施の形態に係るノイズ抑制回路の第１および第２の構成例を示している。なお、上記第１の実施の形態におけるノイズ抑制回路（図１（Ａ），（Ｂ））と実質的に同一の構成部分には同一の符号を付している。以下では、図１４（Ａ）の第１の構成例を基本に説明する。このノイズ抑制回路は、図１（Ａ）のノイズ抑制回路と同様、第１の導電線３に互いに直列的に挿入された第１および第２の巻線１１，１２と、一端が第１の巻線１１と第２の巻線１２との間に接続された第１の直列回路５とを備えている。第１の直列回路５は、互いに直列に接続された第３の巻線１３と第１のキャパシタＣ１とを含んで構成されている。図１（Ａ）のノイズ抑制回路では第１の直列回路５の他端が第２の導電線４に接続されていたが、このノイズ抑制回路では第１の直列回路５の他端は接地されている。
このノイズ抑制回路はまた、第２の導電線４側に第１の導電線３側と同様の回路成分を備えている。すなわち、第２の導電線４に互いに直列的に挿入された第４および第５の巻線１４，１５と、一端が第４の巻線１４と第５の巻線１５との間に接続された第２の直列回路６とを備えている。第２の直列回路６は、互いに直列に接続された第６の巻線１６と第２のキャパシタＣ２とを含んで構成されている。第２の直列回路６の他端は接地されている。

このノイズ抑制回路はさらに、第１および第２の巻線１１，１２、ならびに第３の巻線１３と、第４および第５の巻線１４，１５、ならびに第６の巻線１６とが共通に巻かれたコア１０を備えている。第１の導電線３側において、第１および第２の巻線１１，１２、ならびに第３の巻線１３と、それらが共通に巻かれたコア１０とによって、各巻線部分で第１および第２のインダクタＬ１，Ｌ２、ならびに第３のインダクタＬ３が形成されている。同様に第２の導電線４側において、第４および第５の巻線１４，１５、ならびに第６の巻線１６と、それらが共通に巻かれたコア１０とによって、各巻線部分で第４および第５のインダクタＬ４，Ｌ５、ならびに第６のインダクタＬ６が形成されている。各インダクタは共通の同じコア１０で形成されているので、互いに磁気的に結合される。第１および第２のインダクタＬ１，Ｌ２のインダクタンスは同一の値であることが好ましい。同様に第４および第５のインダクタＬ４，Ｌ５のインダクタンスは同一の値であることが好ましい。第１および第２のインダクタＬ１，Ｌ２と第４および第５のインダクタＬ４，Ｌ５は、協働してコモンモードノイズを抑制する。

なお、図１５（Ａ），（Ｂ）に、図１４（Ａ），（Ｂ）の各構成例に対する比較例として、第３および第６の巻線１３，１６が他の巻線とは別々のコアに分離して巻かれた構成となっている場合の等価回路を示す。

第１のキャパシタＣ１は、一端が第１および第２の巻線１１，１２の間に接続されると共に、他端が第３の巻線１３の一端に接続されている。第３の巻線１３の他端は接地されている。第２のキャパシタＣ２は、一端が第４および第５の巻線１４，１５の間に接続されると共に、他端が第６の巻線１６の一端に接続されている。第６の巻線１６の他端は接地されている。第１および第２のキャパシタＣ１，Ｃ２は、周波数が所定値以上のコモンモード信号を第１および第２の直列回路５，６に通過させるハイパスフィルタとして機能する。

なお、図１４（Ｂ）に示したように、第１の直列回路５内における第３の巻線１３と第１のキャパシタＣ１の位置関係が逆であってもよい。すなわち、第３の巻線１３の一端を第１および第２の巻線１１，１２の間に接続し、キャパシタＣ１の他端を接地するようにしても良い。同様に、第２の直列回路６内における第６の巻線１６と第２のキャパシタＣ２の位置関係が逆であってもよい。すなわち、第６の巻線１６の一端を第４および第５の巻線１４，１５の間に接続し、第２のキャパシタＣ２の他端を接地するようにしても良い。

このノイズ抑制回路において、図１８に示したように第１の巻線１１と第３の巻線１３との結合係数をｋ２、第２の巻線１２と第３の巻線１３との結合係数をｋ３としたとき、上記した図１（Ａ）の構成例と同様の理由で、結合係数ｋ２，ｋ３の値がそれぞれ０．５以下と小さめに設定されていることが好ましい。すなわち、磁気的な結合が弱めであることが好ましい。また、結合係数ｋ２，ｋ３の値が互いに同じ値になっていると、所望のノイズ抑制効果が得られるように各回路素子の特性値の調整を行いやすくなるので、より好ましい。一方、第１の巻線１１と第２の巻線１２との結合係数ｋ１は、ｋ２，ｋ３に比べて大きい値に設定されていることが好ましい。すなわち、磁気的な結合が強めであることが好ましい。
これに加えて同様の理由で、第４の巻線１４と第６の巻線１６との結合係数をｋ５、第５の巻線１５と第６の巻線１６との結合係数をｋ６としたとき、結合係数ｋ５，ｋ６の値がそれぞれ０．５以下となっていることが好ましい。また、結合係数ｋ５，ｋ６の値が互いに同じ値になっていると、より好ましい。一方、第４の巻線１４と第５の巻線１５との結合係数ｋ４は、ｋ５，ｋ６に比べて大きい値に設定されていることが好ましい。

また、上記した図１（Ａ）の構成例と同様の理由で、第３の巻線１３の単独での自己インダクタンスをＬ３とし、第１の巻線１１と第２の巻線１２との間の相互インダクタンスをＭ１、第１の巻線１１と第３の巻線１３との間の相互インダクタンスをＭ２、第２の巻線１２と第３の巻線１３との間の相互インダクタンスをＭ３としたとき、以下の条件を満足することが好ましい。
Ｌ３≧Ｍ１＋Ｍ２−Ｍ３
これに加えて同様の理由で、第６の巻線１６の単独での自己インダクタンスをＬ６とし、第４の巻線１４と第５の巻線１５との間の相互インダクタンスをＭ４、第４の巻線１４と第６の巻線１６との間の相互インダクタンスをＭ５、第５の巻線１５と第６の巻線１６との間の相互インダクタンスをＭ６としたとき、以下の条件を満足することが好ましい。
Ｌ６≧Ｍ４＋Ｍ５−Ｍ６

図１６（Ａ），（Ｂ）および図１７は、コア１０の構成とそれに対する各巻線の巻き方の具体例を示したものである。これらの構成を採用することで、上記好ましい条件を満足させやすくなる。上記したように第３の巻線１３と第１および第２の巻線１１，１２との結合係数ｋ２，ｋ３の値はそれぞれ０．５以下と小さめに設定されていることが好ましいので、コア１０において、第３の巻線１３は第１および第２の巻線１１，１２とは異なる位置に巻かれていることが好ましい。同様に、第６の巻線１６は第４および第５の巻線１４，１５とは異なる位置に巻かれていることが好ましい。
また、コモンモードノイズを良好に抑制するために、第１の導電線３側の巻線１１，１２，１３と、第２の導電線４側の巻線１４，１５，１６とが、互いに対称的な位置に巻かれていることが好ましい。第１および第２の巻線１１，１２と第４および第５の巻線１４，１５は、共通のコア１０に巻かれることにより、協働してコモンモードノイズを抑制するように互いに磁気的に結合している。すなわち、それらの巻線は、それらにノーマルモードの電流が流れたときに各巻線を流れる電流によってコア１０に誘起される磁束が互いに相殺されるような向きにコア１０に巻かれていることが好ましい。それらの巻線とコア１０は、コモンモードノイズを抑制し、ノーマルモード信号を通過させるコモンモードチョークコイルを構成していることが好ましい。各インダクタＬ２１，Ｌ２２，Ｌ２４，Ｌ２５同士は、互いに同一の極性を有していれば良く、すべてのインダクタの極性方向が図示したものとは逆となっていても良い。

具体的には、例えば図１６（Ａ）に示したように、８の字形状のコア１０において、その左側部分１０Ｌにある左の柱部分の上側に第３の巻線１３を巻くと共に、その右側部分１０Ｒにおける上の柱部分に第１および第２の巻線１１，１２を巻き、それと対称的に、左側部分１０Ｌにある左の柱部分の下側に第６の巻線１６を巻くと共に、その右側部分１０Ｒにおける下の柱部分に第４および第５の巻線１４，１５を巻くと良い。また、図１６（Ｂ）に示したように、左側部分１０Ｌにある上の柱部分に第３の巻線１３を巻くと共に、下の柱部分に第６の巻線１６を巻くようにしても良い。これらの場合において、第３の巻線１３と第１および第２の巻線１１，１２との結合を低く抑えるために、図示したように、それぞれの巻き位置において第３の巻線１３によって発生した磁束Φ２が第１および第２の巻線１１，１２によって発生した磁束Φ１に対し逆向きとなるようにして巻かれていることが好ましい。これにより図示した状態では、第３の巻線１３の磁束Φ２によって反時計回りの磁路が形成され、これとは逆に第１および第２の巻線１１，１２の磁束Φ１によって時計回りの磁路が形成される。このような場合、中央の柱部分では各磁束Φ１，Φ２によって同一方向に共通の磁路が形成されるが、この部分に各巻線を巻くことは好ましくない。すなわち、共通の磁路が形成されていない部分に各巻線が巻かれていることが好ましい。第６の巻線１６と第４および第５の巻線１４，１５とについても同様である。

また、コア１０が複数に分割されたものである場合、第１および第２の巻線１１，１２、ならびに第３の巻線１３と第４および第５の巻線１４，１５、ならびに第６の巻線１６とが、分割された各コアのそれぞれにまたがるようにして共通に巻かれていることが好ましい。具体的には、例えば図１７に示したように、コア１０がＥの字形状の２つのコア１０Ａ，１０Ｂに分割されたものである場合、その分割面１０Ｃをまたがるようにして、各巻線が巻かれていることが好ましい。図１７の例では、２つのコア１０Ａ，１０Ｂのそれぞれの左側部分１０Ｌにある左の柱部分において、分割面１０Ｃをまたぐようにして第３の巻線１３と第６の巻線１６とが巻かれている。また、２つのコア１０Ａ，１０Ｂのそれぞれの右側部分１０Ｒにある右の柱部分において、分割面１０Ｃをまたぐようにして第１および第２の巻線１１，１２と第４および第５の巻線１４，１５とが重複して巻かれている。

なお、コア１０の形状、および各巻線の巻き方は、図示したものに限定されず、他の構成を採りうる。またコア１０が３つ以上に分割されていても良い。また、各巻線の極性、巻き方の向きが図示したものとはすべて逆になっていても良い。

次に、このノイズ抑制回路の作用を説明する。

まず、図１９を参照して、このノイズ抑制回路によるノイズ抑制動作の原理を説明する。第１および第２のインダクタＬ１，Ｌ２のインダクタンスは互いに同一の値とし、第１のキャパシタＣ１のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。同様に、第４および第５のインダクタＬ４，Ｌ５のインダクタンスは互いに同一の値とし、第２のキャパシタＣ２のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。
始めに、端子１Ａ，１Ｂにコモンモードの電圧Ｖｉが印加された場合について説明する。この場合、第１の導電線３とアース間において第１の巻線１１側にコモンモードの電圧Ｖｉが印加されると、第２の導電線４とアース間にも第４の巻線１４側に同位相のコモンモードの電圧Ｖｉが印加される。第１の導電線３とアース間に印加された電圧Ｖｉは、第１のインダクタＬ１と第１の直列回路５の主に第３のインダクタＬ３とによって分圧され、第１のインダクタＬ１の両端間と第１の直列回路５の両端間とにそれぞれ同一向きの所定の電圧Ｖ１，Ｖ３が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１と第２のインダクタＬ２は共通の同じコア１０で形成され互いに磁気的に結合されているので、第１のインダクタＬ１の両端間に発生した所定の電圧Ｖ１に応じて、第２のインダクタＬ２の両端間にも電圧Ｖ１と同一の電圧Ｖ２が発生する。第１の直列回路５の一端は第１の巻線１１と第２の巻線１２との間に接続されていることから、第２のインダクタＬ２の両端間に発生する電圧Ｖ２の向きは、第１の直列回路５の両端間に発生する電圧Ｖ３の向きとは逆方向となり、それらの電圧が互いに相殺される。その結果、第１の導電線３とアース間における第２の巻線１２側での電圧Ｖｏは、第１の巻線１１側に印加された電圧Ｖｉよりも小さくなる。

同様に、第２の導電線４とアース間において第４の巻線１４側に印加された電圧Ｖｉは、第４のインダクタＬ４と第２の直列回路６の主に第６のインダクタＬ６とによって分圧され、第４のインダクタＬ４の両端間と第２の直列回路６の両端間とにそれぞれ同一向きの所定の電圧Ｖ１，Ｖ３が発生する。第４のインダクタＬ４と第５のインダクタＬ５は共通の同じコア１０で形成され互いに磁気的に結合されているので、第４のインダクタＬ４の両端間に発生した所定の電圧Ｖ１に応じて、第５のインダクタＬ５の両端間にも電圧Ｖ１と同一の電圧Ｖ２が発生する。第２の直列回路６の一端は第４の巻線１４と第５の巻線１５との間に接続されていることから、第５のインダクタＬ５の両端間に発生する電圧Ｖ２の向きは、第２の直列回路６の両端間に発生する電圧Ｖ３の向きとは逆方向となり、それらの電圧が互いに相殺される。その結果、第２の導電線４とアース間における第５の巻線１５側での電圧Ｖｏは、第４の巻線１４側に印加された電圧Ｖｉよりも小さくなる。

また、この回路において、端子２Ａ，２Ｂにコモンモードの電圧Ｖｏが印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂに発生するコモンモードの電圧Ｖｉは、端子２Ａ，２Ｂに印加されたコモンモードの電圧Ｖｏよりも小さくなる。このように、各インダクタで発生する電圧を利用することで、端子１Ａ，１Ｂにコモンモードノイズが印加された場合と、端子２Ａ，２Ｂにコモンモードノイズが印加された場合のいずれの場合にも、広い周波数範囲に亘ってコモンモードノイズを良好に抑制することができる。

ここで、上記第１の実施の形態と同様に、各巻線間の結合を考慮した第１および第２の巻線１１，１２、ならびに第３の巻線１３（第１および第２のインダクタＬ１，Ｌ２、ならびに第３のインダクタＬ３）の自己インダクタンスＬ１’，Ｌ２’，Ｌ３’を、以下のように定義する。なお、図１８に示したように各巻線間の相互インダクタンスをＭ１，Ｍ２，Ｍ３とする。また、第１および第２の巻線１１，１２、ならびに第３の巻線１３の単独での自己インダクタンスをＬ１，Ｌ２，Ｌ３とする。
Ｌ１’＝Ｌ１＋Ｍ１−Ｍ２−Ｍ３
Ｌ２’＝Ｌ２＋Ｍ１＋Ｍ２＋Ｍ３
Ｌ３’＝Ｌ３−Ｍ１−Ｍ２＋Ｍ３

同様に、各巻線間の結合を考慮した第４および第５の巻線１４，１５、ならびに第６の巻線１６（第４および第５のインダクタＬ４，Ｌ５、ならびに第６のインダクタＬ６）の自己インダクタンスＬ４’，Ｌ５’，Ｌ６’を、以下のように定義する。なお、図１８に示したように各巻線間の相互インダクタンスをＭ４，Ｍ５，Ｍ６とする。また、第４および第５の巻線１４，１５、ならびに第６の巻線１６の単独での自己インダクタンスをＬ４，Ｌ５，Ｌ６とする。
Ｌ４’＝Ｌ４＋Ｍ４−Ｍ５−Ｍ６
Ｌ５’＝Ｌ５＋Ｍ４＋Ｍ５＋Ｍ６
Ｌ６’＝Ｌ６−Ｍ４−Ｍ５＋Ｍ６

上記第１の実施の形態において図７，図８を参照して説明したのと同様の理由で、本実施の形態に係るノイズ抑制回路についても、ノイズフィルタとして利用することを考えると性能的に好ましいのはＬ３’≧０、かつＬ６’≧０のときであり、以下の条件が好ましい条件として得られる。
Ｌ３≧Ｍ１＋Ｍ２−Ｍ３
Ｌ６≧Ｍ４＋Ｍ５−Ｍ６

また、上記第１の実施の形態において図９，図１０を参照して説明したのと同様の理由で、本実施の形態に係るノイズ抑制回路についても、同一のコア１０に各巻線を施していることで、コアを別々にした構成（図１５（Ａ），（Ｂ））に比べて各巻線間のコアでの透磁率のばらつきを無くすことができる。これにより、減衰特性の悪化を防ぐことができる。また、部品配置の違いによる各巻線間の結合の不安定さを無くし、安定した減衰特性を得ることができる。

以上説明したように、この第２の実施の形態によれば、第１および第２の巻線１１，１２、ならびに第３の巻線１３と第４および第５の巻線１４，１５、ならびに第６の巻線１６とを共通の同じコア１０に巻いて各インダクタを形成するようにしたので、例えばコアを別々にして各インダクタを独立、分離した構成にした場合に比べて、小型化しやすく、かつ製造段階における特性値のばらつきを抑えやすくなる。また部品配置の違いによる特性値にばらつきを抑えやすくなる。その結果、ノイズ抑制効果のばらつきを抑えて良好なノイズ抑制効果を得ることができる。特に、コア１０を別々にした場合に比べて透磁率のばらつきによる減衰特性の最適値からのずれを無くすことができる。また、第１および第２のインダクタＬ１，Ｌ２と第３のインダクタＬ３とのマッチングが不要になることで、余計な調整がいらなくなる。同様に第４および第５のインダクタＬ４，Ｌ５と第６のインダクタＬ６とのマッチングが不要になることで、余計な調整がいらなくなる。
＜第２の実施の形態の変形例＞

図２０は、本実施の形態に係るノイズ抑制回路の変形例の回路構成を示している。この変形例に係るノイズ抑制回路は、図１４（Ａ）に示した回路において、第３の巻線１３と第６の巻線１６とを共通化し、その共通化された巻線を、第１および第２の巻線１１，１２と第４および第５の巻線１４，１５と共に、共通のコア１０に巻いた構成にしたものである。これにより、第１の直列回路５における第３のインダクタＬ３と第２の直列回路６における第６のインダクタＬ６とが共通化されている。また、共通化された巻線の一端が、第１および第２の直列回路５，６における各キャパシタＣ１，Ｃ２の他端に接続されると共に、他端が接地されている。以下、この変形例では共通化された巻線を第３の巻線１３と呼び、共通化されたインダクタを第３のインダクタＬ３と呼ぶ。

なお、図２３に、図２０の構成例に対する比較例として、共通化された第３の巻線１３が他の巻線とは別々のコアに分離して巻かれた構成となっている場合の等価回路を示す。

この変形例においても、各巻線のインダクタンスや各巻線間の結合係数に関して、図１４（Ａ）の回路と同様の好ましい条件が成り立つ。すなわち、第３の巻線１３と第１の巻線１１との結合係数をｋ２、第３の巻線１３と第２の巻線１２との結合係数をｋ３としたとき、結合係数ｋ２，ｋ３の値がそれぞれ０．５以下と小さめに設定されていることが好ましい。また、結合係数ｋ２，ｋ３の値が互いに同じ値になっていると、より好ましい。これに加えて、第４の巻線１４と第３の巻線１３との結合係数をｋ５、第５の巻線１５と第３の巻線１３との結合係数をｋ６としたとき、結合係数ｋ５，ｋ６の値がそれぞれ０．５以下となっていることが好ましい。また、結合係数ｋ５，ｋ６の値が互いに同じ値になっていると、より好ましい。Ｌ３，Ｌ６についても上記したものと同様である。

図２１（Ａ），（Ｂ）および図２２は、この変形例におけるコア１０の構成とそれに対する各巻線の巻き方の具体例を示したものである。これらの構成を採用することで、上記好ましい条件を満足させやすくなる。好ましい巻き方は、基本的に図１６（Ａ），（Ｂ）および図１７と同様である。

具体的には、例えば図２１（Ａ）に示したように、８の字形状のコア１０において、その左側部分１０Ｌにある左の柱部分の中央部に、共通化された第３の巻線１３を巻くと共に、その右側部分１０Ｒにおける上の柱部分に第１および第２の巻線１１，１２を巻き、それと対称的に、右側部分１０Ｒにおける下の柱部分に第４および第５の巻線１４，１５を巻くと良い。また、図２１（Ｂ）に示したように、右側部分１０Ｒにおける上の柱部分に第１および第４の巻線１１，１４を巻き、下の柱部分に第２および第５の巻線１２，１５を巻くようにしても良い。

また例えば図１７に示したように、コア１０がＥの字形状の２つのコア１０Ａ，１０Ｂに分割されたものである場合、その分割面１０Ｃをまたがるようにして、各巻線が巻かれていることが好ましい。図１７の例では、２つのコア１０Ａ，１０Ｂのそれぞれの左側部分１０Ｌにある左の柱部分において、分割面１０Ｃをまたぐようにして、共通化された第３の巻線１３が巻かれている。また、２つのコア１０Ａ，１０Ｂのそれぞれの右側部分１０Ｒにある右の柱部分において、分割面１０Ｃをまたぐようにして第１および第２の巻線１１，１２と第４および第５の巻線１４，１５とが重複して巻かれている。

この変形例に係るノイズ抑制回路によっても、図１４（Ａ）の回路と同様の優れたノイズ抑制効果が得られる。特に、この変形例では、第３の巻線１３と第６の巻線１６とを共通化しているので、より小型化を図ることができる。

なお、各実施の形態に係るノイズ抑制回路は、電力変換回路が発生するリップル電圧やノイズを低減する手段や、電力線通信において電力線上のノイズを低減したり、室内電力線上の通信信号が屋外電力線に漏洩することを防止する手段として利用することができる。

なお、本発明は上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明のノイズ抑制回路は、第１の実施の形態に係るノーマルモードノイズ抑制用の回路と第２の実施の形態に係るコモンモードノイズ抑制用の回路とを備えていてもよい。

本発明の第１の実施の形態に係るノイズ抑制回路の第１および第２の構成例を示す回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路の第１および第２の構成例に対する比較例の回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路における各巻線の構成例を示す図である。 コアが分割されている場合における各巻線の構成例を示す図である。 各巻線間の結合関係を説明するための図である。 本発明の第１の実施の形態に係るノイズ抑制回路の動作原理を説明するための回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路における第３の巻線部分の自己インダクタンスを可変したときの各回路値を計算して示した図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、第３の巻線部分の自己インダクタンスを変えたときの減衰特性の違いを計算してグラフ化した図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、各巻線部分の自己インダクタンスにばらつきが生じたときの各回路値の変化を計算して示した図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、各巻線部分の自己インダクタンスにばらつきが生じたときの減衰特性を計算してグラフ化した図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、各巻線間の結合係数を変えたときの各巻線部分の特性値の違いを計算して示した図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、各巻線間の結合係数を変えたときの１ＭＨｚでの減衰量の違いを計算して示した図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、各巻線間の結合係数を変えたときの減衰特性の違いを計算してグラフ化した図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第１および第２の構成例を示す回路図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第１および第２の構成例に対する比較例の回路図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第１および第２の構成例における各巻線の構成例を示す図である。 第１および第２の構成例においてコアが分割されている場合における各巻線の構成例を示す図である。 各巻線間の結合関係を説明するための図である。 本発明の第２の実施の形態に係るノイズ抑制回路の動作原理を説明するための回路図である。 本発明の第２の実施の形態に係るノイズ抑制回路の変形例を示す回路図である。 本発明の第２の実施の形態に係るノイズ抑制回路の変形例における各巻線の構成例を示す図である。 変形例に係るノイズ抑制回路においてコアが分割されている場合における各巻線の構成例を示す図である。 変形例に係るノイズ抑制回路に対する比較例の回路図である。

符号の説明

Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、Ｌ３…第３のインダクタ、Ｌ４…第４のインダクタ、Ｌ５…第５のインダクタ、Ｌ６…第６のインダクタ、３…第１の導電線、４…第２の導電線、５…直列回路、１０…コア、１１…第１の巻線、１２…第２の巻線、１３…第３の巻線、１４…第４の巻線、１５…第５の巻線、１６…第６の巻線。

Claims (13)

1. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
   前記第１の導電線に互いに直列的に挿入された第１および第２の巻線と、
   直列に接続された第３の巻線とキャパシタとを含み、一端が前記第１の巻線と前記第２の巻線との間に接続され、他端が前記第２の導電線に接続された直列回路と、
   前記第１および第２の巻線、ならびに前記第３の巻線が巻かれた共通のコアと
   を備えたことを特徴とするノイズ抑制回路。
2. 前記第１の巻線と前記第３の巻線との結合係数をｋ２、前記第２の巻線と前記第３の巻線との結合係数をｋ３としたとき、
   前記結合係数ｋ２，ｋ３の値がそれぞれ０．５以下となっている
   ことを特徴とする請求項１に記載のノイズ抑制回路。
3. 前記結合係数ｋ２，ｋ３の値が互いに同じ値になっている
   ことを特徴とする請求項２に記載のノイズ抑制回路。
4. 前記第３の巻線の自己インダクタンスをＬ３とし、
   前記第１の巻線と前記第２の巻線との間の相互インダクタンスをＭ１、前記第１の巻線と前記第３の巻線との間の相互インダクタンスをＭ２、前記第２の巻線と前記第３の巻線との間の相互インダクタンスをＭ３としたとき、以下の条件を満足する
   Ｌ３≧Ｍ１＋Ｍ２−Ｍ３
   ことを特徴とする請求項１ないし３のいずれか１項に記載のノイズ抑制回路。
5. 前記コアにおいて、前記第３の巻線が前記第１および第２の巻線とは異なる位置に巻かれ、かつ、それぞれの巻き位置において前記第３の巻線によって発生した磁束が前記第１および第２の巻線によって発生した磁束に対し逆向きとなるようにして巻かれている
   ことを特徴とする請求項１ないし４のいずれか１項に記載のノイズ抑制回路。
6. 前記コアは、複数の分割されたコアで構成されるものであり、
   前記第１および第２の巻線、ならびに前記第３の巻線は、前記分割されたコアのそれぞれにまたがるようにして巻かれている
   ことを特徴とする請求項１ないし５のいずれか１項に記載のノイズ抑制回路。
7. 第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、
   前記第１の導電線に互いに直列的に挿入された第１および第２の巻線と、
   直列に接続された第３の巻線と第１のキャパシタとを含み、一端が前記第１の巻線と前記第２の巻線との間に接続され、他端が接地された第１の直列回路と、
   前記第２の導電線に互いに直列的に挿入された第４および第５の巻線と、
   直列に接続された第６の巻線と第２のキャパシタとを含み、一端が前記第４の巻線と前記第５の巻線との間に接続され、他端が接地された第２の直列回路と、
   前記第１および第２の巻線、ならびに前記第３の巻線と前記第４および第５の巻線、ならびに前記第６の巻線とが巻かれた共通のコアと
   を備えたことを特徴とするノイズ抑制回路。
8. 前記第１の巻線と前記第３の巻線との結合係数をｋ２、前記第２の巻線と前記第３の巻線との結合係数をｋ３としたとき、
   前記結合係数ｋ２，ｋ３の値がそれぞれ０．５以下となっており、かつ
   前記第４の巻線と前記第６の巻線との結合係数をｋ５、前記第５の巻線と前記第６の巻線との結合係数をｋ６としたとき、
   前記結合係数ｋ５，ｋ６の値がそれぞれ０．５以下となっている
   ことを特徴とする請求項７に記載のノイズ抑制回路。
9. 前記結合係数ｋ２，ｋ３の値が互いに同じ値になっており、かつ、
   前記結合係数ｋ５，ｋ６の値が互いに同じ値になっている
   ことを特徴とする請求項８に記載のノイズ抑制回路。
10. 前記第３の巻線の自己インダクタンスをＬ３とし、
    前記第１の巻線と前記第２の巻線との間の相互インダクタンスをＭ１、前記第１の巻線と前記第３の巻線との間の相互インダクタンスをＭ２、前記第２の巻線と前記第３の巻線との間の相互インダクタンスをＭ３としたとき、
    Ｌ３≧Ｍ１＋Ｍ２−Ｍ３
    の条件を満足し、
    かつ、前記第６の巻線の自己インダクタンスをＬ６とし、
    前記第４の巻線と前記第５の巻線との間の相互インダクタンスをＭ４、前記第４の巻線と前記第６の巻線との間の相互インダクタンスをＭ５、前記第５の巻線と前記第６の巻線との間の相互インダクタンスをＭ６としたとき、以下の条件を満足する
    Ｌ６≧Ｍ４＋Ｍ５−Ｍ６
    ことを特徴とする請求項７ないし９のいずれか１項に記載のノイズ抑制回路。
11. 前記コアにおいて、前記第３の巻線が前記第１および第２の巻線とは異なる位置に巻かれると共に、それぞれの巻き位置において前記第３の巻線によって発生した磁束が前記第１および第２の巻線によって発生した磁束に対し逆向きとなるようにして巻かれ、
    かつ、前記第６の巻線が前記第４および第５の巻線とは異なる位置に巻かれると共に、それぞれの巻き位置において前記第６の巻線によって発生した磁束が前記第４および第５の巻線によって発生した磁束に対し逆向きとなるようにして巻かれている
    ことを特徴とする請求項７ないし１０のいずれか１項に記載のノイズ抑制回路。
12. 前記コアは、複数の分割されたコアで構成されるものであり、
    前記第１および第２の巻線、ならびに前記第３の巻線と前記第４および第５の巻線、ならびに前記第６の巻線とが、前記分割されたコアのそれぞれにまたがるようにして巻かれている
    ことを特徴とする請求項７ないし１１のいずれか１項に記載のノイズ抑制回路。
13. 前記第１の直列回路の第１のキャパシタの一端が前記第１の巻線と前記第２の巻線との間に接続されると共に、前記第２の直列回路の第２のキャパシタの一端が前記第４の巻線と前記第５の巻線との間に接続され、
    かつ、前記第１の直列回路の前記第３の巻線と前記第２の直列回路の前記第６の巻線とが共通化され、その共通化された巻線の一端が、前記第１および第２の直列回路の各キャパシタの他端に接続されると共に、他端が接地され、
    その共通化された巻線が、前記第１および第２の巻線と前記第４および第５の巻線と共に、前記共通のコアに巻かれている
    ことを特徴とする請求項７に記載のノイズ抑制回路。

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