JP4424476B2 - ノイズ抑制回路 - Google Patents

Description

本発明は、導電線上を伝搬するノイズを抑制するノイズ抑制回路に関する。

スイッチング電源、インバータ、照明機器の点灯回路等のパワーエレクトロニクス機器は、電力の変換を行う電力変換回路を有している。電力変換回路は、直流を矩形波の交流に変換するスイッチング回路を有している。そのため、電力変換回路は、スイッチング回路のスイッチング周波数と等しい周波数のリップル電圧や、スイッチング回路のスイッチング動作に伴うノイズを発生させる。このリップル電圧やノイズは他の機器に悪影響を与える。そのため、電力変換回路と他の機器あるいは線路との間には、リップル電圧やノイズを低減する手段を設ける必要がある。

リップル電圧やノイズを低減する手段としては、インダクタンス素子（インダクタ）とキャパシタとを含むフィルタ、いわゆるＬＣフィルタがよく用いられている。ＬＣフィルタには、インダクタンス素子とキャパシタとを１つずつ有するものの他に、Ｔ型フィルタやｎ型フィルタ等がある。また、電磁妨害（ＥＭＩ）対策用の一般的なノイズフィルタも、ＬＣフィルタの一種である。一般的なＥＭＩフィルタは、コモンモードチョークコイル、ノーマルモードチョークコイル、Ｘキャパシタ、Ｙキャパシタ等のディスクリート素子を組み合わせて構成されている。

また、最近、家庭内における通信ネットワークを構築する際に用いられる通信技術として電力線通信が有望視され、その開発が進められている。電力線通信は、電力線に高周波信号を重畳して通信を行う。この電力線通信では、電力線に接続された種々の電気・電子機器の動作によって、電力線上にノイズが発生し、このことが、エラーレートの増加等の通信品質の低下を招く。そのため、電力線上のノイズを低減する手段が必要になる。また、電力線通信では、屋内電力線上の通信信号が屋外電力線に漏洩することを阻止する必要がある。このような電力線上のノイズを低減したり、屋内電力線上の通信信号が屋外電力線に漏洩することを阻止する手段としても、ＬＣフィルタが用いられている。

なお、２本の導電線を伝搬するノイズには、２本の導電線の間で電位差を生じさせるノーマルモード（ディファレンシャルモード）ノイズと、２本の導電線を同じ位相で伝搬するコモンモードノイズとがある。

特許文献１には、変圧器を用いたラインフィルタが記載されている。このラインフィルタは、変圧器とフィルタ回路とを備えている。変圧器の２次巻線は、交流電源から負荷に供給する電力を輸送する２本の導電線のうちの一方に挿入されている。フィルタ回路の２つの入力端は交流電源の両端に接続され、フィルタ回路の２つの出力端は変圧器の１次巻線の両端に接続されている。このラインフィルタでは、フィルタ回路によって電源電圧からノイズ成分を抽出し、このノイズ成分を変圧器の１次巻線に供給することによって、変圧器の２次巻線が挿入された導電線上において電源電圧からノイズ成分を差し引くようになっている。このラインフィルタは、ノーマルモードのノイズを低減する。

特許文献２には、３つのインピーダンス素子で構成されたローパスフィルタが記載されている。このローパスフィルタは、２本の導電線のうちの一方に直列に挿入された２つの高インピーダンス素子と、一端が２つの高インピーダンス素子の間に接続され、他端が２本の導電線のうちの他方に接続された低インピーダンス素子とを備えている。２つの高インピーダンス素子は、それぞれ、コイルと抵抗との並列接続回路で構成され、低インピーダンス素子はキャパシタで構成されている。このローパスフィルタは、ノーマルモードノイズを低減する。

特許文献３には、ノーマルモードノイズを低減するノーマルモードノイズ用フィルタ回路とコモンモードノイズを低減するコモンモードノイズ用フィルタ回路が記載されている。ノーマルモードノイズ用フィルタ回路は、２本の導電線のそれぞれに挿入された２つのコイルと、各コイルの巻線の途中同士を接続するキャパシタとで構成されている。コモンモードノイズ用フィルタ回路は、２本の導電線のそれぞれに挿入された２つのコイルと、各コイルの巻線の途中とアース間に設けられた２つのキャパシタとで構成されている。
特開平９−１０２７２３号公報 特開平５−１２１９８８号公報（図１） 特許第２７８４７８３号公報（第６図）

従来のＬＣフィルタでは、インダクタンスおよびキャパシタンスで決まる固有の共振周波数を有するため、所望の減衰量を狭い周波数範囲でしか得ることができないという問題点があった。

また、電力輸送用の導電線に挿入されるフィルタには、電力輸送用の電流が流れている状態で所望の特性が得られることと、温度上昇に対する対策が要求される。そのため、通常、電力変換回路用のフィルタにおけるインダクタンス素子では、磁芯として、ギャップ付きのフェライト磁芯が用いられる。しかしながら、このようなインダクタンス素子では、その特性が、空芯のインダクタンス素子の特性に近づくため、所望の特性を実現するためにはインダクタンス素子が大型化するという問題点があった。

また、特許文献１に記載されたラインフィルタでは、フィルタ回路のインピーダンスが０であると共に変圧器の結合係数が１であれば、理論的には、ノイズ成分を完全に除去することができる。しかしながら、実際には、フィルタ回路のインピーダンスは、０になることはなく、さらに、周波数に応じて変化する。特に、キャパシタによってフィルタ回路を構成した場合には、このキャパシタと変圧器の１次巻線とによって直列共振回路が構成される。そのため、このキャパシタと変圧器の１次巻線とを含む信号の経路のインピーダンスは、直列共振回路の共振周波数近傍の狭い周波数範囲でのみ小さくなる。その結果、このラインフィルタでは、狭い周波数範囲でしかノイズ成分を除去することができない。これらのことから、実際に構成されたラインフィルタでは、広い周波数範囲においてノイズ成分を効果的に除去することができないという問題的がある。

また、特許文献２に記載されたローパスフィルタも、特許文献３に記載されたフィルタ回路も、ノイズ低減の原理は従来のＬＣフィルタと同様であるため、従来のＬＣフィルタと同様の問題点を有している。

ところで、各国では、電子機器から交流電源線を介して外部へ放出されるノイズ、すなわち雑音端子電圧に関して、種々の規制を設けている場合が多い。例えば、ＣＩＳＰＲ（国際無線障害特別委員会）の規格では、１５０ｋＨｚ〜３０ＭＨｚの周波数範囲で雑音端子電圧の規格が設定されている。このような広い周波数範囲においてノイズを低減する場合には、特に、１ＭＨｚ以下の低い周波数の範囲におけるノイズの低減に関して、以下のような問題が発生する。すなわち、１ＭＨｚ以下の低い周波数の範囲では、コイルのインピーダンスの絶対値は、コイルのインダクタンスをＬ、周波数をｆとして、２πｆＬで表される。したがって、一般に、１ＭＨｚ以下の低い周波数の範囲におけるノイズを低減するには、大きなインダクタンスを有するコイルを含むフィルタが必要になる。その結果、フィルタが大型化する。

本発明はかかる問題点に鑑みてなされたもので、その目的は、比較的簡単な構成で、広い周波数範囲においてノイズを抑制することができるノイズ抑制回路を提供することにある。

本発明の第１の観点に係るノイズ抑制回路は、第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ電磁気的に結合された第１および第２のインダクタと、直列に接続された第３のインダクタと第１のキャパシタとからなる直列回路と、並列に接続された第４のインダクタと第２のキャパシタとを含む並列回路を、少なくとも１段有する並列回路部分とを備えているものである。そして、並列回路部分の一端が直列回路に接続され、これら直列回路と並列回路部分とからなる回路の一端が、第１のインダクタと第２のインダクタとの間に接続され、他端が第２の導電線に接続されているものである。

本発明の第１の観点に係るノイズ抑制回路において、第１および第２のインダクタは、互いに電磁気的に結合されているものである。第１および第２のインダクタは、それぞれを別々の巻線で形成してもよいし、単一の巻線で形成することも可能である。単一の巻線で形成する場合、例えば、単一の巻線の途中に接続点を設け、その巻線の一方の端部から接続点までを第１のインダクタ、巻線の他方の端部から接続点までを第２のインダクタとすればよい。この接続点に、直列回路と並列回路部分とからなる回路の一端が接続される。また、本発明の第１の観点に係るノイズ抑制回路において、第１および第２のインダクタのインダクタンスは同一の値であってもよい。第１および第２のインダクタを単一の巻線で形成する場合、例えば単一の巻線の中点に上記接続点を設けることで、各インダクタンスを等しくすることができる。

また、本発明の第１の観点に係るノイズ抑制回路において、並列回路は、第４のインダクタと第２のキャパシタとに並列に接続された抵抗素子を含んでいてもよい。

ここで、直列回路と並列回路部分とからなる回路の一端が、第１および第２のインダクタに接続される接続部分を第１の端部と呼び、第２の導電線に接続される他端の接続部分を第２の端部と呼ぶ。また、第１のインダクタにおける上記第１の端部とは逆側の端部を第１のインダクタの一方の端部と呼び、第１のインダクタにおける上記第１の端部側の端部を第１のインダクタの他方の端部と呼ぶ。また、第２のインダクタにおける上記第１の端部側の端部を第２のインダクタの一方の端部と呼び、第２のインダクタにおける上記第１の端部とは逆側の端部を第２のインダクタの他方の端部と呼ぶ。

本発明の第１の観点に係るノイズ抑制回路では、第１のインダクタの一方の端部と第２の導電線における上記第２の端部との間にノーマルモードの電圧が印加されると、この電圧が第１のインダクタと直列回路および並列回路部分からなる回路とによって分圧され、第１のインダクタの両端間と直列回路および並列回路部分からなる回路の両端間にそれぞれ所定の電圧が発生する。第１のインダクタと第２のインダクタは互いに電磁気的に結合されているので、第１のインダクタの両端間に発生した電圧に応じて、第２のインダクタの両端間に所定の電圧が発生する。その結果、第２のインダクタの他方の端部と上記第２の端部との間の電圧は、第１のインダクタの一方の端部と上記第２の端部との間に印加された電圧よりも小さくなる。
また、インダクタとキャパシタとを含む並列回路部分を設けていることにより、インダクタとキャパシタとによる共振点付近において、直列回路のみの場合と比べてノイズ成分がより効果的に抑制される。したがって、並列回路による共振点を例えば高周波領域に設定することで、特に高周波領域におけるノイズ成分を部分的に、より効果的に抑制することができる。

また、本発明の第１の観点に係るノイズ抑制回路において、第２のインダクタの他方の端部と第２の導電線における上記第２の端部との間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、第１のインダクタの一方の端部と上記第２の端部との間の電圧は、第２のインダクタの他方の端部と上記第２の端部との間に印加された電圧よりも小さくなる。

本発明の第２の観点に係るノイズ抑制回路は、第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ電磁気的に結合された第１および第２のインダクタと、直列に接続された第３のインダクタと第１のキャパシタとからなる直列回路と、並列に接続された第４のインダクタと第２のキャパシタとを含む並列回路を、少なくとも１段有する並列回路部分と、第２の導電線に直列的に挿入され、かつ電磁気的に結合された第５および第６のインダクタとを備えているものである。そして、並列回路部分の一端が直列回路に接続され、これら直列回路と並列回路部分とからなる回路の一端が、第１のインダクタと第２のインダクタとの間に接続され、他端が第５のインダクタと第６のインダクタとの間に接続されているものである。

本発明の第２の観点に係るノイズ抑制回路において、第１および第２のインダクタは、上記第１の観点に係るノイズ抑制回路と同様、互いに電磁気的に結合されているものであり、それぞれを別々の巻線で形成してもよいし、単一の巻線で形成することも可能である。第５および第６のインダクタも、同様に構成することができる。第５および第６のインダクタを単一の巻線で形成する場合、例えば、単一の巻線の途中に接続点を設け、その巻線の一方の端部から接続点までを第５のインダクタ、巻線の他方の端部から接続点までを第６のインダクタとすればよい。この接続点に、直列回路と並列回路部分とからなる回路の他端が接続される。本発明の第２の観点に係るノイズ抑制回路において、第５および第６のインダクタのインダクタンスが同一の値であってもよい。第５および第６のインダクタを単一の巻線で形成する場合、例えば単一の巻線の中点に上記接続点を設けることで、各インダクタンスを等しくすることができる。

また、本発明の第２の観点に係るノイズ抑制回路においても、並列回路が、第４のインダクタと第２のキャパシタとに並列に接続された抵抗素子を含んでいてもよい。また、第１および第２のインダクタと第５および第６のインダクタとが、電磁気的に結合された構成であってもよい。

ここで、直列回路と並列回路部分とからなる回路の一端が、第１および第２のインダクタに接続される接続部分を第１の端部と呼び、第５および第６のインダクタに接続される他端の接続部分を第２の端部と呼ぶ。また、第１のインダクタにおける上記第１の端部とは逆側の端部を第１のインダクタの一方の端部と呼び、第１のインダクタにおける上記第１の端部側の端部を第１のインダクタの他方の端部と呼ぶ。また、第２のインダクタにおける上記第１の端部側の端部を第２のインダクタの一方の端部と呼び、第２のインダクタにおける上記第１の端部とは逆側の端部を第２のインダクタの他方の端部と呼ぶ。また、第５のインダクタにおける上記第２の端部とは逆側の端部を第５のインダクタの一方の端部と呼び、第５のインダクタにおける上記第２の端部側の端部を第５のインダクタの他方の端部と呼ぶ。また、第６のインダクタにおける上記第２の端部側の端部を第６のインダクタの一方の端部と呼び、第６のインダクタにおける上記第２の端部とは逆側の端部を第６のインダクタの他方の端部と呼ぶ。

本発明の第２の観点に係るノイズ抑制回路では、第１のインダクタの一方の端部と第５のインダクタの一方の端部との間にノーマルモードの電圧が印加されると、この電圧が第１のインダクタと直列回路および並列回路部分からなる回路と第５のインダクタとによって分圧され、第１のインダクタの両端間と直列回路および並列回路部分からなる回路の両端間と第５のインダクタの両端間とにそれぞれ所定の電圧が発生する。第１のインダクタと第２のインダクタは互いに電磁気的に結合されているので、第１のインダクタの両端間に発生した電圧に応じて、第２のインダクタの両端間に所定の電圧が発生する。同様に、第５のインダクタと第６のインダクタは互いに電磁気的に結合されているので、第５のインダクタの両端間に発生した電圧に応じて、第６のインダクタの両端間に所定の電圧が発生する。その結果、第２のインダクタの他方の端部と第６のインダクタの他方の端部との間の電圧は、第１のインダクタの一方の端部と第５のインダクタの一方の端部との間に印加された電圧よりも小さくなる。
また、インダクタとキャパシタとを含む並列回路部分を設けていることにより、インダクタとキャパシタとによる共振点付近において、直列回路のみの場合と比べてノイズ成分がより効果的に抑制される。したがって、並列回路による共振点を例えば高周波領域に設定することで、特に高周波領域におけるノイズ成分を部分的に、より効果的に抑制することができる。

また、本発明の第２の観点に係るノイズ抑制回路において、第２のインダクタの他方の端部と第６のインダクタの他方の端部との間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、第１のインダクタの一方の端部と第５のインダクタの一方の端部との間の電圧は、第２のインダクタの他方の端部と第６のインダクタの他方の端部との間に印加された電圧よりも小さくなる。

本発明の第３の観点に係るノイズ抑制回路は、第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ電磁気的に結合された第１および第２のインダクタと、第２の導電線に直列的に挿入され、かつ電磁気的に結合された第３および第４のインダクタと、直列に接続された第５のインダクタと第１のキャパシタとからなる第１の直列回路と、直列に接続された第６のインダクタと第２のキャパシタとからなる第２の直列回路と、並列に接続された第７のインダクタと第３のキャパシタとを含む並列回路を、少なくとも１段有する第１の並列回路部分と並列に接続された第８のインダクタと第４のキャパシタとを含む並列回路を、少なくとも１段有する第２の並列回路部分とを備えているものである。そして、第１の並列回路部分の一端が第１の直列回路に接続され、これら第１の直列回路と第１の並列回路部分とからなる第１の回路の一端が、第１のインダクタと第２のインダクタとの間に接続され、かつ他端が接地されているものである。また、第２の並列回路部分の一端が第２の直列回路に接続され、これら第２の直列回路と第２の並列回路部分とからなる第２の回路の一端が、第３のインダクタと第４のインダクタとの間に接続され、かつ他端が接地されているものである。

本発明の第３の観点に係るノイズ抑制回路において、第１および第２のインダクタは、互いに電磁気的に結合されているものである。第１および第２のインダクタは、それぞれを別々の巻線で形成してもよいし、単一の巻線で形成することも可能である。単一の巻線で形成する場合、例えば、単一の巻線の途中に接続点を設け、その巻線の一方の端部から接続点までを第１のインダクタ、巻線の他方の端部から接続点までを第２のインダクタとすればよい。この接続点に、第１の直列回路と第１の並列回路部分とからなる回路の一端が接続される。また、本発明の第３の観点に係るノイズ抑制回路において、第１および第２のインダクタのインダクタンスは同一の値であってもよい。第１および第２のインダクタを単一の巻線で形成する場合、例えば単一の巻線の中点に上記接続点を設けることで、各インダクタンスを等しくすることができる。第３および第４のインダクタについても、第１および第２のインダクタと同様に構成することができる。

本発明の第３の観点に係るノイズ抑制回路において、第１の並列回路部分における並列回路は、第７のインダクタと第３のキャパシタとに並列に接続された抵抗素子をさらに含んでいてもよい。第２の並列回路部分における並列回路は、第８のインダクタと第４のキャパシタとに並列に接続された抵抗素子をさらに含んでいてもよい。

ここで、第１の直列回路と第１の並列回路部分とからなる回路の一端が、第１および第２のインダクタに接続される接続部分を第１の端部と呼び、接地される他端の接続部分を第２の端部と呼ぶ。また、第２の直列回路と第２の並列回路部分とからなる回路の一端が、第３および第４のインダクタに接続される接続部分を第３の端部と呼び、接地される他端の接続部分を第４の端部と呼ぶ。また、第１のインダクタにおける第１の端部とは逆側の端部を第１のインダクタの一方の端部と呼び、第１のインダクタにおける第１の端部側の端部を第１のインダクタの他方の端部と呼ぶ。また、第２のインダクタにおける第１の端部側の端部を第２のインダクタの一方の端部と呼び、第２のインダクタにおける第１の端部とは逆側の端部を第２のインダクタの他方の端部と呼ぶ。また、第３のインダクタにおける第３の端部とは逆側の端部を第３のインダクタの一方の端部と呼び、第３のインダクタにおける第３の端部側の端部を第３のインダクタの他方の端部と呼ぶ。また、第４のインダクタにおける第３の端部側の端部を第４のインダクタの一方の端部と呼び、第４のインダクタにおける第３の端部Ｐ３とは逆側の端部を第４のインダクタの他方の端部と呼ぶ。

本発明の第３の観点に係るノイズ抑制回路では、第１のインダクタの一方の端部と第３のインダクタの一方の端部とにコモンモードの電圧が印加されると、第１のインダクタの一方の端部とアース間および第３のインダクタの一方の端部とアース間に等しい電圧が発生する。第１のインダクタの一方の端部とアース間に発生した電圧は、第１のインダクタと第１の回路とによって分圧され、第１のインダクタの両端間と第１の回路の両端間にそれぞれ所定の電圧が発生する。同様に、第３のインダクタの一方の端部とアース間に発生した電圧は、第３のインダクタと第２の回路とによって分圧され、第３のインダクタの両端間と第２の回路の両端間にそれぞれ所定の電圧が発生する。

第１のインダクタと第２のインダクタは互いに電磁気的に結合されているので、第１のインダクタの両端間に発生した電圧に応じて、第２のインダクタの両端間に所定の電圧が発生する。同様に、第３のインダクタと第４のインダクタは互いに電磁気的に結合されているので、第３のインダクタの両端間に発生した電圧に応じて、第４のインダクタの両端間に所定の電圧が発生する。その結果、第２のインダクタの他方の端部とアース間に発生するコモンモードの電圧は、第１のインダクタの一方の端部とアース間に発生したコモンモードの電圧よりも小さくなる。
また、インダクタとキャパシタとを含む第１および第２の並列回路部分を設けていることにより、インダクタとキャパシタとによる共振点付近において、直列回路のみの場合と比べてコモンモードのノイズ成分がより効果的に抑制される。したがって、並列回路による共振点を例えば高周波領域に設定することで、特に高周波領域におけるノイズ成分を部分的に、より効果的に抑制することができる。

また、本発明の第３の観点に係るノイズ抑制回路において、第２のインダクタの他方の端部と第４のインダクタの他方の端部とにコモンモードの電圧が印加された場合も、上記の説明と同様にして、第１のインダクタの一方の端部と第３のインダクタの一方の端部とに発生するコモンモードの電圧は、第２のインダクタの他方の端部と第４のインダクタの他方の端部とに印加されたコモンモードの電圧よりも小さくなる。

なお、各観点に係るノイズ抑制回路において、第１の導電線、第２の導電線の例としては、単相２線式電力線における各導電線がある他、現在、電力供給のために多く用いられている単相３線式電力線における３線のうちの２線がある。

本発明の各観点に係るノイズ抑制回路によれば、比較的簡単な構成で、広い周波数範囲においてノイズを抑制することが可能になる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路である。

図１（Ａ），（Ｂ）は、本実施の形態に係るノイズ抑制回路の第１および第２の構成例を示している。このノイズ抑制回路は、一対の端子１ａ，１ｂと、他の一対の端子２ａ，２ｂと、端子１ａ，２ａ間を接続する第１の導電線３と、端子１ｂ、２ｂ間を接続する第２の導電線４とを備えている。ノイズ抑制回路はさらに、第１の導電線３に直列的に挿入された第１および第２のインダクタＬ１，Ｌ２を備えている。ノイズ抑制回路はまた、直列に接続された第３のインダクタＬ３と第１のキャパシタＣ１とからなる直列回路１５を備えている。ノイズ抑制回路はまた、並列に接続された第４のインダクタＬ４と第２のキャパシタＣ２とを含む並列回路１６を備えている。

なお、並列回路１６は、１段に限らず、図３に示した構成例のように複数段接続されていてもよい。図３は、図１（Ａ）の構成例に対して並列回路１６として、第１の並列回路（インダクタＬ４−１，キャパシタＣ２−１）と第２の並列回路（インダクタＬ４−２，キャパシタＣ２−２）とを２段直列的に接続した並列回路部分１６Ｂを備えている。このように、本実施の形態に係るノイズ抑制回路は、並列回路を少なくとも１段有する並列回路部分を備えている。そして並列回路部分の一端が直列回路１５に接続され、これら直列回路１５と並列回路部分とからなる回路の一端が、第１のインダクタＬ１と第２のインダクタＬ２との間に接続され、他端が第２の導電線４に接続されている。

ここで、直列回路１５と並列回路部分とからなる回路の一端が、第１および第２のインダクタＬ１，Ｌ２に接続される接続部分を第１の端部Ｐ１と呼び、第２の導電線４に接続される他端の接続部分を第２の端部Ｐ２と呼ぶ。また、第１のインダクタＬ１における第１の端部Ｐ１とは逆側の端部を第１のインダクタＬ１の一方の端部と呼び、第１のインダクタＬ１における第１の端部Ｐ１側を第１のインダクタＬ１の他方の端部と呼ぶ。また、第２のインダクタＬ２における第１の端部Ｐ１側を第２のインダクタＬ２の一方の端部と呼び、第２のインダクタＬ２における第１の端部Ｐ１とは逆側の端部を第２のインダクタＬ２の他方の端部と呼ぶ。

図１（Ａ）は、直列回路１５と並列回路１６のうち、直列回路１５の方が第１の端部Ｐ１に接続され、並列回路１６の方が第２の端部Ｐ２に接続されている構成例である。図１（Ｂ）は、逆に、直列回路１５と並列回路１６のうち、並列回路１６の方が第１の端部Ｐ１に接続され、直列回路１５の方が第２の端部Ｐ２に接続されている構成例である。

直列回路１５において、第３のインダクタＬ３は、磁芯１３ｂに巻かれた巻線１３ａを有している。直列回路１５において、第１のキャパシタＣ１は、周波数が所定値以上のノーマルモード信号を通過させるハイパスフィルタとして機能する。なお、直列回路１５内における第３のインダクタＬ３と第１のキャパシタＣ１の位置関係は、図示したものとは逆であってもよい。例えば図１（Ａ）では、第３のインダクタＬ３の方が第１の端部Ｐ１に近い位置に配置されていが、第１のキャパシタＣ１の方を第１の端部Ｐ１に近い位置に配置してもよい。

並列回路１６において、第４のインダクタＬ４は、磁芯１７ｂに巻かれた巻線１７ａを有している。並列回路１６は、図２（Ａ），（Ｂ）に示した他の構成例のように、第４のインダクタＬ４と第２のキャパシタＣ２に加えて、それらに並列に接続された抵抗素子Ｒ１をさらに含んでいてもよい。図２（Ａ）は、図１（Ａ）のノイズ抑制回路において抵抗素子Ｒ１が追加された並列回路１６Ａを備えた構成例である。図２（Ｂ）は、図１（Ｂ）のノイズ抑制回路において抵抗素子Ｒ１が追加された並列回路１６Ａを備えた構成例である。

第１および第２のインダクタＬ１，Ｌ２は、互いに電磁気的に結合されている。第１のインダクタＬ１は、磁芯１２の第１の部分１２ａに巻かれた巻線１１ａを有している。第２のインダクタＬ２は、磁芯１２の第２の部分１２ｂに巻かれた巻線１１ｂを有している。第１および第２のインダクタＬ１，Ｌ２は、このようにそれぞれ別々の巻線１１ａ，１１ｂで形成してもよいが、図４に示したように単一の巻線１１で形成することも可能である。巻線１１は、磁芯１２に巻かれている。なお、図４では、第１および第２のインダクタＬ１，Ｌ２以外の回路は図示を省略している。

第１および第２のインダクタＬ１，Ｌ２を単一の巻線で形成する場合、図４に示したように例えば、単一の巻線１１の途中に接続点（第１の端部Ｐ１）を設け、その巻線１１の一方の端部から接続点までを巻線１１ａとして第１のインダクタＬ１とすればよい。同様に、巻線１１の他方の端部から接続点までを巻線１１ｂとして第２のインダクタＬ２とすればよい。この接続点に、直列回路１５と並列回路部分とからなる回路の一端を接続する。

第１および第２のインダクタＬ１，Ｌ２のインダクタンスは同一の値であることが好ましい。第１および第２のインダクタＬ１，Ｌ２を単一の巻線１１で形成する場合、例えば単一の巻線１１の中点に上記接続点を設けることで、各インダクタンスを等しくすることができる。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。ここでは、図１（Ａ）の構成例を基本にして説明する。始めに、図１（Ａ）に示したように、端子１ａ，１ｂ間にノーマルモードの電圧Ｖｉが印加された場合について説明する。この場合には、第１のインダクタＬ１の一方の端部と第２の端部Ｐ２との間に電圧Ｖｉが印加される。この電圧Ｖｉは、第１のインダクタＬ１と直列回路１５および並列回路１６からなる回路とによって分圧され、第１のインダクタＬ１の両端間と直列回路１５および並列回路１６からなる回路の両端間にそれぞれ所定の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１と第２のインダクタＬ２は互いに電磁気的に結合されているので、第１のインダクタＬ１の両端間に発生した電圧に応じて、第２のインダクタＬ２の両端間に所定の電圧が発生する。その結果、第２のインダクタＬ２の他方の端部と第２の端部Ｐ２との間の電圧、すなわち端子２ａ，２ｂ間の電圧Ｖｏは、第１のインダクタＬ１の一方の端部と第２の端部Ｐ２との間に印加された電圧Ｖｉよりも小さくなる。

また、本実施の形態において、端子２ａ，２ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、端子１ａ，１ｂ間の電圧は、端子２ａ，２ｂ間に印加された電圧よりも小さくなる。このように、本実施の形態に係るノイズ抑制回路によれば、端子１ａ，１ｂにノーマルモードノイズが印加された場合と、端子２ａ，２ｂにノーマルモードノイズが印加された場合のいずれの場合にも、ノーマルモードノイズを抑制することができる。

特に、本実施の形態に係るノイズ抑制回路では、第４のインダクタＬ４と第２のキャパシタＣ２とを含む並列回路１６を設けていることにより、第４のインダクタＬ４と第２のキャパシタＣ２とによる共振点付近において、直列回路１５のみの場合と比べてノイズ成分がより効果的に抑制される。したがって、並列回路１６による共振点を例えば高周波領域に設定することで、特に高周波領域におけるノイズ成分を部分的に、より効果的に抑制することができる。

次に、本実施の形態に係るノイズ抑制回路の効果を、以下のシミュレーションの結果によって具体的に示す。

図５（Ａ）〜（Ｃ）は、第１のシミュレーションに用いたノイズ抑制回路の等価回路を示している。図５（Ａ）は、本実施の形態に係るノイズ抑制回路の比較例となる回路である。この比較例の回路は、本実施の形態に係るノイズ抑制回路に対して、並列回路部分を省いた回路構成となっている。図５（Ｂ）は、図１（Ａ）のノイズ抑制回路に対応するものであり、並列回路部分として並列回路１６を１段のみ設けた構成となっている。図５（Ｃ）は、図３のノイズ抑制回路に対応するものであり、並列回路部分として２段接続の並列回路を有した構成となっている。なお、図５（Ａ）〜（Ｃ）の各回路において、Ｒａ，Ｒｂは、入出力インピーダンスとして設定したものである。例えば、Ｒａが電源系統側の入出力インピーダンス、Ｒｂが機器側の入出力インピーダンスに相当する。このシミュレーションでは、Ｒｂ側を測定機器側として設定している。また図５（Ｃ）の回路において、Ｒｃは寄生抵抗である。

図５（Ａ）〜（Ｃ）において、各回路記号の近傍にはシミュレーションに用いた各回路素子の素子値を記す。図示したように、第１および第２のインダクタＬ１，Ｌ２のインダクタンスは共に、同じ値（５６０μＨ）に設定した。また、第１および第２のインダクタＬ１，Ｌ２の結合係数ｋ１は、０．９９８に設定した。

図６は、図５（Ａ）〜（Ｃ）の各回路によるシミュレーション結果を示している。これは、ノイズ抑制回路におけるノーマルモードノイズの減衰量の周波数特性をグラフ化して示したものである。なお、図６において、横軸は周波数（Ｈｚ）を表し、縦軸は減衰量（ゲイン）（ｄＢ）を表している。ゲインが小さいほど、すなわち、マイナス方向のゲインの絶対値が大きいほど、ノイズの減衰量は大きい。図６において、符号６１で示した線が、図５（Ａ）の回路によるシミュレーション結果を示し、符号６２で示した線が、図５（Ｂ）の回路によるシミュレーション結果を示し、符号６３で示した線が、図５（Ｃ）の回路によるシミュレーション結果を示している。

図６から、並列回路部分を有する図５（Ｂ），（Ｃ）の回路では、高周波側に減衰極６４，６５が生じているが、並列回路部分を省いた図５（Ａ）の回路では、減衰極が生じていないことが分かる。ここで、図５（Ｂ）の回路では、並列回路を１段のみ有することにより、その共振点で１つの減衰極６４のみが生じている。図５（Ｃ）の回路では、並列回路を２段有することにより、各並列回路の共振点による２つの減衰極６４，６５が生じている。このように、並列回路部分を有することで、ノイズ成分を部分的に、より効果的に抑制することができる。

図７（Ａ），（Ｂ）は、第２のシミュレーションとして用いたノイズ抑制回路の等価回路を示している。図７（Ａ）は、図１（Ａ）のノイズ抑制回路に対応するものであり、並列回路部分として並列回路１６を１段のみ設けた構成となっている。図７（Ｂ）は、図２（Ａ）のノイズ抑制回路に対応するものであり、並列回路部分として、抵抗素子Ｒ１を含む並列回路１６Ａを１段のみ設けた構成となっている。図７（Ａ），（Ｂ）の回路の違いは、抵抗素子Ｒ１の有無のみである。なお、図７（Ａ），（Ｂ）の各回路において、図５（Ａ）〜（Ｃ）の各回路と同一の部分には同一記号を付している。

図８は、図７（Ａ），（Ｂ）の各回路によるシミュレーション結果を示している。これは、図６と同様、ノイズ抑制回路におけるノーマルモードノイズの減衰量の周波数特性をグラフ化して示したものである。図８において、符号７１で示した線が、図７（Ａ）の回路によるシミュレーション結果を示し、符号７２で示した線が、図７（Ｂ）の回路によるシミュレーション結果を示している。

図８から、図７（Ａ），（Ｂ）の各回路共に、高周波側に並列回路による減衰極が生じていることが分かる。また、並列回路が抵抗素子Ｒ１を含まない図７（Ａ）の回路の方が、鋭い減衰極７３が生じていることが分かる。

以上説明したように、本実施の形態に係るノイズ抑制回路によれば、比較的簡単な構成で、しかも大きなインダクタンスを有するコイルを用いることなく、広い周波数範囲において効果的にノーマルモードノイズを抑制することが可能になる。

［第２の実施の形態］
図９（Ａ），（Ｂ）は、本発明の第２の実施の形態に係るノイズ抑制回路の第１および第２の構成例を示している。図９（Ａ），（Ｂ）のノイズ抑制回路は、図１（Ａ），（Ｂ）のノイズ抑制回路の構成に対して、第５および第６のインダクタＬ５，Ｌ６が追加されたものであり、その他の構成は図１（Ａ），（Ｂ）のノイズ抑制回路と同様である。第５および第６のインダクタＬ５，Ｌ６は、第２の導電線４に直列的に挿入されている。

ここで、本実施の形態に係るノイズ抑制回路において、直列回路１５と並列回路部分とからなる回路の一端が、第１および第２のインダクタＬ１，Ｌ２に接続される接続部分を第１の端部Ｐ１と呼び、第５および第６のインダクタＬ５，Ｌ６に接続される他端の接続部分を第２の端部Ｐ２と呼ぶ。また、第１のインダクタＬ１における第１の端部Ｐ１とは逆側の端部を第１のインダクタＬ１の一方の端部と呼び、第１のインダクタＬ１における第１の端部Ｐ１側の端部を第１のインダクタＬ１の他方の端部と呼ぶ。また、第２のインダクタＬ２における第１の端部Ｐ１側を第２のインダクタＬ２の一方の端部と呼び、第２のインダクタＬ２における第１の端部Ｐ１とは逆側の端部を第２のインダクタＬ２の他方の端部と呼ぶ。また、第５のインダクタＬ５における第２の端部Ｐ２とは逆側の端部を第５のインダクタＬ５の一方の端部と呼び、第５のインダクタＬ５における第２の端部Ｐ２側の端部を第５のインダクタＬ５の他方の端部と呼ぶ。また、第６のインダクタＬ６における第２の端部Ｐ２側の端部を第６のインダクタＬ６の一方の端部と呼び、第６のインダクタＬ６における第２の端部Ｐ２とは逆側の端部を第６のインダクタＬ６の他方の端部と呼ぶ。

図９（Ａ）は、直列回路１５と並列回路１６のうち、直列回路１５の方が第１の端部Ｐ１に接続され、並列回路１６の方が第２の端部Ｐ２に接続されている構成例である。図９（Ｂ）は、逆に、直列回路１５と並列回路１６のうち、並列回路１６の方が第１の端部Ｐ１に接続され、直列回路１５の方が第２の端部Ｐ２に接続されている構成例である。

なお、本実施の形態に係るノイズ抑制回路においても、並列回路１６は、１段に限らず、複数段接続されていてもよい。また、並列回路１６は、図１０（Ａ），（Ｂ）に示した他の構成例のように、第４のインダクタＬ４と第２のキャパシタＣ２に加えて、それらに並列に接続された抵抗素子Ｒ１をさらに含んでいてもよい。図１０（Ａ）は、図９（Ａ）のノイズ抑制回路において抵抗素子Ｒ１が追加された並列回路１６Ａを備えた構成例である。図１０（Ｂ）は、図９（Ｂ）のノイズ抑制回路において抵抗素子Ｒ１が追加された並列回路１６Ａを備えた構成例である。

第５および第６のインダクタＬ５，Ｌ６は、第１および第２のインダクタＬ１，Ｌ２と同様、互いに電磁気的に結合されている。第５のインダクタＬ５は、磁芯２２の第１の部分２２ａに巻かれた巻線２１ａを有している。第６のインダクタＬ６は、磁芯２２の第２の部分２２ｂに巻かれた巻線２１ｂを有している。第５および第６のインダクタＬ５，Ｌ６は、第１および第２のインダクタＬ１，Ｌ２と同様、別々の巻線２１ａ，２１ｂで形成してもよいが、図１１に示したように単一の巻線２１で形成することも可能である。巻線２１は、磁芯２２に巻かれている。なお、図１１では、第１および第２のインダクタＬ１，Ｌ２、ならびに第５および第６のインダクタＬ５，Ｌ６以外の回路は図示を省略している。

第５および第６のインダクタＬ５，Ｌ６を単一の巻線で形成する場合、図１１に示したように例えば、単一の巻線２１の途中に接続点（第２の端部Ｐ２）を設け、その巻線２１の一方の端部から接続点までを巻線２１ａとして第５のインダクタＬ５とすればよい。同様に、巻線２１の他方の端部から接続点までを巻線２１ｂとして第６のインダクタＬ６とすればよい。この接続点に、直列回路１５と並列回路部分とからなる回路の他端を接続する。

第５および第６のインダクタＬ５，Ｌ６のインダクタンスは、第１および第２のインダクタＬ１，Ｌ２のインダクタンスと同様、同一の値であることが好ましい。より好ましくは、第１および第２のインダクタＬ１，Ｌ２、ならびに第５および第６のインダクタＬ５，Ｌ６のすべてのインダクタンスを同一の値にするとよい。第５および第６のインダクタＬ５，Ｌ６を単一の巻線２１で形成する場合、例えば単一の巻線２１の中点に上記接続点を設けることで、第５および第６のインダクタＬ５，Ｌ６の各インダクタンスを等しくすることができる。

また、第１および第２のインダクタＬ１，Ｌ２と第５および第６のインダクタＬ５，Ｌ６とが電磁気的に結合された構成であってもよい。この場合、ノーマルモードの信号を流した場合に第１および第２のインダクタＬ１，Ｌ２に発生する磁界を高めるように結合される構成とする。この場合、ノーマルモードノイズのインピーダンスを上げることができ、より効果的にノイズ抑制ができる。さらに、第１および第２のインダクタＬ１，Ｌ２の磁芯１２と第５および第６のインダクタＬ５，Ｌ６の磁芯２２とを共通化することができ、小型化に寄与すると共に、第１および第２のインダクタＬ１，Ｌ２、第５および第６のインダクタＬ５，Ｌ６、ならびに第３のインダクタＬ３としてインダクタンスの小さなコイルを用いることができる。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。ここでは、図９（Ａ）の構成例を基本にして説明する。始めに、図１（Ａ）に示したように、端子１ａ，１ｂ間にノーマルモードの電圧Ｖｉが印加された場合について説明する。この場合には、第１のインダクタＬ１の一方の端部と第５のインダクタＬ５の一方の端部との間に電圧Ｖｉが印加される。この電圧Ｖｉは、第１のインダクタＬ１と直列回路１５および並列回路１６からなる回路と第５のインダクタＬ５とによって分圧され、第１のインダクタＬ１の両端間と直列回路１５および並列回路１６からなる回路の両端間と第５のインダクタＬ５の両端間とにそれぞれ所定の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。

第１のインダクタＬ１と第２のインダクタＬ２は互いに電磁気的に結合されているので、第１のインダクタＬ１の両端間に発生した電圧に応じて、第２のインダクタＬ２の両端間に所定の電圧が発生する。同様に、第５のインダクタＬ５と第６のインダクタＬ６は互いに電磁気的に結合されているので、第５のインダクタＬ５の両端間に発生した電圧に応じて、第６のインダクタＬ６の両端間に所定の電圧が発生する。その結果、第２のインダクタＬ２の他方の端部と第６のインダクタＬ６の他方の端部との間の電圧、すなわち端子２ａ，２ｂ間の電圧Ｖｏは、第１のインダクタＬ１の一方の端部と第５のインダクタＬ５の一方の端部との間に印加された電圧Ｖｉよりも小さくなる。

また、本実施の形態において、端子２ａ，２ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、端子１ａ，１ｂ間の電圧は、端子２ａ，２ｂ間に印加された電圧よりも小さくなる。このように、本実施の形態に係るノイズ抑制回路によれば、端子１ａ，１ｂにノーマルモードノイズが印加された場合と、端子２ａ，２ｂにノーマルモードノイズが印加された場合のいずれの場合にも、ノーマルモードノイズを抑制することができる。

次に、本実施の形態に係るノイズ抑制回路の効果を、以下のシミュレーションの結果によって具体的に示す。

図１２（Ａ）〜（Ｃ）は、シミュレーションに用いたノイズ抑制回路の等価回路を示している。図１２（Ａ）は、本実施の形態に係るノイズ抑制回路の比較例となる回路である。この比較例の回路は、図１（Ａ）のノイズ抑制回路に対応するものであり、本実施の形態に係るノイズ抑制回路に対して、第５および第６のインダクタＬ５，Ｌ６を省いた回路構成となっている。図１２（Ｂ）は、図９（Ａ）のノイズ抑制回路に対応するものであり、図１２（Ａ）の比較例の回路に対して、第５および第６のインダクタＬ５，Ｌ６が追加された回路構成となっている。図１２（Ｃ）は、図１０（Ａ）のノイズ抑制回路に対応するものであり、図１２（Ｂ）の回路に対して、抵抗素子Ｒ１が追加された並列回路１６Ａを備えた構成となっている。なお、図１２（Ａ）〜（Ｃ）の各回路において、Ｒａ，Ｒｂは、入出力インピーダンスとして設定したものである。例えば、Ｒａが電源系統側の入出力インピーダンス、Ｒｂが機器側の入出力インピーダンスに相当する。このシミュレーションでは、Ｒｂ側を測定機器側として設定している。

図１２（Ａ）〜（Ｃ）において、各回路記号の近傍にはシミュレーションに用いた各回路素子の素子値を記す。図示したように、図１２（Ａ）の比較例の回路では、第１および第２のインダクタＬ１，Ｌ２のインダクタンスは共に、同じ値（５６０μＨ）に設定した。また、第１および第２のインダクタＬ１，Ｌ２の結合係数ｋ１は、０．９９８に設定した。第３のインダクタＬ３のインダクタンスは、６７２μＨに設定した。図１２（Ｂ），（Ｃ）の回路では、第１および第２のインダクタＬ１，Ｌ２、ならびに第５および第６のインダクタＬ５，Ｌ６のすべてのインダクタンスを、共に同じ値（２８０μＨ）に設定した。図１２（Ｂ），（Ｃ）の回路では、第３のインダクタＬ３のインダクタンスは、６００μＨに設定した。また、第１および第２のインダクタＬ１，Ｌ２の結合係数ｋ１は、図１２（Ａ）の比較例の回路と同様、０．９９８に設定した。第５および第６のインダクタＬ５，Ｌ６の結合係数ｋ２も同様に、０．９９８に設定した。

図１３は、図１２（Ａ）〜（Ｃ）の各回路によるシミュレーション結果を示している。これは、図６と同様、ノイズ抑制回路におけるノーマルモードノイズの減衰量の周波数特性をグラフ化して示したものである。図１３において、符号８１で示した線が、図１２（Ａ）の回路によるシミュレーション結果を示し、符号８２で示した線が、図１２（Ｂ）の回路によるシミュレーション結果を示し、符号８３で示した線が、図１２（Ｃ）の回路によるシミュレーション結果を示している。

図１３から、並列回路部分を有していることにより、図１２（Ａ）〜（Ｃ）のすべての回路において高周波側に、それぞれ減衰極８１Ａ，８２Ａ，８３Ａが生じていることが分かる。すなわち、第１の実施の形態に係るノイズ抑制回路と同様、本実施の形態に係るノイズ抑制回路においても並列回路部分を有することで、ノイズ成分を部分的に、より効果的に抑制することができていることが分かる。また、並列回路が抵抗素子Ｒ１を含まない図１２（Ｂ）の回路の方が、鋭い減衰極８２Ａが生じていることが分かる。

以上説明したように、本実施の形態に係るノイズ抑制回路によれば、第１および第２の導電線３，４のそれぞれにインダクタを挿入し、第１および第２の導電線３，４のインピーダンス特性が平衡になるように構成されているので、第１および第２の導電線３，４からの放射電界強度の増加を抑制して、放射ノイズの発生を抑制することができる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、本発明の第３の実施に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路である。

図１４は、本実施の形態に係るノイズ抑制回路の一構成例を示している。このノイズ抑制回路は、一対の端子１ａ，１ｂと、他の一対の端子２ａ，２ｂと、端子１ａ，２ａ間を接続する第１の導電線３と、端子１ｂ、２ｂ間を接続する第２の導電線４と、グランド端子５と、グランド端子５に接続されたグランド線６とを備えている。

このノイズ抑制回路はさらに、第１の導電線３に直列的に挿入された第１および第２のインダクタＬ１１，Ｌ１２と、第２の導電線４に直列的に挿入され、第１および第２のインダクタＬ１１，Ｌ１２と協働してコモンモードノイズを抑制する第３および第４のインダクタＬ１３，Ｌ１４とを備えている。このノイズ抑制回路はさらに、直列に接続された第５のインダクタＬ１５と第１のキャパシタＣ１１とからなる第１の直列回路と、直列に接続された第６のインダクタＬ１６と第２のキャパシタＣ１２とからなる第２の直列回路とを備えている。第５および第６のインダクタＬ１５，Ｌ１６は、磁芯３７ｂに巻かれた巻線３７ａを有している。

ここで、図１４の構成例では、第１の直列回路の第１のキャパシタＣ１１の一端が第１のインダクタＬ１１と第２のインダクタＬ１２との間に接続され、第２の直列回路の第２のキャパシタＣ１２の一端が第３のインダクタＬ１３と第４のインダクタＬ１４との間に接続されることにより、第１の直列回路における第５のインダクタＬ１５と第２の直列回路における第６のインダクタＬ１６とが共通化されている。第５のインダクタＬ１５と第６のインダクタＬ１６とを共通化しない場合、第１の直列回路と第２の直列回路とのそれぞれにおいて、第５のインダクタＬ１５と第１のキャパシタＣ１１との位置関係、ならびに第６のインダクタＬ１６と第２のキャパシタＣ１２との位置関係は図示したものとは逆であってもよい。例えば、第１の直列回路において、第１のキャパシタＣ１１ではなく、第５のインダクタＬ１５の方を第１のインダクタＬ１１と第２のインダクタＬ１２との間に接続するようにしてもよい。

このノイズ抑制回路はさらに、並列に接続された第７のインダクタＬ１７と第３のキャパシタＣ１３とを含む並列回路４１を備えている。第７のインダクタＬ１７は、磁芯３８ｂに巻かれた巻線３８ａを有している。並列回路４１はさらに、抵抗素子を含んでいてもよい。すなわち、図１５に示した他の構成例のように、第７のインダクタＬ１７と第３のキャパシタＣ１３とに加えて、それらに並列に接続された抵抗素子Ｒ１１をさらに含む並列回路１６Ａを備えた構成であってもよい。

また、並列回路４１は、１段に限らず、図１６に示した構成例のように複数段接続されていてもよい。図１６は、図１４の構成例に対して並列回路４１として、第１の並列回路（インダクタＬ１７−１，キャパシタＣ１３−１）と第２の並列回路（インダクタＬ１７−２，キャパシタＣ１３−２）とを２段直列的に接続した並列回路部分４１Ｂを備えている。

このように、本実施の形態に係るノイズ抑制回路は、並列回路を少なくとも１段有する並列回路部分を備えている。そして並列回路部分の一端が第１および第２の直列回路に接続されている。なお、第１および第２の直列回路において、第５のインダクタＬ１５と第６のインダクタＬ１６とを共通化しない場合、並列回路部分を２つ設け、第１および第２の直列回路のそれぞれに、別々の並列回路部分を接続した構成にすることも可能である。すなわち、第７のインダクタＬ１７と第３のキャパシタＣ１３とを含む並列回路４１を第１の並列回路部分として第１の直列回路に接続し、図示しない第８のインダクタと第４のキャパシタとを含む並列回路を第２の並列回路部分として第２の直列回路に接続した構成にすることも可能である。この場合、第１の並列回路部分の一端が第１の直列回路に接続され、これら第１の直列回路と第１の並列回路部分とからなる第１の回路の一端が、第１のインダクタＬ１１と第２のインダクタＬ１２との間に接続され、かつ他端が接地される。また、第２の並列回路部分の一端が第２の直列回路に接続され、これら第２の直列回路と第２の並列回路部分とからなる第２の回路の一端が、第３のインダクタＬ１３と第４のインダクタＬ１４との間に接続され、かつ他端が接地される。

図１４の構成例では、第１の並列回路部分と第２の並列回路部分とが共通化され、その共通化された並列回路部分の一端が、第１および第２の直列回路の共通のインダクタＬ１５（Ｌ１６）に接続され、他端が接地されている。

なお、第１および第２の直列回路の方ではなく、第１の並列回路部分と第２の並列回路部分の方をそれぞれ、第１および第２のインダクタＬ１１，Ｌ１２の間、ならびに第３および第４のインダクタＬ１３，Ｌ１４の間に接続することも可能である。図１７は、その構成例を示している。この構成例では、第１および第２の直列回路の共通のインダクタＬ１５（Ｌ１６）の一端が、第１および第２の直列回路の各キャパシタＣ１１，Ｃ１２に接続されると共に、他端が接地されている。また、第１の並列回路４１−１の一端が第１の直列回路の第１のキャパシタＣ１１の一端に接続され、かつ他端が第１および第２のインダクタＬ１１，Ｌ１２の間に接続されている。また、第２の並列回路４１−２の一端が第２の直列回路の第２のキャパシタＣ１２の一端に接続され、かつ他端が第３および第４のインダクタＬ１３，Ｌ１４の間に接続されている。第１の並列回路４１−１は、互いに並列接続された第７のインダクタＬ１７と第３のキャパシタＣ１３とで構成され、第２の並列回路４１−２は、互いに並列接続された第８のインダクタＬ１８と第４のキャパシタＣ１４とで構成されている。

ここで、本実施の形態に係るノイズ抑制回路において、第１の直列回路と第１の並列回路部分とからなる回路の一端が、第１および第２のインダクタＬ１１，Ｌ１２に接続される接続部分を第１の端部Ｐ１と呼び、接地される他端の接続部分を第２の端部Ｐ２と呼ぶ。また、第２の直列回路と第２の並列回路部分とからなる回路の一端が、第３および第４のインダクタＬ１３，Ｌ１４に接続される接続部分を第３の端部Ｐ３と呼び、接地される他端の接続部分を第４の端部Ｐ４と呼ぶ。図１４では、第１の並列回路部分と第２の並列回路部分とが共通化されているので、第２の端部Ｐ２と第４の端部Ｐ４とが共通化されている。
また、第１のインダクタＬ１１における第１の端部Ｐ１とは逆側の端部を第１のインダクタＬ１１の一方の端部と呼び、第１のインダクタＬ１１における第１の端部Ｐ１側の端部を第１のインダクタＬ１１の他方の端部と呼ぶ。また、第２のインダクタＬ１２における第１の端部Ｐ１側の端部を第２のインダクタＬ１２の一方の端部と呼び、第２のインダクタＬ１２における第１の端部Ｐ１とは逆側の端部を第２のインダクタＬ１２の他方の端部と呼ぶ。また、第３のインダクタＬ１３における第３の端部Ｐ３とは逆側の端部を第３のインダクタＬ１３の一方の端部と呼び、第３のインダクタＬ１３における第３の端部Ｐ３側の端部を第３のインダクタＬ１３の他方の端部と呼ぶ。また、第４のインダクタＬ１４における第３の端部Ｐ３側の端部を第４のインダクタＬ１４の一方の端部と呼び、第４のインダクタＬ１４における第３の端部Ｐ３とは逆側の端部を第４のインダクタＬ１４の他方の端部と呼ぶ。

第１および第２のインダクタＬ１１，Ｌ１２は、互いに電磁気的に結合されている。第３および第４のインダクタＬ１３，Ｌ１４も同様に、互いに電磁気的に結合されている。第１および第２のインダクタＬ１１，Ｌ１２は、それぞれ別々の巻線で形成してもよいし、単一の巻線で形成してもよい。第３および第４のインダクタＬ１３，Ｌ１４も同様である。図１４は、第１および第２のインダクタＬ１１，Ｌ１２を単一の巻線３１で形成し、第３および第４のインダクタＬ１３，Ｌ１４を単一の巻線３２で形成した構成例である。このように第１および第２のインダクタＬ１１，Ｌ１２を単一の巻線３１で形成する場合、単一の巻線３１の途中に接続点（第１の端部Ｐ１）を設け、その巻線３１の一方の端部から接続点までを巻線３１ａとして第１のインダクタＬ１１とし、同様に、巻線３１の他方の端部から接続点までを巻線３１ｂとして第２のインダクタＬ１２とすることができる。この接続点に、第１の直列回路と第１の並列回路部分とからなる回路の一端を接続する。第３および第４のインダクタＬ１３，Ｌ１４についても同様に、単一の巻線３２の途中に接続点（第３の端部Ｐ３）を設け、その巻線３２の一方の端部から接続点までを巻線３２ａとして第３のインダクタＬ１３とし、巻線３２の他方の端部から接続点までを巻線３２ｂとして第４のインダクタＬ１４とすることができる。この接続点に、第２の直列回路と第２の並列回路部分とからなる回路の一端を接続する。

第１および第２のインダクタＬ１１，Ｌ１２のインダクタンスは同一の値であることが好ましい。第１および第２のインダクタＬ１１，Ｌ１２を単一の巻線３１で形成する場合、例えば単一の巻線３１の中点に上記接続点を設けることで、各インダクタンスを等しくすることができる。第３および第４のインダクタＬ１３，Ｌ１４のインダクタンスも、同様にして同一の値にすることが好ましい。より好ましくは、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，１４のすべてのインダクタンスを同一の値にするとよい。

巻線３１と巻線３２は、共通の磁芯３３に巻かれ、協働してコモンモードノイズを抑制するように互いに結合している。すなわち、巻線３１，３２は、これらにノーマルモードの電流が流れたときに各巻線３１，３２を流れる電流によって磁芯３３に誘起される磁束が互いに相殺されるような向きに磁芯３３に巻かれている。このように、巻線３１，３２および磁芯３３は、コモンモードノイズを抑制し、ノーマルモード信号を通過させるコモンモードチョークコイルを構成している。

ただし、巻線３１と巻線３２とを結合させることなく、別々の磁芯に巻かれた構成にすることも可能である。この場合、巻線３１と巻線３２とを結合させた場合に比べて、ノーマルモードノイズの抑制を図ることができる。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。ここでは、図１４の構成例を基本に説明する。始めに、端子１ａ，１ｂにコモンモードの電圧Ｖｉが印加された場合について説明する。この場合、第１のインダクタＬ１１の一方の端部とアース間、および第３のインダクタＬ１３の一方の端部とアース間に等しい電圧Ｖｉが発生する。第１のインダクタＬ１１の一方の端部とアース間に発生した電圧Ｖｉは、第１のインダクタＬ１１と第１の回路（第１の直列回路と並列回路４１）とによって分圧され、第１のインダクタＬ１１の両端間と第１の回路の両端間とに、それぞれ所定の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。同様に、第３のインダクタＬ１３の一方の端部とアース間に発生した電圧Ｖｉは、第３のインダクタＬ１３と第２の回路（第２の直列回路と並列回路４１）とによって分圧され、第３のインダクタＬ１３の両端間と第２の回路の両端間とに、それぞれ所定の電圧が発生する。第１のインダクタＬ１１と第２のインダクタＬ１２は互いに電磁気的に結合されているので、第１のインダクタＬ１１の両端間に発生した電圧に応じて、第２のインダクタＬ１２の両端間に所定の電圧が発生する。その結果、第２のインダクタＬ１２の他方の端部とアース間の電圧、すなわち端子２ａとアース間の電圧Ｖｏは、第１のインダクタＬ１１の一方の端部とアース間に発生した電圧、すなわち端子１ａとアース間に発生した電圧Ｖｉよりも小さくなる。

同様に、第３のインダクタＬ１３と第４のインダクタＬ１４は互いに電磁気的に結合されているので、第３のインダクタＬ１３の両端間に発生した電圧に応じて、第４のインダクタＬ１４の両端間に所定の電圧が発生する。その結果、第４のインダクタＬ１４の他方の端部とアース間の電圧、すなわち端子２ｂとアース間の電圧Ｖｏは、第３のインダクタＬ１３の一方の端部とアース間に発生した電圧、すなわち端子１ｂとアース間に発生した電圧Ｖｉよりも小さくなる。このようにして、端子１ａ，１ｂにコモンモードの電圧が印加された場合には、端子２ａ，２ｂに発生するコモンモードの電圧は、端子１ａ，１ｂに印加されたコモンモードの電圧よりも小さくなる。

また、本実施の形態において、端子２ａ，２ｂにコモンモードの電圧が印加された場合も、上記の説明と同様にして、端子１ａ，１ｂに発生するコモンモードの電圧は、端子２ａ，２ｂに印加されたコモンモードの電圧よりも小さくなる。このように、本実施の形態に係るノイズ抑制回路によれば、端子１ａ，１ｂにコモンモードノイズが印加された場合と、端子２ａ，２ｂにコモンモードノイズが印加された場合のいずれの場合にも、コモンモードノイズを抑制することができる。

特に、本実施の形態に係るノイズ抑制回路では、第７のインダクタＬ１７と第３のキャパシタＣ１３とを含む並列回路４１を設けていることにより、第４のインダクタＬ１７と第３のキャパシタＣ１３とによる共振点付近において、直列回路のみの場合と比べてコモンモードのノイズ成分がより効果的に抑制される。したがって、並列回路４１による共振点を例えば高周波領域に設定することで、特に高周波領域におけるノイズ成分を部分的に、より効果的に抑制することができる。

次に、本実施の形態に係るノイズ抑制回路の効果を、実際の実験による以下の測定結果によって具体的に示す。

図１８は、測定に用いたノイズ抑制回路の等価回路を示している。この回路は、図１５に示したノイズ抑制回路に対応するものであり、第７のインダクタＬ１７、第３のキャパシタＣ１３、および抵抗素子Ｒ１１からなる並列回路４１Ａを備えた構成となっている。なお、図１８の等価回路において、Ｃａ，Ｃｂはノーマルモードノイズ抑制用のキャパシタであり、Ｒｄは第１および第２の直列回路におけるインピーダンス調整用の抵抗である。

図１８において、各回路記号の近傍には測定に用いた各回路素子の素子値を記す。この測定では、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４のすべてのインダクタンスを、共に同じ値（５８０μＨ）にした。並列回路部分の素子については、第７のインダクタＬ１７＝２２μＨ、第３のキャパシタＣ１３＝１ｐＦ、抵抗素子Ｒ１１＝１．１ｋΩにした。

図１９は、その測定結果を示す。ノイズ抑制回路におけるコモンモードノイズの減衰量の周波数特性をグラフ化して示したものである。横軸は周波数（Ｈｚ）を表し、縦軸は減衰量（ゲイン）（ｄＢ）を表している。図１９において、符号９３で示した線が、図１８の回路を用いた実際の測定結果を示している。符号９１で示した線は、減衰量の目標値として設定したものである。符号９２で示した線は、今回、比較例として用意した回路の実際の測定結果を示している。この比較例の回路は、図１８の回路に対して、並列回路部分である第７のインダクタＬ１７、第３のキャパシタＣ１３、および抵抗素子Ｒ１１を省いたものである。

図１９の測定結果から、本実施の形態に係るノイズ抑制回路では、並列回路部分を有していることにより、高周波側に減衰極９３Ａが生じていることが分かる。これにより、並列回路部分を有しない比較例の回路に比べて、特に高周波側において、ノイズ成分をより効果的に抑制できている。

本実施の形態に係るノイズ抑制回路の特性は、ノーマルモードとコモンモードの違いを除けば、第１の実施の形態に係るノイズ抑制回路と同様である。したがって、本実施の形態に係るノイズ抑制回路によれば、コモンモードチョークコイルに、インダクタとキャパシタからなる２つの直列回路を付加し、さらに並列回路を追加しただけの比較的簡単な構成で、しかも大きなインダクタンスを有するコイルを用いることなく、広い周波数範囲において効果的にコモンモードノイズを抑制することができる。

なお、各実施の形態に係るノイズ抑制回路は、電力変換回路が発生するリップル電圧やノイズを低減する手段や、電力線通信において電力線上のノイズを低減したり、室内電力線上の通信信号が屋外電力線に漏洩することを防止する手段として利用することができる。

なお、本発明は上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明のノイズ抑制回路は、第１または第２の実施の形態に係るノーマルモードノイズ抑制用の回路と第３の実施の形態に係るコモンモードノイズ抑制用の回路とを備えていてもよい。

本発明の第１の実施の形態に係るノイズ抑制回路の第１および第２の構成例を示す回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路の他の構成例を示す回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路のさらに他の構成例を示す回路図である。 第１および第２のインダクタの実際の構成例を示す図である。 本発明の第１の実施の形態に係るノイズ抑制回路の特性を求めるための第１のシミュレーションに用いた回路構成を示す図である。 第１のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路の特性を求めるための第２のシミュレーションに用いた回路構成を示す図である。 第２のシミュレーション結果を示す特性図である。 本発明の第２の実施の形態に係るノイズ抑制回路の一構成を示す回路図である。 本発明の第２の実施の形態に係るノイズ抑制回路の他の構成例を示す回路図である。 第１および第２のインダクタ、ならびに第５および第６のインダクタの実際の構成例を示す図である。 本発明の第２の実施の形態に係るノイズ抑制回路の特性を求めるためのシミュレーションに用いた回路構成を示す図である。 本発明の第２の実施の形態に係るノイズ抑制回路のシミュレーション結果を示す特性図である。 本発明の第３の実施の形態に係るノイズ抑制回路の一構成例を示す回路図である。 本発明の第３の実施の形態に係るノイズ抑制回路の第２の構成例を示す回路図である。 本発明の第３の実施の形態に係るノイズ抑制回路の第３の構成例を示す回路図である。 本発明の第３の実施の形態に係るノイズ抑制回路の第４の構成例を示す回路図である。 本発明の第３の実施の形態に係るノイズ抑制回路の特性を求めるための測定に用いた回路構成を示す図である。 本発明の第３の実施の形態に係るノイズ抑制回路の特性の測定結果を示す特性図である。

符号の説明

Ｃ１，Ｃ１１…第１のキャパシタ、Ｃ２，Ｃ１２…第２のキャパシタ、Ｃ３，Ｃ１３…第３のキャパシタ、Ｃａ，Ｃｂ…寄生容量、Ｌ１，Ｌ１１…第１のインダクタ、Ｌ２，Ｌ１２…第２のインダクタ、Ｌ３，Ｌ１３…第３のインダクタ、Ｌ４，Ｌ１４…第４のインダクタ、Ｌ５，Ｌ１５…第５のインダクタ、Ｌ６，Ｌ１６…第６のインダクタ、Ｌ１７…第７のインダクタ、Ｒ１，Ｒ１１…抵抗素子、Ｒｄ…寄生抵抗、３…第１の導電線、４…第２の導電線、１１，１１ａ，１１ｂ，２１，２１ａ，２１ｂ…巻線、１２，２２…磁芯、１５…直列回路、１６，１６Ａ，１６Ｂ，４１，４１Ａ，４１Ｂ…並列回路。

Claims (10)

1. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
   前記第１の導電線に直列的に挿入され、かつ電磁気的に結合された第１および第２のインダクタと、
   直列に接続された第３のインダクタと第１のキャパシタとからなる直列回路と、
   並列に接続された第４のインダクタと第２のキャパシタとを含む並列回路を、少なくとも１段有する並列回路部分と
   を備え、
   前記並列回路部分の一端が前記直列回路に接続され、これら直列回路と並列回路部分とからなる回路の一端が、前記第１のインダクタと前記第２のインダクタとの間に接続され、他端が前記第２の導電線に接続されている
   ことを特徴とするノイズ抑制回路。
2. 前記第１および第２のインダクタのインダクタンスが同一の値である
   ことを特徴とする請求項１に記載のノイズ抑制回路。
3. 前記並列回路は、前記第４のインダクタと前記第２のキャパシタとに並列に接続された抵抗素子をさらに含む
   ことを特徴とする請求項１または２に記載のノイズ抑制回路。
4. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
   前記第１の導電線に直列的に挿入され、かつ電磁気的に結合された第１および第２のインダクタと、
   直列に接続された第３のインダクタと第１のキャパシタとからなる直列回路と、
   並列に接続された第４のインダクタと第２のキャパシタとを含む並列回路を、少なくとも１段有する並列回路部分と、
   前記第２の導電線に直列的に挿入され、かつ電磁気的に結合された第５および第６のインダクタと
   を備え、
   前記並列回路部分の一端が前記直列回路に接続され、これら直列回路と並列回路部分とからなる回路の一端が、前記第１のインダクタと前記第２のインダクタとの間に接続され、他端が前記第５のインダクタと前記第６のインダクタとの間に接続されている
   ことを特徴とするノイズ抑制回路。
5. 前記第１および第２のインダクタのインダクタンスが同一の値であり、前記第５および第６のインダクタのインダクタンスが同一の値である
   ことを特徴とする請求項４に記載のノイズ抑制回路。
6. 前記並列回路は、前記第４のインダクタと前記第２のキャパシタとに並列に接続された抵抗素子をさらに含む
   ことを特徴とする請求項４または５に記載のノイズ抑制回路。
7. 前記第１および第２のインダクタと前記第５および第６のインダクタとが、電磁気的に結合されている
   ことを特徴とする請求項４ないし６のいずれか１項に記載のノイズ抑制回路。
8. 第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、
   前記第１の導電線に直列的に挿入され、かつ電磁気的に結合された第１および第２のインダクタと、
   前記第２の導電線に直列的に挿入され、かつ電磁気的に結合された第３および第４のインダクタと、
   直列に接続された第５のインダクタと第１のキャパシタとからなる第１の直列回路と、
   直列に接続された第６のインダクタと第２のキャパシタとからなる第２の直列回路と、
   並列に接続された第７のインダクタと第３のキャパシタとを含む並列回路を、少なくとも１段有する第１の並列回路部分と
   並列に接続された第８のインダクタと第４のキャパシタとを含む並列回路を、少なくとも１段有する第２の並列回路部分と
   を備え、
   前記第１の並列回路部分の一端が前記第１の直列回路に接続され、これら第１の直列回路と第１の並列回路部分とからなる第１の回路の一端が、前記第１のインダクタと前記第２のインダクタとの間に接続され、かつ他端が接地され、
   前記第２の並列回路部分の一端が前記第２の直列回路に接続され、これら第２の直列回路と第２の並列回路部分とからなる第２の回路の一端が、前記第３のインダクタと前記第４のインダクタとの間に接続され、かつ他端が接地されている
   ことを特徴とするノイズ抑制回路。
9. 前記第１および第２のインダクタのインダクタンスが同一の値であり、前記第３および第４のインダクタのインダクタンスが同一の値である
   ことを特徴とする請求項８に記載のノイズ抑制回路。
10. 前記第１の並列回路部分における並列回路は、前記第７のインダクタと前記第３のキャパシタとに並列に接続された抵抗素子をさらに含み、
    前記第２の並列回路部分における並列回路は、前記第８のインダクタと前記第４のキャパシタとに並列に接続された抵抗素子をさらに含む
    ことを特徴とする請求項８または９に記載のノイズ抑制回路。

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