KR100242467B1 - 병렬 가산 비교기 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

병렬 가산 비교기

2. 발명이 해결하고자 하는 기술적 과제

ACS 연산의 처리시 순차적으로 가산 및 비교 연산을 수행하는데 따르는 처리 속도의 저하를 방지하기 위하여 가산 및 비교 연산을 병렬로 처리할 수 있는 병렬 처리 구조의 필요성이 증대되었다.

3. 발명의 해결 방법의 요지

가산과 동시에 비교를 수행하는 중앙 교점(meet-in-the-middle) 방식으로 처리함으로써 동시에 두가지 연산을 수행한다.

4. 발명의 중요한 용도

가산 및 비교 선택(ACS) 연산 시스템

Description

병렬 가산 비교기

본 발명은 순차적으로 이루어지는 가산 및 비교 선택(ACS:Add Compare Select, 이하 ACS라 함)을 동시에 처리하는 병렬 가산 비교기에 관한 것이다.

종래의 ACS연산은 가산 및 비교 그리고 선택 연산이 순차적으로 이루어진다. 즉, 비교하고자 하는 두 수에 대한 가산이 이루어진 후 이를 비교하여 큰 수 혹은 작은 수를 선택하는 연산이 순차적으로 이루어지게 된다. 상기와 같이 ACS 연산은 순차적으로 처리하는 것이 일반적인 방법이지만 ACS 연산의 처리 속도가 중요한 경우에는 이에 소모되는 시간이 최단경로, 즉 임계경로(critical path)가 되어 처리시간에 따른 전체 시스템의 성능에 큰 영향을 미치게 된다.

다시 말하면, 상기와 같이 순차적으로 가산 및 비교 연산을 수행하는데 따르는 처리 속도의 저하를 방지하여 가산 및 비교 연산을 병렬로 처리할 수 있는 병렬 처리 구조의 필요성이 증대되었다.

따라서, 상기 필요에 부응하기 위하여 인출된 본 발명은, LSB(Least Significant Bit)에서부터 MSB(Most Significant Bit)방향으로 가산 연산을 수행하고, MSB에서 LSB방향으로 비교연산을 수행하여 가산과 동시에 비교를 수행하는 중앙 교점(meet-in-the-middle)방식으로 처리함으로써 동시에 두 가지 연산(가산 및 비교)을 수행하는 병렬 가산 비교기를 제공하는데 그 목적이 있다.

제1도는 서로 다른 비트의 가산기 구조도.

제2도는 순차적인 가산 및 비교선택 연산기 구조도.

제3도는 본 발명의 일실시예에 따른 병렬 가산 비교기의 블록 구성도.

제4도는 본 발명의 다른 일실시예에 따른 저전력형 병렬 가산 비교기의 구성 예시도.

* 도면의 주요부분에 대한 부호의 설명

31,32 : 전가산기 트리 33,34 : 비교기

35,36 : 반가산기 트리 37 : 선택 로직

상기 목적을 달성하기 위하여 본 발명은, 가산 및 비교 선택(ACS:Add Compare Select, 이하 ACS라 함)을 동시에 병렬 처리하기 위한 병렬 가산 비교기에 있어서, ACS 연산을 위해 입력되는 제1 및 제2 연산자에 대한 임의 비트수만큼의 하위 비트에 대한 가산 동작을 수행하기 위한 제1 가산 수단; ACS 연산을 위해 입력되는 제3 및 제4연산자에 대한 상기 하위 비트에 대한 가산 동작을 수행하기 위한 제2가산 수단; 상기 제1 및 제2 가산 수단의 가산 동작과 공시에, 상기 제1 및 제3연산자의 상기 하위 비트를 제외한 나머지 상위 비트에 대한 비교 동작을 수행하여 제1 비교 결과 신호를 출력하기 위한 제1 비교 수단; 상기 제1 가산 수단으로부터 출력되는 캐리 신호를 입력받아 상기 제1 연산자의 상기 나머지 상위 비트와 가산 동작을 수행하기 위한 제3 가산 수단; 상기 제2 가산수단으로부터 출력되는 캐리 신호를 입력받아 상기 제3 연산자의 상기 나머지 상위 비트와 가산 동작을 수행하기 위한 제4 가산 수단; 상기 제3 및 제4 가산 수단의 가산 동작과 동시에, 상기 제1 및 제2 가산 수단으로부터 각각 출력되는 합 신호를 입력받아 서로 비교 동작하여 제2 비교 결과 신호를 출력하기 위한 제2 비교 수단; 및 상기 제1 및 제2 비교 결과 신호에 응답하여 상기 제1 및 제2연산자에 대한 가산 결과와 상기 제3 및 제4 연산자에 대한 가산 결과 중 하나를 선택하여 최종 가산 결과로 출력하는 선택 수단을 포함하여 이루어지고, 상기 제1비교 수단은, 상기 제1 및 제3연산자의 나머지 상위 비트에 대한 비교 결과에 응답하여 상기 제1 및 제3 연산자의 나머지 상위 비트의 차가 2 이상일 때 상기 제2 비교 수단의 비교 동작을 디스에이블시키는 제어 신호를 출력하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

일반적으로, ACS 연산은 비터비 디코더와 같이 동적 알고리즘을 사용하는 시스템에서 빈번히 사용된다. 일예로, 새로운 값(비터비 디코더의 경우 경로 메트릭값:path metric)을 계산하기 위해서 새로운 값(비터비 디코더의 경우 브랜치 메트릭값:branch metric)과의 가산을 통해 가산 결과를 비교하여 그 중 하나를 선택하기 위해 ACS연산이 많이 사용된다.

이와 일반적으로 제1도에 도시된 바와 같이, 각각의 가산기(10,12)에서 가산을 수행한 후 비교기(14)에서 그 가산 결과를 서로 비교하여 선택 로직(16)에서 비교 결과 중 하나를 선택하는 순차적인 방식으로 ACS 연산이 이루어진다.

여기서, 동적 알고리즘에서 사용되는 ACS 연산의 경우 제1도에 도시된 바와 같이 사용되는 두 수의 크기(7비트, 3비트)가 서로 다르다. 예를 들어, 비터비 디코더의 경우 경로 메트릭은 7비트 혹은 8비트로, 가산되는 브랜치 메트릭은 3비트 혹은 4비트로 구성된다.

제2도는 서로 다른 비트의 두 수에 대한 가산 동작을 수행하는 가산기의 내부 블록도로서, 즉 LSB쪽에서부터 트리구조로 연결되는 전가산기(FA : Full Adder) 혹은 반가산기(HA : Half Adder)를 통해 S(Sum)와 CO(Carry Out)를 계산해서 MSB 방향으로 캐리를 전달하도록 구성된다. 그러면, MSB 방향의 전가산기 혹은 반가산기는 이를 전달받아 똑같은 연산을 수행함으로써 가산 연산이 수행되게 된다.

그리고, 제1도의 비교기(14)에서는 가산기(10,12)로부터 출력되는 가산 결과에 대해 MSB로부터 LSB 방향으로 값이 큰 지, 작은 지를 비교함으로써 비교 연산을 수행한다.

즉, MSB를 비교하여 한 수가‘1’이고 다른 수가‘0’인 경우 두 수의 비교는 이루어진다. 만일 MSB에서 이미 비교가 되었다면 LSB에서의 비교는 의미가 없게 된다.

제3도는 본 발명의 일실시예에 따른 병렬 가산 비교기의 블록 구성도이다.

도면에 도시한 바와 같이, 본 발명의 병렬 가산 비교기는 ACS 연산을 위해 입력되는 두 수에 대한 하위 3비트의 가산 동작을 각각 수행하는 전가산기 트리(31,32), 상기 두 수의 상위 4비트를 서로 비교하여 선택 시그널 하이(select_signal_high)를 출력하는 비교기(33), 상기 전가산기 트리(31,32)로부터 출력되는 캐리 신호를 입력받아 상기 두 수에 대한 나머지 상위 4비트의 가산 동작을 각각 수행하는 반가산기 트리(35,36), 상기 두 수의 하위 3비트를 서로 비교하여 선택 시그널 로우(select_signal_low)를 출력하는 비교기(34) 및 상기 선택 시그널 하이(select_signal_high) 신호 및 시그널 로우(select_signal_low) 신호에 응답하여 최종적으로 가산 결과를 선택하는 선택 로직(37)을 포함하여, 가산하는 시간동안 가산과 동시에 비교연산을 병렬로 수행한다.

상기와 같이 구성되는 제3도의 병렬 가산 비교기의 동작을 아래에 설명한다.

먼저, 가산 동작을 위한 두 수의 LSB 3비트는 전가산기 트리(FA tree)(31,32)에서 가산되고, 그와 동시에 비교기(33)에서 두 수의 MSB 4비트에 대한 비교 동작이 이루어진다. 상기 비교 동작의 결과에 응답하여 비교기(33)로부터 선택 시그널 하이(select_signal_high)가 출력된다. 상기 전가산기 트리(31,32)에서 각각 생성된 캐리 신호는 다시 반가산기 트리(half adder tree)(35,36)의 캐리 입력으로 전달되어 두 수의 MSB 4비트와 함께 나머지 가산을 수행한다. 그리고, 이와 동시에 비교기(34)에서 두 수의 LSB 3비트에 대한 비교 연산을 수행하고, 그 결과에 따라 선택 시그널 로우(select_signal_low)를 생성한다.

마지막으로, 상기 생성된 선택 시그널 하이(select_signal_high)와 선택 시그널 로우(select_signal_low)를 이용하여 선택로직(37)에서 가산 결과를 최종 선택함으로써 가산하는 시간동안 가산과 동시에 비교연산을 수행할 수 있다.

한편, 상기 제3도의 MSB 4비트에 대한 비교기(33)에서 두 수의 상위 4비트를 비교하여 그 차가 2이상이면 LSB 3비트에 대한 비교는 의미가 없게 된다. 따라서, 제4도와 같이 MSB 4비트에 대한 비교 결과에 따라 상기 비교기(33)에서 비교기(34)에서의 LSB 3비트에 대한 비교 동작을 제어하기 위한 비교 인에이블 시그널(enable_signal)을 출력하고, 상기 비교기(34)에서는 멀티플렉서(MUX)를 구비하여 비교 인에이블 시그널(enable_signal)에 따라 비교 동작을 수행함으로써, 필요없는 전력소모를 줄일 수 있다.

그리고, 본 발명의 병렬 가산 비교기는 비터비 디코더와 같이 ACS연산을 필요로 하는 알고리즘에 적용되며 또한 동적 알고리즘을 사용하는 다른 시스템에 활용 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주위하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같은 본 발명에서는 전술한 바와 같이, 가산 연산을 수행하는 시간동안 비교연산을 동시에 수행함으로써 고성능 시스템의 구성에 적합한 ACS설계를 가능하게 한다. 이는 가산 연산의 수행 시간을 2단계로 나누어 생각함으로써 하드웨어의 연산 효율을 높인 것이다.

Claims (1)

1. 가산 및 비교 선택(ACS:Add Compare Select, 이하 ACS라 함)을 동시에 병렬 처리하기 위한 병렬 가산 비교기에 있어서, ACS 연산을 위해 입력되는 제1 및 제2 연산자에 대한 임의 비트수만큼의 하위 비트에 대한 가산 동작을 수행하기 위한 제1 가산수단; ACS 연산을 위해 입력되는 제3 및 제4 연산자에 대한 상기 하위 비트에 대한 가산 동작을 수행하기 위한 제2 가산 수단; 상기 제1 및 제2 가산 수단의 가산 동작과 동시에, 상기 제1 및 제3연산자의 상기 하위 비트를 제외한 나머지 상위 비트에 대한 비교 동작을 수행하여 제1 비교 결과 신호를 출력하기 위한 제1 비교 수단; 상기 제1 가산 수단으로부터 출력되는 캐리 신호를 입력받아 상기 제1 연산자의 상기 나머지 상위 비트와 가산 동작을 수행하기 위한 제3 가산 수단; 상기 제2 가산 수단으로부터 출력되는 캐리 신호를 입력받아 상기 제3 연산자의 상기 나머지 상위 비트와 가산 동작을 수행하기 위한 제4 가산 수단; 상기 제3 및 제4 가산 수단의 가산 동작과 동시에, 상기 제1 및 제22 가산 수단으로부터 각각 출력되는 합 신호를 입력받아 서로 비교 동작하여 제2 비교 결과 신호를 출력하기 위한 제2 비교 수단; 및 상기 제1 및 제2 비교 결과 신호에 응답하여 상기 제1 및 제2 연산자에 대한 가산 결과와 상기 제3 및 제4 연산자에 대한 가산 결과 중 하나를 선택하여 최종 가산 결과로 출력하는 선택 수단을 포함하여 이루어지고, 상기 제1 비교 수단은, 상기 제1 및 제3 연산자의 나머지 상위 비트에 대한 비교 결과에 응답하여 상기 제1 및 제3 연산자의 나머지 상위 비트의 차가 2 이상일 때 상기 제2 비교 수단의 비교 동작을 디스에이블시키는 제어 신호를 출력하는 것을 특징으로 하는 병렬 가산 비교기.