JPS61239327A - オ−バフロ−検出方式 - Google Patents
オ−バフロ−検出方式Info
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- JPS61239327A JPS61239327A JP60080817A JP8081785A JPS61239327A JP S61239327 A JPS61239327 A JP S61239327A JP 60080817 A JP60080817 A JP 60080817A JP 8081785 A JP8081785 A JP 8081785A JP S61239327 A JPS61239327 A JP S61239327A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
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- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーバフロー検出方式、特に、固定値部分と
この固定値部分よシ下位の可変値部分とに排他的に分割
され、かつ固定値部分と可変値部分の割合が様々な第１
データと可変値部分のみからなる第２データとの演算を
行う演算ユニットにおけるオーバフロー検出方式に関す
る。この種の演算ユニットとしては、固定小数点演算、
浮動小数点演算、仮想記憶方式全採用したコンピュータ
における論理番地演算等のすべてを行うものが考えらｎ
る。
この固定値部分よシ下位の可変値部分とに排他的に分割
され、かつ固定値部分と可変値部分の割合が様々な第１
データと可変値部分のみからなる第２データとの演算を
行う演算ユニットにおけるオーバフロー検出方式に関す
る。この種の演算ユニットとしては、固定小数点演算、
浮動小数点演算、仮想記憶方式全採用したコンピュータ
における論理番地演算等のすべてを行うものが考えらｎ
る。
このような演算においては、データの属性により予め定
まった可変値部分の演算結果によって生じたオーバフロ
ーが、他の可変値部分や固定値部分に影響しないように
、キャリ信号全切断しつ＼こｎ’を検出する必要がある
０ 〔従来の技術〕 従来のこの種の演算ユニットの一例を第３図に示す。第
３図全参照すると、本例はモードレジスタ１と、２つの
入力レジスタ２０および３０と、出力レジスタ４０と、
３つの加算器５０．５１および５２と、３つの切替器６
０．６１および７０と、２つのキャリ切断回路１００お
よび１０１とから構成さｎている。
まった可変値部分の演算結果によって生じたオーバフロ
ーが、他の可変値部分や固定値部分に影響しないように
、キャリ信号全切断しつ＼こｎ’を検出する必要がある
０ 〔従来の技術〕 従来のこの種の演算ユニットの一例を第３図に示す。第
３図全参照すると、本例はモードレジスタ１と、２つの
入力レジスタ２０および３０と、出力レジスタ４０と、
３つの加算器５０．５１および５２と、３つの切替器６
０．６１および７０と、２つのキャリ切断回路１００お
よび１０１とから構成さｎている。
本演算ユニットが取り扱う第１データは、ビット幅が全
幅で３２ビツトとし、固定値幅が８ビツトで可変値幅が
２４ビツトであるようなデータ（モト１の場合）、固定
値幅および可変値幅がともに１６ビツトであるようなデ
ータ（モード２の場合）、そして固定値幅は無く可変値
幅が３２ビツトであるようなデータ（モード３の場合）
の３種類であシ、第２データは第１データの可変値幅だ
けの可変値部分からなるものとして、以下に本例の動作
を説明する。
幅で３２ビツトとし、固定値幅が８ビツトで可変値幅が
２４ビツトであるようなデータ（モト１の場合）、固定
値幅および可変値幅がともに１６ビツトであるようなデ
ータ（モード２の場合）、そして固定値幅は無く可変値
幅が３２ビツトであるようなデータ（モード３の場合）
の３種類であシ、第２データは第１データの可変値幅だ
けの可変値部分からなるものとして、以下に本例の動作
を説明する。
第３図において、入力レジスタ２０と入力レジスタ３０
が保持するそｎぞｎ第１データＡと第２データＢを３つ
の部分Ａ１．Ａ２．Ａ−３とＢｌ。
が保持するそｎぞｎ第１データＡと第２データＢを３つ
の部分Ａ１．Ａ２．Ａ−３とＢｌ。
Ｂ２．Ｂ３に分割して出力できる。参照記号Ａ１とＢ１
はそれぞｎ入力レジスタ２０と３０が保持するデータの
うちの上位８ビツト、Ａ２と８２は同じく中位８ビツト
そしてＡ３と８３は同じく下位１６ビツトである０また
、参照記号ＣＩ 、Ｃ２およびＣ３は、そｎぞ扛加算器
５０．５１および５２からのキャリ信号を表わす。
はそれぞｎ入力レジスタ２０と３０が保持するデータの
うちの上位８ビツト、Ａ２と８２は同じく中位８ビツト
そしてＡ３と８３は同じく下位１６ビツトである０また
、参照記号ＣＩ 、Ｃ２およびＣ３は、そｎぞ扛加算器
５０．５１および５２からのキャリ信号を表わす。
切替器６０，６１および７０は、モードレジスタ１０に
外部から入力したモード情報に応答して、そｎぞ：ｒＬ
＠Ｏ”’（モード１およびモードのとき）またはＢｌ（
モード３のとき）、″０＃（モード２）またはＢ２（モ
ード１およびモード３）、ＣＩ（モード３）ｔ７’ｃは
Ｃ２（モード１）またはＣ３（モード２）ｋ受は入ｎる
０ また、キャリ切断回路１００は、モード１のときにはキ
ャリ信号Ｃ２を切断して加算器５１における加算結果に
よるキャリ信号Ｃ２が加算器５０に伝らないようにし、
キャリ切断回路１０１は、モード２のときにキャリ信号
Ｃ３ｔ−切断して加算器５２における加算結果によるキ
ャリ信号Ｃ３が加算器５１に伝らないようにしている０ このような結果によシ、モード１、モード２およびモー
ド３に応じて、第２−１図、第２−２図および第２−３
図に示したように、そｎぞｎ可変値幅２４ビツト、１６
ビツト、３２ビツトの加算が正しく行えることになるの
である０なお、第２−１図、第２−２図および第２−３
図において、参照記号Ｓは、ＡＩ、Ａ２およびＡ３から
なるデータＡと、Ｂ１．Ｂ２およびＢ３からなるデータ
Ｂとの加算結果であり、各データのうちで斜線を施した
部分は固定値を示す０ 〔発明が解決しようとする問題点〕 このような従来構成においては、固定値幅と可変値幅が
様々な各種のデータに対応するべく、不規則なあるいは
短いビット幅の加算器を複数個連結する必要があるため
、汎用の演算器が使用できず、キャリ先取シ制御にあた
っては多くのキャリの伝搬全待合せる必要があってキャ
リ遅延時間が大きくなり、キャリ切断回路が必要になる
とともにそのためにキャリ遅延時間がさらに大きくなる
という問題点がある。
外部から入力したモード情報に応答して、そｎぞ：ｒＬ
＠Ｏ”’（モード１およびモードのとき）またはＢｌ（
モード３のとき）、″０＃（モード２）またはＢ２（モ
ード１およびモード３）、ＣＩ（モード３）ｔ７’ｃは
Ｃ２（モード１）またはＣ３（モード２）ｋ受は入ｎる
０ また、キャリ切断回路１００は、モード１のときにはキ
ャリ信号Ｃ２を切断して加算器５１における加算結果に
よるキャリ信号Ｃ２が加算器５０に伝らないようにし、
キャリ切断回路１０１は、モード２のときにキャリ信号
Ｃ３ｔ−切断して加算器５２における加算結果によるキ
ャリ信号Ｃ３が加算器５１に伝らないようにしている０ このような結果によシ、モード１、モード２およびモー
ド３に応じて、第２−１図、第２−２図および第２−３
図に示したように、そｎぞｎ可変値幅２４ビツト、１６
ビツト、３２ビツトの加算が正しく行えることになるの
である０なお、第２−１図、第２−２図および第２−３
図において、参照記号Ｓは、ＡＩ、Ａ２およびＡ３から
なるデータＡと、Ｂ１．Ｂ２およびＢ３からなるデータ
Ｂとの加算結果であり、各データのうちで斜線を施した
部分は固定値を示す０ 〔発明が解決しようとする問題点〕 このような従来構成においては、固定値幅と可変値幅が
様々な各種のデータに対応するべく、不規則なあるいは
短いビット幅の加算器を複数個連結する必要があるため
、汎用の演算器が使用できず、キャリ先取シ制御にあた
っては多くのキャリの伝搬全待合せる必要があってキャ
リ遅延時間が大きくなり、キャリ切断回路が必要になる
とともにそのためにキャリ遅延時間がさらに大きくなる
という問題点がある。
したがって、本発明の目的は、汎用演算器の使用を可能
にし、キャリ切断回路の不要化によシ、ハードウェアの
単純化とキャリ遅延時間の短縮化、ひいては装置性能の
向上を図ったオーバフロー検出方式を提供することにあ
る。
にし、キャリ切断回路の不要化によシ、ハードウェアの
単純化とキャリ遅延時間の短縮化、ひいては装置性能の
向上を図ったオーバフロー検出方式を提供することにあ
る。
本発明では、固定値部分と可変値部分とｔＷするデータ
についても全幅にわたって演算する演算器と、この演算
器出力のうちの固定値部分と演算器へ入力する第１デー
タの固定値部分とを比較する比較器とを設け、可変値部
分の演算結果にオーバフローがあｎば演算器出力のうち
の固定値部分が増減する作用を介して、比較器における
不一致結果によってオーバフロー全検出し、また、第１
データの固定値部分と可変値部分の演算結果とを連鎖す
ることによって、オーバフローの影響を受けていない正
視の演算結果を得るようにしている０〔発明の構成〕 そのために、本発明のオーバフロー検出方式は、固定値
部分と該固定値部分より下位の可変値部分とに排他的に
分割され、かつ画部分の割合が様々な第１データと可変
値部分のみからなる第２データとの演算を行う演算ユニ
ットにおけるオーバフロー検出方式において、 外部から予め供給さｎるモード情報全格納するためのレ
ジスタと、 前記第１データと第２データとを全幅にわたって演算す
る演算器と、 前記第１データと該演算器の出力そ扛ぞ扛の固定値幅と
可変値幅全前記レジスタが保持するモード情報に応答し
て変更する複数個の切替器と、該切替え後の前記第１デ
ータと前記演算器出力の各固定値部分を比較する比較器
と、 前記第１データの固定値部分と前記演算器出力の可変値
部分とを連鎖して演算結果とする出力回路 とを設けている。
についても全幅にわたって演算する演算器と、この演算
器出力のうちの固定値部分と演算器へ入力する第１デー
タの固定値部分とを比較する比較器とを設け、可変値部
分の演算結果にオーバフローがあｎば演算器出力のうち
の固定値部分が増減する作用を介して、比較器における
不一致結果によってオーバフロー全検出し、また、第１
データの固定値部分と可変値部分の演算結果とを連鎖す
ることによって、オーバフローの影響を受けていない正
視の演算結果を得るようにしている０〔発明の構成〕 そのために、本発明のオーバフロー検出方式は、固定値
部分と該固定値部分より下位の可変値部分とに排他的に
分割され、かつ画部分の割合が様々な第１データと可変
値部分のみからなる第２データとの演算を行う演算ユニ
ットにおけるオーバフロー検出方式において、 外部から予め供給さｎるモード情報全格納するためのレ
ジスタと、 前記第１データと第２データとを全幅にわたって演算す
る演算器と、 前記第１データと該演算器の出力そ扛ぞ扛の固定値幅と
可変値幅全前記レジスタが保持するモード情報に応答し
て変更する複数個の切替器と、該切替え後の前記第１デ
ータと前記演算器出力の各固定値部分を比較する比較器
と、 前記第１データの固定値部分と前記演算器出力の可変値
部分とを連鎖して演算結果とする出力回路 とを設けている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例金示すブロック図である０第
１図を参照すると１本実施例はモードレジスタ１と、２
つの入力レジスタ２および３と、出力レジスタ４と、加
算器５と、４つの切替器６゜７．８および９と比較器１
０とから構成さｎている０ モードレジスタ１には、加算開始にあたって外部から予
め供給さｎるモード情報を格納する。このモード情報は
、加算対象となるデータの属性によって定まるものであ
シ、具体的には、前述したようなモード１、モード２あ
るいはモード３ｔ−指定するような内容？有する。
１図を参照すると１本実施例はモードレジスタ１と、２
つの入力レジスタ２および３と、出力レジスタ４と、加
算器５と、４つの切替器６゜７．８および９と比較器１
０とから構成さｎている０ モードレジスタ１には、加算開始にあたって外部から予
め供給さｎるモード情報を格納する。このモード情報は
、加算対象となるデータの属性によって定まるものであ
シ、具体的には、前述したようなモード１、モード２あ
るいはモード３ｔ−指定するような内容？有する。
入力レジスタ２と入力レジスタ３は、外部から供給され
る七ｎぞｎ前述のような第１データＡと第２データＢｋ
格納する。加算器５Ｆｉ、こｎらの第１データＡと第２
データＢｔ？全幅にわたって加算する。
る七ｎぞｎ前述のような第１データＡと第２データＢｋ
格納する。加算器５Ｆｉ、こｎらの第１データＡと第２
データＢｔ？全幅にわたって加算する。
切替器６は、モード１のときには入力レジスタ２が保持
する第１データＡのうちの上位８ビツトＡＩ’ｅ受は入
ｎ１また、モード２のときには第１データＡの上位１６
ビツト（Ａ１＋Ａ２）全受は入ｎるように切り替わる。
する第１データＡのうちの上位８ビツトＡＩ’ｅ受は入
ｎ１また、モード２のときには第１データＡの上位１６
ビツト（Ａ１＋Ａ２）全受は入ｎるように切り替わる。
切替器７は、モード１のときには加算器５における加算
結果にのうちの上位８ビットＫｌｔ−受は入ｔ１また。
結果にのうちの上位８ビットＫｌｔ−受は入ｔ１また。
モード２のときは加算結果にのうちの上位１６ビツ）（
Ｋｌ＋に２）ｔ−受は入ｎる。切替器８は、モード１の
ときには加算結果にのうちの下位２４ピツ）（Ｋ−Ｋｌ
）を、モード２のときには加算結果にの下位１６ビツト
（Ｋ−Ｋｌ−に２）を、モード３のときには加算結果に
’に受は入ｎる。切替器９は、モード１あるいはモード
２のときには比較器１０からの出力を受は入ｎ１モード
３のときには加算器５からのキャリ信号Ｃを受は入ｎる
〇比較器１０は切替器６と切替器７の各出力を比較する
が、両切替器の機能は前述したとおシであるから、比較
器１０は、モード１とモード２に応答して変化する第１
データＡの固定値部分と加算結果にの固定値部分とを比
較していることになる。
Ｋｌ＋に２）ｔ−受は入ｎる。切替器８は、モード１の
ときには加算結果にのうちの下位２４ピツ）（Ｋ−Ｋｌ
）を、モード２のときには加算結果にの下位１６ビツト
（Ｋ−Ｋｌ−に２）を、モード３のときには加算結果に
’に受は入ｎる。切替器９は、モード１あるいはモード
２のときには比較器１０からの出力を受は入ｎ１モード
３のときには加算器５からのキャリ信号Ｃを受は入ｎる
〇比較器１０は切替器６と切替器７の各出力を比較する
が、両切替器の機能は前述したとおシであるから、比較
器１０は、モード１とモード２に応答して変化する第１
データＡの固定値部分と加算結果にの固定値部分とを比
較していることになる。
そして、加算結果にの固定値部分は、前述したように、
第１データＡと第２データＢの各可変値部分の加算結果
にオーバフローがあｎば第１データＡの固定値部分とは
相違するので、こ扛によってオーバフロー全検出できる
のである。
第１データＡと第２データＢの各可変値部分の加算結果
にオーバフローがあｎば第１データＡの固定値部分とは
相違するので、こ扛によってオーバフロー全検出できる
のである。
出力レジスタ４は、切替器６の出力と切替器８の出力を
排他的に加えることによって連鎖し、正規の演算結果Ｓ
ｔ−得るようにしている。
排他的に加えることによって連鎖し、正規の演算結果Ｓ
ｔ−得るようにしている。
次に、モード１、モード２およびモード３のそｎぞｎに
ついて本実施例の動作全説明する。
ついて本実施例の動作全説明する。
（１）そ−ド１の場合
°第１データＡの固定値部分は上位８ビツトのＡＩ。
可変値部分は下位の２４ビツトであシ、第２データＢ（
常に可変値部分のみ）は２４ビツトであるようなモード
である。
常に可変値部分のみ）は２４ビツトであるようなモード
である。
このときには、比較器１０には第１データＡの上位８ピ
ツ）ＡＩと加算結果にの上位８ビツトＫｌとが入力する
。ところが、第２データＢＩＣは番１デ〜りＡの上位８
ビツトＡ１（固定値部分）に相当するビットは無いので
、第１データＡと第２データＢの各可変値部分同士の加
算結果にオーバフローが無けｎばＡ１とに１は等しい筈
である。もし、オーバフローがあｎば、比較器１０から
は不一致信号が発生し、切替器９を経て外部へ出力され
る。
ツ）ＡＩと加算結果にの上位８ビツトＫｌとが入力する
。ところが、第２データＢＩＣは番１デ〜りＡの上位８
ビツトＡ１（固定値部分）に相当するビットは無いので
、第１データＡと第２データＢの各可変値部分同士の加
算結果にオーバフローが無けｎばＡ１とに１は等しい筈
である。もし、オーバフローがあｎば、比較器１０から
は不一致信号が発生し、切替器９を経て外部へ出力され
る。
出力レジスタ４には、第１データＡの上位８ピツ）ＡＩ
と加算結果にの下位２４ビツト（Ｋ −Ｋｌ）とが排他
的に入カレ、この結果、第２−１図に示したように正規
の加算結果Ｓが得らｎるようになるＯ （２モード２の場合 第１データＡの固定値部分は上位１６ビツ） （Ａｌ＋
Ａ２ ）ｓ可変値部分に下位１６ビツト（Ａ−Ａｌ−Ａ
２＝Ａ３）であシ、第２データＢの可変値部分は１６ビ
ツトであるようなそ一ドである。
と加算結果にの下位２４ビツト（Ｋ −Ｋｌ）とが排他
的に入カレ、この結果、第２−１図に示したように正規
の加算結果Ｓが得らｎるようになるＯ （２モード２の場合 第１データＡの固定値部分は上位１６ビツ） （Ａｌ＋
Ａ２ ）ｓ可変値部分に下位１６ビツト（Ａ−Ａｌ−Ａ
２＝Ａ３）であシ、第２データＢの可変値部分は１６ビ
ツトであるようなそ一ドである。
比較器１０には第１データＡの上位１６ビツト（ＡＩ＋
Ａ２）と加算結果Ｓの上位１６ビツト（Ｋｌ十に２）と
が入力する０この場合にも、モード１の場合に述べたの
と同様な理由で、第１データＡと第２データＢの各可変
値部分同士の加算結果に基づくオーバフロー全比較器１
０からの不一致信号によって検出することができる。
Ａ２）と加算結果Ｓの上位１６ビツト（Ｋｌ十に２）と
が入力する０この場合にも、モード１の場合に述べたの
と同様な理由で、第１データＡと第２データＢの各可変
値部分同士の加算結果に基づくオーバフロー全比較器１
０からの不一致信号によって検出することができる。
出力レジスタ４には、第１データＡの上位１６ビツト（
Ａ１＋Ａ２）と加算結果にの上位１６ビツ）（Ｋ１＋に
２）とが排他的に入力し、この結果、第２−２図に示し
たような正規の加算結果Ｓが得らｎるようになる０ （３）モード３の場合 第１データＡの固定値部分が無く、第２データＢともど
も全幅（３２ビツト）が可変値部分であるようなモード
である０ この場合には、比較器１０の出力は切替器１０に受は入
ａｃ）−ｎず、加算器５からのキャリ信号Ｃがオーバフ
ロー信号として外部に取り出さｎるが、このことは、上
述したモード３の定義から自明のことである。また、出
力レジスタ４には加算結果Ｋ（３２ビツト幅）がそのま
＼入力し、したがって、第２−３図に示したような正規
の加算結果Ｓが得らｎる〇 〔発明の効果〕 本発明によれば、以上に詳述したように、全幅にわたっ
て演算する演算器の使用とキャリ切断回路の排除とが可
能になるため、ノー−ドウエアを単純化・低コスト化す
ることが可能であシ、またキャリ先取り制御のビット幅
が広くと詐るようになるので一段とキャリ遅延時間が短
縮化し、ひいては装置の高性能化に寄与することができ
るようになる。
Ａ１＋Ａ２）と加算結果にの上位１６ビツ）（Ｋ１＋に
２）とが排他的に入力し、この結果、第２−２図に示し
たような正規の加算結果Ｓが得らｎるようになる０ （３）モード３の場合 第１データＡの固定値部分が無く、第２データＢともど
も全幅（３２ビツト）が可変値部分であるようなモード
である０ この場合には、比較器１０の出力は切替器１０に受は入
ａｃ）−ｎず、加算器５からのキャリ信号Ｃがオーバフ
ロー信号として外部に取り出さｎるが、このことは、上
述したモード３の定義から自明のことである。また、出
力レジスタ４には加算結果Ｋ（３２ビツト幅）がそのま
＼入力し、したがって、第２−３図に示したような正規
の加算結果Ｓが得らｎる〇 〔発明の効果〕 本発明によれば、以上に詳述したように、全幅にわたっ
て演算する演算器の使用とキャリ切断回路の排除とが可
能になるため、ノー−ドウエアを単純化・低コスト化す
ることが可能であシ、またキャリ先取り制御のビット幅
が広くと詐るようになるので一段とキャリ遅延時間が短
縮化し、ひいては装置の高性能化に寄与することができ
るようになる。
第１図は本発明の一実施例、第３図は従来例をそれぞｎ
示し、第２図はこｎらの実施例および従来例の説明に使
用する図である。 １・・・・・・モードレジスタ、２，３，２０，３０・
・・・・・入力レジスタ、４．４０・・・・・・出力レ
ジスタ、５゜５０．５１．５２・・・・・・加算器、６
，７，８，９゜６０．６１．７０・・・・・・切替器、
１０・・・・・・比較器。 鵡 ３ 図
示し、第２図はこｎらの実施例および従来例の説明に使
用する図である。 １・・・・・・モードレジスタ、２，３，２０，３０・
・・・・・入力レジスタ、４．４０・・・・・・出力レ
ジスタ、５゜５０．５１．５２・・・・・・加算器、６
，７，８，９゜６０．６１．７０・・・・・・切替器、
１０・・・・・・比較器。 鵡 ３ 図
Claims (1)
- 【特許請求の範囲】 固定値部分と該固定値部分より下位の可変値部分とに排
他的に分割され、かつ両部分の割合が様々な第１データ
と可変値部分のみからなる第２データとの演算を行う演
算ユニットにおけるオーバフロー検出方式において、 外部から予め供給されるモード情報を格納するためのレ
ジスタと、 前記第１データと第２データとを全幅にわたって演算す
る演算器と、 前記第１データと該演算器の出力それぞれの固定値幅と
可変値幅を前記レジスタが保持するモード情報に応答し
て変更する複数個の切替器と、該切替え後の前記第１デ
ータと前記演算器出力の各固定値部分を比較する比較器
と、 前記第１データの固定値部分と前記演算器出力の可変値
部分とを連鎖して演算結果とする出力回路 とを設け、前記比較器における不一致結果によって前記
可変値部分の演算結果に対するオーバフローを検出する
ようにしたことを特徴とするオーバフロー検出方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080817A JPS61239327A (ja) | 1985-04-16 | 1985-04-16 | オ−バフロ−検出方式 |
| US06/852,278 US4768160A (en) | 1985-04-16 | 1986-04-15 | Arithmetic unit with simple overflow detection system |
| EP86105173A EP0198470B1 (en) | 1985-04-16 | 1986-04-15 | Arithmetic unit with simple overflow detection system |
| DE86105173T DE3688802T2 (de) | 1985-04-16 | 1986-04-15 | Arithmetische Einheit mit einfachem Überlaufdetektionssystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080817A JPS61239327A (ja) | 1985-04-16 | 1985-04-16 | オ−バフロ−検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239327A true JPS61239327A (ja) | 1986-10-24 |
| JPH0353652B2 JPH0353652B2 (ja) | 1991-08-15 |
Family
ID=13729000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080817A Granted JPS61239327A (ja) | 1985-04-16 | 1985-04-16 | オ−バフロ−検出方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4768160A (ja) |
| EP (1) | EP0198470B1 (ja) |
| JP (1) | JPS61239327A (ja) |
| DE (1) | DE3688802T2 (ja) |
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- 1985-04-16 JP JP60080817A patent/JPS61239327A/ja active Granted
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- 1986-04-15 EP EP86105173A patent/EP0198470B1/en not_active Expired - Lifetime
- 1986-04-15 US US06/852,278 patent/US4768160A/en not_active Expired - Fee Related
- 1986-04-15 DE DE86105173T patent/DE3688802T2/de not_active Expired - Fee Related
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|---|---|
| EP0198470A2 (en) | 1986-10-22 |
| US4768160A (en) | 1988-08-30 |
| DE3688802D1 (de) | 1993-09-09 |
| EP0198470A3 (en) | 1989-09-06 |
| EP0198470B1 (en) | 1993-08-04 |
| DE3688802T2 (de) | 1993-11-18 |
| JPH0353652B2 (ja) | 1991-08-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
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