JPH05108345A - 分岐命令処理装置 - Google Patents
分岐命令処理装置Info
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- JPH05108345A JPH05108345A JP3267954A JP26795491A JPH05108345A JP H05108345 A JPH05108345 A JP H05108345A JP 3267954 A JP3267954 A JP 3267954A JP 26795491 A JP26795491 A JP 26795491A JP H05108345 A JPH05108345 A JP H05108345A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 分岐命令実行をハードウエアで実現できるよ
うにし、データ処理速度および処理効率を高める。 【構成】 分岐命令の場合に、プログラムカウンタ１０
０の出力でこの出力に対応する分岐先アドレスを検索し
て出力する分岐アドレス格納用連想メモリ６１１〜６１
３を分岐先数分備える。分岐命令の場合、命令デコーダ
３１０の出力によりプログラムカウンタのインクリメン
トを停止し、この分岐アドレス格納用連想メモリ６１１
〜６１３から出力される分岐アドレスを分岐条件に従っ
て選択してプログラムカウンタ１００に与える。プログ
ラムカウンタ１００の出力は命令格納用メモリ２００に
与えられる。
うにし、データ処理速度および処理効率を高める。 【構成】 分岐命令の場合に、プログラムカウンタ１０
０の出力でこの出力に対応する分岐先アドレスを検索し
て出力する分岐アドレス格納用連想メモリ６１１〜６１
３を分岐先数分備える。分岐命令の場合、命令デコーダ
３１０の出力によりプログラムカウンタのインクリメン
トを停止し、この分岐アドレス格納用連想メモリ６１１
〜６１３から出力される分岐アドレスを分岐条件に従っ
て選択してプログラムカウンタ１００に与える。プログ
ラムカウンタ１００の出力は命令格納用メモリ２００に
与えられる。
Description
【０００１】
【産業上の利用分野】本発明は、ストアードプログラム
方式の演算処理装置に利用する。本発明は特にマルチウ
エイ分岐を効率的に実行する分岐命令処理装置に関す
る。
方式の演算処理装置に利用する。本発明は特にマルチウ
エイ分岐を効率的に実行する分岐命令処理装置に関す
る。
【０００２】
【従来の技術】ＬＳＩ製造技術の発達により、処理能力
の高いマイクロプロセッサが安価に利用できるようにな
ってきた。処理能力の高いマイクロプロセッサを実現す
るために、動作周波数を高速化したり、ハードウエアの
高集積化がはかられている。
の高いマイクロプロセッサが安価に利用できるようにな
ってきた。処理能力の高いマイクロプロセッサを実現す
るために、動作周波数を高速化したり、ハードウエアの
高集積化がはかられている。
【０００３】特に、近年のマイクロプロセッサは、デコ
ーダの負担軽減を狙って命令体系をワード固定長とし、
性能向上を図っている。この一つのワード固定長命令
は、複数のサブ命令からなり、同時に複数のハードウエ
ア動作を指定することができるものである。例えば、一
つのワード固定長命令においてＡＬＵ演算、データ転送
命令、その他のマイクロプロセッサ内制御のすべてを同
時に行うことが可能である。サブ命令としては、他にも
分岐命令や即値ロード命令などを用いることができる。
しかし、これら２つの命令はオペランドとして、それぞ
れ分岐アドレス部分、即値データ部分を保持する。その
ため、分岐命令と即値ロード命令は、ビット長の短い限
られたサブ命令としか同時に実行できない。これは、１
命令のビット長が限られている場合の欠点である。
ーダの負担軽減を狙って命令体系をワード固定長とし、
性能向上を図っている。この一つのワード固定長命令
は、複数のサブ命令からなり、同時に複数のハードウエ
ア動作を指定することができるものである。例えば、一
つのワード固定長命令においてＡＬＵ演算、データ転送
命令、その他のマイクロプロセッサ内制御のすべてを同
時に行うことが可能である。サブ命令としては、他にも
分岐命令や即値ロード命令などを用いることができる。
しかし、これら２つの命令はオペランドとして、それぞ
れ分岐アドレス部分、即値データ部分を保持する。その
ため、分岐命令と即値ロード命令は、ビット長の短い限
られたサブ命令としか同時に実行できない。これは、１
命令のビット長が限られている場合の欠点である。
【０００４】一方、ソフトウエアの生産性を向上させる
ため、マイクロプロセッサの命令体系に対しては、高級
言語とのセマンティックギャップを小さくすることが望
まれている。科学技術計算に幅広く使用されているＦＯ
ＲＴＲＡＮの分岐文に、 ＩＦ（Ｋ） 分岐先１，分岐先２，分岐先３ というものがある。これは条件式Ｋを評価し、その値が
「負」、「０」、「正」のいずれであるかにより、実行
をそれぞれ分岐先１、２、３のうちの一つに移すという
３方向分岐を行う文である。この文をマイクロプロセッ
サのアセンブラレベルで実現するにあたって、まず始め
に分岐先が２方向である場合について図１２を用いて説
明する。
ため、マイクロプロセッサの命令体系に対しては、高級
言語とのセマンティックギャップを小さくすることが望
まれている。科学技術計算に幅広く使用されているＦＯ
ＲＴＲＡＮの分岐文に、 ＩＦ（Ｋ） 分岐先１，分岐先２，分岐先３ というものがある。これは条件式Ｋを評価し、その値が
「負」、「０」、「正」のいずれであるかにより、実行
をそれぞれ分岐先１、２、３のうちの一つに移すという
３方向分岐を行う文である。この文をマイクロプロセッ
サのアセンブラレベルで実現するにあたって、まず始め
に分岐先が２方向である場合について図１２を用いて説
明する。
【０００５】図１２に示す数値演算処理装置における分
岐処理を行う装置では、プログラムカウンタ１００、こ
のプログラムカウンタ１００のインクリメンタ１５０、
プログラムカウンタ１００の出力する現在の値１０１に
よって命令２０１を出力する命令格納用メモリ２００、
この命令２０１をデコードする命令デコーダ３００、数
値演算処理装置のＡＬＵの演算結果に応じて変化するフ
ラグ４００、フラグ４００の出力するフラグの値４０１
によってインクリメンタ１５０の出力１５１と命令デコ
ーダ３００の出力３０１のいずれかを選択する選択回路
５００を備えている。
岐処理を行う装置では、プログラムカウンタ１００、こ
のプログラムカウンタ１００のインクリメンタ１５０、
プログラムカウンタ１００の出力する現在の値１０１に
よって命令２０１を出力する命令格納用メモリ２００、
この命令２０１をデコードする命令デコーダ３００、数
値演算処理装置のＡＬＵの演算結果に応じて変化するフ
ラグ４００、フラグ４００の出力するフラグの値４０１
によってインクリメンタ１５０の出力１５１と命令デコ
ーダ３００の出力３０１のいずれかを選択する選択回路
５００を備えている。
【０００６】次にこの装置における分岐処理動作を説明
する。命令格納用メモリ２００中の条件分岐命令が命令
デコーダ３００に出力されると、命令文中の分岐先アド
レス３０１と、インクリメンタ１５０の出力１５１が選
択回路５００に与えられる。選択回路５００は、その２
つの入力のうち、フラグ４００の値が条件分岐命令中の
条件を満たす場合には、分岐先アドレス３０１を、満た
さない場合には、インクリメンタ１５０の出力１５１を
値を選択する。選択回路５００の出力５０１は、次に実
行されるべきアドレスとしてプログラムカウンタ１００
に入力される。
する。命令格納用メモリ２００中の条件分岐命令が命令
デコーダ３００に出力されると、命令文中の分岐先アド
レス３０１と、インクリメンタ１５０の出力１５１が選
択回路５００に与えられる。選択回路５００は、その２
つの入力のうち、フラグ４００の値が条件分岐命令中の
条件を満たす場合には、分岐先アドレス３０１を、満た
さない場合には、インクリメンタ１５０の出力１５１を
値を選択する。選択回路５００の出力５０１は、次に実
行されるべきアドレスとしてプログラムカウンタ１００
に入力される。
【０００７】これを３方向に拡張するには、この条件分
岐命令を３個組み合わせて実行することになる。実際に
プログラムを作成すると次のようになる。
岐命令を３個組み合わせて実行することになる。実際に
プログラムを作成すると次のようになる。
【０００８】 ｃｍｐ ｒｌ，０ … 条件式ｒ１と０を比較 ｊｚ １０００ｈ … ｒ１が０の時１０００ｈへ ｊｓ ２０００ｈ … ｒ１が負の時２０００ｈへ ｊｌ ３０００ｈ … ｒ１が正の時３０００ｈへ ｃｍｐ ｄ，ｓ … 比較命令、比較結果が等しいとき
ゼロフラグをセット、ｄ＜ｓの時キャリフラグをセッ
ト、 ｊｚ Ｄ … 条件分岐命令、ゼロフラグがセットされ
ているとき、分岐、 ｊｓ Ｄ … 条件分岐命令、キャリフラグがセットさ
れているとき、分岐、 ｊｌ Ｄ … 条件分岐命令、ゼロフラグとキャリフラ
グがセットされていないとき、分岐、
ゼロフラグをセット、ｄ＜ｓの時キャリフラグをセッ
ト、 ｊｚ Ｄ … 条件分岐命令、ゼロフラグがセットされ
ているとき、分岐、 ｊｓ Ｄ … 条件分岐命令、キャリフラグがセットさ
れているとき、分岐、 ｊｌ Ｄ … 条件分岐命令、ゼロフラグとキャリフラ
グがセットされていないとき、分岐、
【０００９】
【発明が解決しようとする課題】３方向への分岐を実現
するためには、このプログラムに示すように、比較命令
と３個の条件分岐命令を組み合わせて実行する必要があ
った。しかし、この方法では実行ステップ数、命令格納
用メモリへのアクセス回数が多くなり、データ処理速度
と処理効率を低下させていた。
するためには、このプログラムに示すように、比較命令
と３個の条件分岐命令を組み合わせて実行する必要があ
った。しかし、この方法では実行ステップ数、命令格納
用メモリへのアクセス回数が多くなり、データ処理速度
と処理効率を低下させていた。
【００１０】本発明は上述の欠点を解決するもので、分
岐アドレス格納用連想メモリを複数設けることにより、
３方向への分岐命令を１命令で実現できるようにし、デ
ータ処理速度および処理効率を増加させることができる
分岐命令処理装置を提供することを目的とする。
岐アドレス格納用連想メモリを複数設けることにより、
３方向への分岐命令を１命令で実現できるようにし、デ
ータ処理速度および処理効率を増加させることができる
分岐命令処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、実行される命
令を格納する命令格納用メモリと、この命令をデコード
して条件分岐命令を出力する命令デコーダと、分岐条件
が設定されるレジスタと、このレジスタに設定された分
岐条件にしたがって分岐先アドレスを選択して出力する
第一の選択回路と、この選択された分岐先アドレスが入
力され次に実行すべき命令格納アドレスを上記命令格納
用メモリに出力するプログラムカウンタと、このプログ
ラムカウンタの出力をインクリメントするインクリメン
タとを備えた分岐命令処理装置において、分岐先数に対
応して複数個設けられ上記命令格納用メモリに与えられ
る上記プログラムカウンタの出力をキーとして対応する
分岐先アドレスを記憶し分岐先アドレスを上記第一の選
択回路に出力する分岐アドレス格納用連想メモリと、上
記第一の選択回路の出力と上記インクリメンタの出力と
を上記命令デコーダの出力にしたがって選択する第二の
選択回路とを備えたことを特徴とする。
令を格納する命令格納用メモリと、この命令をデコード
して条件分岐命令を出力する命令デコーダと、分岐条件
が設定されるレジスタと、このレジスタに設定された分
岐条件にしたがって分岐先アドレスを選択して出力する
第一の選択回路と、この選択された分岐先アドレスが入
力され次に実行すべき命令格納アドレスを上記命令格納
用メモリに出力するプログラムカウンタと、このプログ
ラムカウンタの出力をインクリメントするインクリメン
タとを備えた分岐命令処理装置において、分岐先数に対
応して複数個設けられ上記命令格納用メモリに与えられ
る上記プログラムカウンタの出力をキーとして対応する
分岐先アドレスを記憶し分岐先アドレスを上記第一の選
択回路に出力する分岐アドレス格納用連想メモリと、上
記第一の選択回路の出力と上記インクリメンタの出力と
を上記命令デコーダの出力にしたがって選択する第二の
選択回路とを備えたことを特徴とする。
【００１２】なお、プログラムカウンタの出力と各分岐
アドレス格納用連想メモリの出力とをそれぞれ加算する
加算器を備えることができる。
アドレス格納用連想メモリの出力とをそれぞれ加算する
加算器を備えることができる。
【００１３】
【作用】命令格納用メモリから出力された命令は命令デ
コーダでデコードされる。同時に分岐アドレス格納用連
想メモリはプログラムカウンタの値をキーとして分岐ア
ドレスを検索してそれぞれ出力する。この複数の分岐ア
ドレス格納用連想メモリの出力する分岐アドレスの何れ
かをレジスタの出力に基づいて第一の選択回路で選択す
る。この選択された分岐アドレスは、命令デコーダの出
力にしたがって、この分岐アドレスかインクリメンタ出
力のいずれかを選択してプログラムカウンタに与えられ
る。このため分岐命令を実行しているときはレジスタの
出力する値によってそれぞれの分岐アドレス格納用連想
メモリから出力される分岐アドレスがプログラムカウン
タに入力されて分岐命令を実行する。分岐命令でない場
合はプログラムカウンタはインクリメントされる。
コーダでデコードされる。同時に分岐アドレス格納用連
想メモリはプログラムカウンタの値をキーとして分岐ア
ドレスを検索してそれぞれ出力する。この複数の分岐ア
ドレス格納用連想メモリの出力する分岐アドレスの何れ
かをレジスタの出力に基づいて第一の選択回路で選択す
る。この選択された分岐アドレスは、命令デコーダの出
力にしたがって、この分岐アドレスかインクリメンタ出
力のいずれかを選択してプログラムカウンタに与えられ
る。このため分岐命令を実行しているときはレジスタの
出力する値によってそれぞれの分岐アドレス格納用連想
メモリから出力される分岐アドレスがプログラムカウン
タに入力されて分岐命令を実行する。分岐命令でない場
合はプログラムカウンタはインクリメントされる。
【００１４】
【実施例】以下図面を参照して本発明実施例を説明す
る。
る。
【００１５】図１は本発明の第一実施例の分岐処理装置
の構成を示すものである。この第一実施例装置は、実行
される命令を格納する命令格納用メモリ２００と、この
命令をデコードして条件分岐命令を出力する命令デコー
ダ３１０と、分岐条件が設定されるレジスタ８００と、
このレジスタ８００に設定された分岐条件にしたがって
分岐先アドレスを選択して出力する第一の選択回路５１
０と、この選択された分岐先アドレスが入力され次に実
行すべき命令格納アドレスを上記命令格納用メモリに出
力するプログラムカウンタ１００と、プログラムカウン
タ１００の出力をインクリメントするインクリメンタ１
５０とを備えた分岐命令処理装置において、本発明の特
徴とする分岐先数に対応して複数個設けられ命令格納用
メモリ２００に与えられるプログラムカウンタ１００の
出力をキーとして対応する分岐先アドレスを記憶し分岐
先アドレスを上記第一の選択回路に出力する分岐アドレ
ス格納用連想メモリ６１１、６１２、６１３と、上記第
一の選択回路５１０の出力と上記インクリメンタ１５０
の出力とを上記命令デコーダ３１０の出力にしたがって
選択する第二の選択回路５５０とを備えている。
の構成を示すものである。この第一実施例装置は、実行
される命令を格納する命令格納用メモリ２００と、この
命令をデコードして条件分岐命令を出力する命令デコー
ダ３１０と、分岐条件が設定されるレジスタ８００と、
このレジスタ８００に設定された分岐条件にしたがって
分岐先アドレスを選択して出力する第一の選択回路５１
０と、この選択された分岐先アドレスが入力され次に実
行すべき命令格納アドレスを上記命令格納用メモリに出
力するプログラムカウンタ１００と、プログラムカウン
タ１００の出力をインクリメントするインクリメンタ１
５０とを備えた分岐命令処理装置において、本発明の特
徴とする分岐先数に対応して複数個設けられ命令格納用
メモリ２００に与えられるプログラムカウンタ１００の
出力をキーとして対応する分岐先アドレスを記憶し分岐
先アドレスを上記第一の選択回路に出力する分岐アドレ
ス格納用連想メモリ６１１、６１２、６１３と、上記第
一の選択回路５１０の出力と上記インクリメンタ１５０
の出力とを上記命令デコーダ３１０の出力にしたがって
選択する第二の選択回路５５０とを備えている。
【００１６】なお、１５１はインクリメンタ１５０の出
力、２０１は命令格納用メモリ２００から選び出された
命令、３０１は命令デコーダ３１０の出力、６０１、６
０２、６０３は分岐アドレス格納用連想メモリ６１１、
６１２、６１３の出力、５１１は選択回路５１０の出
力、５５１は選択回路５５０の出力である。
力、２０１は命令格納用メモリ２００から選び出された
命令、３０１は命令デコーダ３１０の出力、６０１、６
０２、６０３は分岐アドレス格納用連想メモリ６１１、
６１２、６１３の出力、５１１は選択回路５１０の出
力、５５１は選択回路５５０の出力である。
【００１７】次に本第一実施例の動作を説明する。
【００１８】命令デコーダ３１０は、３方向分岐命令が
与えられると、選択回路５５０に、３方向分岐命令が与
えられたことを知らせる信号３１２を出力する。
与えられると、選択回路５５０に、３方向分岐命令が与
えられたことを知らせる信号３１２を出力する。
【００１９】選択回路５１０は、レジスタ８００の値が
「負」、「０」、「正」のいずれかによって出力データ
を選択するため、図２に示すように構成されている。図
２において、符号５２１は、レジスタ８００の値が
「正」の場合のみ開き、そのゲートに入力されたアドレ
スを通すゲート、符号５２２は、レジスタ８００の値が
「０」の場合のみ同様の働きをするゲート、符号５２３
は、レジスタ８００の値が「負」の場合のみ同様の働き
をするゲートである。この図２においては、「２」の補
数表現を用い、利用するレジスタのビット幅が５ビット
であるものとしている。
「負」、「０」、「正」のいずれかによって出力データ
を選択するため、図２に示すように構成されている。図
２において、符号５２１は、レジスタ８００の値が
「正」の場合のみ開き、そのゲートに入力されたアドレ
スを通すゲート、符号５２２は、レジスタ８００の値が
「０」の場合のみ同様の働きをするゲート、符号５２３
は、レジスタ８００の値が「負」の場合のみ同様の働き
をするゲートである。この図２においては、「２」の補
数表現を用い、利用するレジスタのビット幅が５ビット
であるものとしている。
【００２０】命令格納用メモリ２００には、図３に示す
ような命令が格納されているとする。分岐アドレス格納
用連想メモリ６１１、６１２、６１３には、それぞれ図
４、図５、図６に示すようなデータが格納されているも
のとする。図３において、‘ＩＦ Ｋ’とはＦＯＲＴＲ
ＡＮの ‘ＩＦ （Ｋ） 分岐先１，分岐先２，分岐先３’ の文と同等の命令であるとする。
ような命令が格納されているとする。分岐アドレス格納
用連想メモリ６１１、６１２、６１３には、それぞれ図
４、図５、図６に示すようなデータが格納されているも
のとする。図３において、‘ＩＦ Ｋ’とはＦＯＲＴＲ
ＡＮの ‘ＩＦ （Ｋ） 分岐先１，分岐先２，分岐先３’ の文と同等の命令であるとする。
【００２１】プログラムカウンタ１００の値１０１が
「１０」のとき、命令格納用メモリ２００から出力され
た命令２０１は、命令デコーダ３１０でデコードされ
る。これと同時に分岐アドレス格納用連想メモリ６１
１、６１２、６１３では、プログラムカウンタ１００の
値「１０」をキーとしてそれぞれ検索され、分岐アドレ
ス「１００００００ｈ」、分岐アドレス「２０００００
０ｈ」、分岐アドレス「３００００００ｈ」をそれぞれ
選択回路５１０へ出力する。選択回路５１０では、レジ
スタ８００の値にしたがって、各分岐アドレスのいずれ
かを選択し、さらに選択回路５５０へ出力する。選択回
路５５０は、命令デコーダ３１０の出力３１２にしたが
って、選択回路５１０からの出力５１１とインクリメン
タ１５０の出力１５１のいずれかをプログラムカウンタ
１００に与える。
「１０」のとき、命令格納用メモリ２００から出力され
た命令２０１は、命令デコーダ３１０でデコードされ
る。これと同時に分岐アドレス格納用連想メモリ６１
１、６１２、６１３では、プログラムカウンタ１００の
値「１０」をキーとしてそれぞれ検索され、分岐アドレ
ス「１００００００ｈ」、分岐アドレス「２０００００
０ｈ」、分岐アドレス「３００００００ｈ」をそれぞれ
選択回路５１０へ出力する。選択回路５１０では、レジ
スタ８００の値にしたがって、各分岐アドレスのいずれ
かを選択し、さらに選択回路５５０へ出力する。選択回
路５５０は、命令デコーダ３１０の出力３１２にしたが
って、選択回路５１０からの出力５１１とインクリメン
タ１５０の出力１５１のいずれかをプログラムカウンタ
１００に与える。
【００２２】例えば、レジスタ８００の値が「正」の場
合、分岐アドレス格納用連想メモリ６１１から出力され
た値「１００００００ｈ」とインクリメンタ１５０の出
力１５１の値「１１」が選択回路５５０に与えられる。
しかし、選択回路５５０は、命令デコーダ３１０の出力
３１２が３方向分岐命令実行中であることを示している
ため、分岐格納用連想メモリ６１１の出力した値「１０
０００００ｈ」をプログラムカウンタ１００に出力す
る。またレジスタ８００の値が「０」である場合も同様
にして、分岐アドレス格納用メモリ６１２から出力され
た値「２００００００ｈ」が選択回路５１０、５５０を
介してプログラムカウンタ１００に出力される。レジス
タ８００の値が「負」の場合も同様で、分岐アドレス格
納用メモリ６１３から出力された値「３００００００
ｈ」が選択回路５１０、５５０を介してプログラムカウ
ンタ１００に出力される。
合、分岐アドレス格納用連想メモリ６１１から出力され
た値「１００００００ｈ」とインクリメンタ１５０の出
力１５１の値「１１」が選択回路５５０に与えられる。
しかし、選択回路５５０は、命令デコーダ３１０の出力
３１２が３方向分岐命令実行中であることを示している
ため、分岐格納用連想メモリ６１１の出力した値「１０
０００００ｈ」をプログラムカウンタ１００に出力す
る。またレジスタ８００の値が「０」である場合も同様
にして、分岐アドレス格納用メモリ６１２から出力され
た値「２００００００ｈ」が選択回路５１０、５５０を
介してプログラムカウンタ１００に出力される。レジス
タ８００の値が「負」の場合も同様で、分岐アドレス格
納用メモリ６１３から出力された値「３００００００
ｈ」が選択回路５１０、５５０を介してプログラムカウ
ンタ１００に出力される。
【００２３】次に本発明第二実施例を図７ないし図１１
に基づいて説明する。
に基づいて説明する。
【００２４】この第二実施例は第一実施例と比べると、
プログラムカウンタ１００の出力と分岐アドレス格納用
連想メモリ６１１の出力６０１の値とを加算し選択回路
５１０に与える加算器７１１、プログラムカウンタ１０
０の出力と分岐アドレス格納用連想メモリ６１２の出力
６０２の値とを加算し選択回路５１０に与える加算器７
１２、プログラムカウンタ１００の出力と分岐アドレス
格納用連想メモリ６１３の出力６０３の値とを加算し選
択回路５１０に与える加算器７１２とを備えている点が
異なる。
プログラムカウンタ１００の出力と分岐アドレス格納用
連想メモリ６１１の出力６０１の値とを加算し選択回路
５１０に与える加算器７１１、プログラムカウンタ１０
０の出力と分岐アドレス格納用連想メモリ６１２の出力
６０２の値とを加算し選択回路５１０に与える加算器７
１２、プログラムカウンタ１００の出力と分岐アドレス
格納用連想メモリ６１３の出力６０３の値とを加算し選
択回路５１０に与える加算器７１２とを備えている点が
異なる。
【００２５】この第二実施例の動作を説明する。
【００２６】選択回路５１０は、レジスタ８００の値が
「負」、「０」、「正」のいずれであるかによって、デ
ータを選択するため、図２に示したように構成する。
「負」、「０」、「正」のいずれであるかによって、デ
ータを選択するため、図２に示したように構成する。
【００２７】命令格納用メモリ２００には図８に示すよ
うな命令が格納されているとする。分岐アドレス格納用
連想メモリ６１１、６１２、６１３にはそれぞれ図９、
図１０、図１１に示すようなデータが格納されていると
する。図８において、‘ＩＦＫ’とはＦＯＲＴＲＡＮの ‘ＩＦ （Ｋ） 分岐先１，分岐先２，分岐先３’ の文と同等の命令であるとする。
うな命令が格納されているとする。分岐アドレス格納用
連想メモリ６１１、６１２、６１３にはそれぞれ図９、
図１０、図１１に示すようなデータが格納されていると
する。図８において、‘ＩＦＫ’とはＦＯＲＴＲＡＮの ‘ＩＦ （Ｋ） 分岐先１，分岐先２，分岐先３’ の文と同等の命令であるとする。
【００２８】プログラムカウンタ１００の値が「１０」
のとき、命令２０１は、命令デコーダ３１０でデコード
される。これと同時に分岐アドレス格納用連想メモリ６
１１、６１２、６１３では、プログラムカウンタの値
「１０」をキーとしてそれぞれ検索され、分岐アドレス
「１００ｈ」、分岐アドレス「２００ｈ」、分岐アドレ
ス「３００ｈ」をそれぞれ加算器７１１、７１２、７１
３に出力する。加算器７１１では、分岐アドレス格納用
連想メモリ６１１の出力６０１の値とプログラムカウン
タ１００の出力１０１とを加算して選択回路５１０に出
力する。加算器７１２、加算器７１３も同様である。選
択回路５１０では、レジスタ８００の保持する値にした
がって、加算器７１１、７１２、７１３それぞれからの
出力７０１、７０２、７０３のいずれかを選択し、選択
回路５５０に出力する。選択回路５５０は命令デコーダ
３１０の出力３１２にしたがって、選択回路５１０の出
力５１１とインクリメンタ１５０の出力１５１とのいず
れかをプログラムカウンタ１００に出力する。
のとき、命令２０１は、命令デコーダ３１０でデコード
される。これと同時に分岐アドレス格納用連想メモリ６
１１、６１２、６１３では、プログラムカウンタの値
「１０」をキーとしてそれぞれ検索され、分岐アドレス
「１００ｈ」、分岐アドレス「２００ｈ」、分岐アドレ
ス「３００ｈ」をそれぞれ加算器７１１、７１２、７１
３に出力する。加算器７１１では、分岐アドレス格納用
連想メモリ６１１の出力６０１の値とプログラムカウン
タ１００の出力１０１とを加算して選択回路５１０に出
力する。加算器７１２、加算器７１３も同様である。選
択回路５１０では、レジスタ８００の保持する値にした
がって、加算器７１１、７１２、７１３それぞれからの
出力７０１、７０２、７０３のいずれかを選択し、選択
回路５５０に出力する。選択回路５５０は命令デコーダ
３１０の出力３１２にしたがって、選択回路５１０の出
力５１１とインクリメンタ１５０の出力１５１とのいず
れかをプログラムカウンタ１００に出力する。
【００２９】例えば、レジスタ８００の値が「正」の場
合、加算器７１１から出力された「１１０ｈ」とインク
リメンタ１５０の出力１５１の値が選択回路５５０に与
えられる。しかし選択回路５５０は、命令デコーダ３１
０からの出力３１２が、３方向分岐命令を実行中である
ことを示しているため、加算器７１１の出力７０１の値
「１１０ｈ」をプログラムカウンタ１００に出力する。
レジスタ８００の値が「０」の場合も同様に、加算器７
１２の出力７０２の値「２１０ｈ」が選択回路５５０を
通してプログラムカウンタ１００に出力される。レジス
タ８００の値が「負」の場合も同様で、加算器７１３の
出力７０３の値「３１０ｈ」がプログラムカウンタ１０
０に出力される。
合、加算器７１１から出力された「１１０ｈ」とインク
リメンタ１５０の出力１５１の値が選択回路５５０に与
えられる。しかし選択回路５５０は、命令デコーダ３１
０からの出力３１２が、３方向分岐命令を実行中である
ことを示しているため、加算器７１１の出力７０１の値
「１１０ｈ」をプログラムカウンタ１００に出力する。
レジスタ８００の値が「０」の場合も同様に、加算器７
１２の出力７０２の値「２１０ｈ」が選択回路５５０を
通してプログラムカウンタ１００に出力される。レジス
タ８００の値が「負」の場合も同様で、加算器７１３の
出力７０３の値「３１０ｈ」がプログラムカウンタ１０
０に出力される。
【００３０】この第二実施例が第一実施例と異なるとこ
ろは、分岐先が相対アドレスでも指定することができる
ことにある。
ろは、分岐先が相対アドレスでも指定することができる
ことにある。
【００３１】なお、上記実施例では、選択回路の制御を
「２」の補数であり、かつ扱うデータが５ビットである
として説明した。しかし、「１」の補数を用いたり、デ
ータのビット数が１６ビット幅や３２ビット幅を用いた
場合でも同様の効果が得られることは明らかである。
「２」の補数であり、かつ扱うデータが５ビットである
として説明した。しかし、「１」の補数を用いたり、デ
ータのビット数が１６ビット幅や３２ビット幅を用いた
場合でも同様の効果が得られることは明らかである。
【００３２】
【発明の効果】このように、本発明は、分岐アドレス格
納用連想メモリを複数設けることにより、従来４命令で
あった３方向への分岐命令を１命令で実現できる。この
ことにより、マイクロプロセッサのデータ処理速度およ
び処理効率を増加させることができる。また、高級言語
とのセマンティックギャップを減少させることができ
る。
納用連想メモリを複数設けることにより、従来４命令で
あった３方向への分岐命令を１命令で実現できる。この
ことにより、マイクロプロセッサのデータ処理速度およ
び処理効率を増加させることができる。また、高級言語
とのセマンティックギャップを減少させることができ
る。
【００３３】さらに、従来１命令中の分岐アドレス値を
保持させていたビット部分には他のサブ命令を指定する
ことができるため、その分、処理効率を上げることがで
きる。なお、分岐アドレス格納用メモリの容量は分岐命
令の分岐先数の総和だけあれば十分であり、その容量が
増大することはない。
保持させていたビット部分には他のサブ命令を指定する
ことができるため、その分、処理効率を上げることがで
きる。なお、分岐アドレス格納用メモリの容量は分岐命
令の分岐先数の総和だけあれば十分であり、その容量が
増大することはない。
【図１】本発明第一実施例を示すブロック図。
【図２】選択回路５１０の構成図。
【図３】第一実施例命令格納用メモリの内容を示す図。
【図４】第一実施例分岐アドレス格納用連想メモリの内
容を示す図。
容を示す図。
【図５】第一実施例分岐アドレス格納用連想メモリの内
容を示す図。
容を示す図。
【図６】第一実施例分岐アドレス格納用連想メモリの内
容を示す図。
容を示す図。
【図７】本発明第二実施例を示すブロック図。
【図８】第二実施例命令格納用メモリの内容を示す図。
【図９】第二実施例分岐アドレス格納用連想メモリの内
容を示す図。
容を示す図。
【図１０】第二実施例分岐アドレス格納用連想メモリの
内容を示す図。
内容を示す図。
【図１１】第二実施例分岐アドレス格納用連想メモリの
内容を示す図。
内容を示す図。
【図１２】従来例を示すブロック図。
１００ プログラムカウンタ １０１ プログラムカウンタの出力 １５０ インクリメンタ １５１ インクリメンタの出力 ２００ 命令格納用メモリ ２０１ 実行される命令 ３００、３１０ 命令デコーダ ３０１ 命令デコーダ３００の出力 ４００ フラグ ４０１ フラグの値 ５００、５１０、５５０ 選択回路 ５０１ 選択回路５００の出力 ５１１ 選択回路５１０の出力 ５２１、５２２、５２３ 選択用ゲート ５５１ 選択回路５５０の出力 ６０１、６０２、６０３ 分岐アドレス格納用連想メモ
リの出力 ６１１、６１２、６１３ 分岐アドレス格納用連想メモ
リ ７０１、７０２、７０３ 加算器の出力 ７１１、７１２、７１３ 加算器 ８００ レジスタ
リの出力 ６１１、６１２、６１３ 分岐アドレス格納用連想メモ
リ ７０１、７０２、７０３ 加算器の出力 ７１１、７１２、７１３ 加算器 ８００ レジスタ
Claims (2)
- 【請求項１】 実行される命令を格納する命令格納用メ
モリと、 この命令をデコードして条件分岐命令を出力する命令デ
コーダと、 分岐条件が設定されるレジスタと、 このレジスタに設定された分岐条件にしたがって分岐先
アドレスを選択して出力する第一の選択回路と、 この選択された分岐先アドレスが入力され次に実行すべ
き命令格納アドレスを上記命令格納用メモリに出力する
プログラムカウンタと、 このプログラムカウンタの出力をインクリメントするイ
ンクリメンタとを備えた分岐命令処理装置において、 分岐先数に対応して複数個設けられ上記命令格納用メモ
リに与えられる上記プログラムカウンタの出力をキーと
して対応する分岐先アドレスを記憶し分岐先アドレスを
上記第一の選択回路に出力する分岐アドレス格納用連想
メモリと、 上記第一の選択回路の出力と上記インクリメンタの出力
とを上記命令デコーダの出力にしたがって選択する第二
の選択回路とを備えたことを特徴とする分岐命令処理装
置。 - 【請求項２】 上記分岐アドレス格納用連想メモリの出
力する分岐アドレスと上記プログラムカウンタの出力と
をそれぞれ加算し上記第一の選択回路に与える複数の加
算器を備える請求項１記載の分岐命令処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267954A JPH05108345A (ja) | 1991-10-16 | 1991-10-16 | 分岐命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267954A JPH05108345A (ja) | 1991-10-16 | 1991-10-16 | 分岐命令処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108345A true JPH05108345A (ja) | 1993-04-30 |
Family
ID=17451906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267954A Pending JPH05108345A (ja) | 1991-10-16 | 1991-10-16 | 分岐命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108345A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724563A (en) * | 1995-04-12 | 1998-03-03 | Matsushita Electric Industrial Co., Ltd. | Pipeline processsor |
| US6334184B1 (en) | 1998-03-24 | 2001-12-25 | International Business Machines Corporation | Processor and method of fetching an instruction that select one of a plurality of decoded fetch addresses generated in parallel to form a memory request |
| KR100381876B1 (ko) * | 1995-07-03 | 2003-07-18 | 텍사스 인스트루먼츠 인코포레이티드 | 프로그램카운팅시스템및카운터의동작방법 |
| JP2005018191A (ja) * | 2003-06-24 | 2005-01-20 | Yokogawa Electric Corp | 不揮発性メモリ装置及び不揮発性メモリ装置のアクセス方法 |
| JP2020505674A (ja) * | 2017-01-19 | 2020-02-20 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 間接的に指定された位置への条件付き分岐 |
-
1991
- 1991-10-16 JP JP3267954A patent/JPH05108345A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724563A (en) * | 1995-04-12 | 1998-03-03 | Matsushita Electric Industrial Co., Ltd. | Pipeline processsor |
| KR100381876B1 (ko) * | 1995-07-03 | 2003-07-18 | 텍사스 인스트루먼츠 인코포레이티드 | 프로그램카운팅시스템및카운터의동작방법 |
| US6334184B1 (en) | 1998-03-24 | 2001-12-25 | International Business Machines Corporation | Processor and method of fetching an instruction that select one of a plurality of decoded fetch addresses generated in parallel to form a memory request |
| JP2005018191A (ja) * | 2003-06-24 | 2005-01-20 | Yokogawa Electric Corp | 不揮発性メモリ装置及び不揮発性メモリ装置のアクセス方法 |
| JP2020505674A (ja) * | 2017-01-19 | 2020-02-20 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 間接的に指定された位置への条件付き分岐 |
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