JP4330472B2

JP4330472B2 - Processing equipment

Info

Publication number: JP4330472B2
Application number: JP2004086773A
Authority: JP
Inventors: 達夫平松; 洋中島; 真小曽根
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2009-09-16
Anticipated expiration: 2024-03-24
Also published as: JP2005277673A

Description

この発明は、集積回路技術に関し、特にリコンフィギュラブル回路を備えた処理装置に関する。 The present invention relates to integrated circuit technology, and more particularly, to a processing apparatus including a reconfigurable circuit.

近年、アプリケーションに応じてハードウェアの動作を変更可能なリコンフィギュラブルプロセッサの開発が進められている。リコンフィギュラブルプロセッサを実現するためのアーキテクチャとしては、ＤＳＰ(Digital Signal Processor)や、ＦＰＧＡ(Field Programmable Gate Array)を用いる方法が存在する。 In recent years, development of reconfigurable processors capable of changing hardware operations in accordance with applications has been underway. As an architecture for realizing a reconfigurable processor, there are methods using a DSP (Digital Signal Processor) and an FPGA (Field Programmable Gate Array).

ＦＰＧＡ（Field Programmable Gate Array）はＬＳＩ製造後に回路データを書き込んで比較的自由に回路構成を設計することが可能であり、専用ハードウエアの設計に利用されている。ＦＰＧＡは、論理回路の真理値表を格納するためのルックアップテーブル（ＬＵＴ）と出力用のフリップフロップからなる基本セルと、その基本セル間を結ぶプログラマブルな配線リソースとを含む。ＦＰＧＡでは、ＬＵＴに格納するデータと配線データを書き込むことで目的とする論理演算を実現できる。しかし、ＦＰＧＡでＬＳＩを設計した場合、ＡＳＩＣ（Application Specific IC）による設計と比べると、実装面積が非常に大きくなり、コスト高になる。そこで、ＦＰＧＡを動的に再構成することで、回路構成の再利用を図る方法が提案されている（例えば、特許文献１参照。）。
特開平１０−２５６３８３号公報 An FPGA (Field Programmable Gate Array) can design circuit configuration relatively freely by writing circuit data after LSI manufacture, and is used for designing dedicated hardware. The FPGA includes a lookup table (LUT) for storing a truth table of a logic circuit, a basic cell composed of an output flip-flop, and a programmable wiring resource connecting the basic cells. In the FPGA, a target logical operation can be realized by writing data stored in the LUT and wiring data. However, when an LSI is designed using an FPGA, the mounting area is very large and the cost is high as compared with an ASIC (Application Specific IC) design. Thus, a method has been proposed in which the circuit configuration is reused by dynamically reconfiguring the FPGA (see, for example, Patent Document 1).
Japanese Patent Laid-Open No. 10-256383

ＦＰＧＡは回路構成の設計自由度が高く、汎用的である反面、全ての基本セル間の接続を可能とするため、多数のスイッチとスイッチのＯＮ／ＯＦＦを制御するための制御回路を含む必要があり、必然的に制御回路の実装面積が大きくなる。また、基本セル間の接続に複雑な配線パターンをとるため、配線が長くなる傾向があり、さらに１本の配線に多くのスイッチが接続される構造のため、遅延が大きくなる。そのため、ＦＰＧＡによるＬＳＩは、試作や実験のために利用されるにとどまることが多く、実装効率、性能、コストなどを考えると、量産には適していない。さらに、ＦＰＧＡでは、多数のＬＵＴ方式の基本セルに構成情報を送る必要があるため、回路のコンフィグレーションにはかなりの時間がかかる。そのため、瞬時に回路構成の切り替えが必要な用途にはＦＰＧＡは適していない。 The FPGA has a high degree of design freedom in circuit configuration and is general-purpose. On the other hand, in order to enable connection between all the basic cells, it is necessary to include a large number of switches and a control circuit for controlling ON / OFF of the switches. This inevitably increases the mounting area of the control circuit. Further, since a complicated wiring pattern is used for the connection between the basic cells, the wiring tends to be long, and the delay increases because of the structure in which many switches are connected to one wiring. For this reason, FPGA based LSIs are often used only for trial manufacture and experiments, and are not suitable for mass production in view of mounting efficiency, performance, cost, and the like. Furthermore, in the FPGA, it is necessary to send configuration information to a large number of basic cells of the LUT method, so that it takes a considerable time to configure the circuit. For this reason, the FPGA is not suitable for applications that require instantaneous switching of the circuit configuration.

それらの課題を解決するため、近年、ＡＬＵ(Arithmetic Logic Unit)と呼ばれる基本演算機能を持つ多機能素子を多段に並べたＡＬＵアレイの検討が行われるようになった。ＡＬＵアレイでは、処理が上から下の一方向に流れるので、水平方向のＡＬＵを結ぶ配線は基本的には不要である。そのため、ＦＰＧＡと比較して回路規模を小さくすることが可能となる。従来、ＡＬＵに対して定数をどのように与えるといった実装レベルの研究については行われていない。 In order to solve these problems, in recent years, an ALU array called an ALU (Arithmetic Logic Unit) in which multi-functional elements having basic arithmetic functions are arranged in multiple stages has been studied. In the ALU array, processing flows in one direction from the top to the bottom, so wiring that connects the ALUs in the horizontal direction is basically unnecessary. Therefore, the circuit scale can be reduced as compared with the FPGA. Conventionally, there has been no research on implementation level such as how to give constants to ALU.

本発明はこうした状況に鑑みてなされたもので、その目的は、定数データを効率よくＡＬＵなどの論理回路に与えることのできる技術の提供にある。 The present invention has been made in view of such circumstances, and an object thereof is to provide a technique capable of efficiently supplying constant data to a logic circuit such as an ALU.

本発明の処理装置は、複数の演算機能を選択的に実行可能な論理回路を複数備えたリコンフィギュラブル回路と、論理回路の機能を設定して、前記リコンフィギュラブル回路に所期の回路を構成するための設定データを記憶する設定部と、前記リコンフィギュラブル回路に所期の設定データを供給するように前記設定部を制御する制御部とを備え、前記設定部は、定数データを記憶する複数のテーブルを保持すると共に、テーブルに記憶した定数データを論理回路の入力に供給し、前記リコンフィギュラブル回路は、複数のテーブルの出力と、論理回路の入力とを接続する接続部を有することを特徴とする。
Processing apparatus of the present invention includes a reconfigurable circuit having a plurality of selectively executable logic circuit multiple calculation function, set the function of the logic circuit, intended circuit to the reconfigurable circuit And a control unit for controlling the setting unit to supply desired setting data to the reconfigurable circuit, and the setting unit stores constant data. While holding a plurality of tables to be stored and supplying constant data stored in the tables to the input of the logic circuit, the reconfigurable circuit has a connection unit for connecting the outputs of the plurality of tables and the inputs of the logic circuit. It is characterized by having .

なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、コンピュータプログラムとして表現したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above components and the expression of the present invention expressed as a method, apparatus, system, and computer program are also effective as an aspect of the present invention.

本発明によれば、定数データを効率よくリコンフィギュラブル回路に供給することのできる技術を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the technique which can supply constant data to a reconfigurable circuit efficiently can be provided.

図１は、実施の形態に係る処理装置１０の構成図である。処理装置１０は、集積回路装置２６を備える。集積回路装置２６は、回路構成を再構成可能とする機能を有する。集積回路装置２６は１チップとして構成され、リコンフィギュラブル回路１２、設定部１４、制御部１８、内部状態保持回路２０、出力回路２２および経路部２４を備える。リコンフィギュラブル回路１２は、設定を変更することにより、機能の変更を可能とする。 FIG. 1 is a configuration diagram of a processing apparatus 10 according to the embodiment. The processing device 10 includes an integrated circuit device 26. The integrated circuit device 26 has a function that makes it possible to reconfigure the circuit configuration. The integrated circuit device 26 is configured as one chip, and includes a reconfigurable circuit 12, a setting unit 14, a control unit 18, an internal state holding circuit 20, an output circuit 22, and a path unit 24. The reconfigurable circuit 12 can change the function by changing the setting.

設定部１４は、第１設定部１４ａ、第２設定部１４ｂ、第３設定部１４ｃ、第４設定部１４ｄおよび選択器１６を有し、リコンフィギュラブル回路１２に所期の回路を構成するための設定データ４０を供給する。設定部１４は、プログラムカウンタのカウント値に基づいて記憶したデータを出力するコマンドメモリとして構成されてもよい。経路部２４は、フィードバックパスとして機能し、リコンフィギュラブル回路１２の出力を、リコンフィギュラブル回路１２の入力に接続する。内部状態保持回路２０および出力回路２２は、例えばデータフリップフロップ（Ｄ−ＦＦ）などの順序回路として構成され、リコンフィギュラブル回路１２の出力を受ける。内部状態保持回路２０は経路部２４に接続されている。リコンフィギュラブル回路１２は組合せ回路として構成される。 The setting unit 14 includes a first setting unit 14a, a second setting unit 14b, a third setting unit 14c, a fourth setting unit 14d, and a selector 16, and configures an intended circuit in the reconfigurable circuit 12. The setting data 40 is supplied. The setting unit 14 may be configured as a command memory that outputs stored data based on the count value of the program counter. The path unit 24 functions as a feedback path, and connects the output of the reconfigurable circuit 12 to the input of the reconfigurable circuit 12. The internal state holding circuit 20 and the output circuit 22 are configured as sequential circuits such as a data flip-flop (D-FF), for example, and receive the output of the reconfigurable circuit 12. The internal state holding circuit 20 is connected to the path unit 24. The reconfigurable circuit 12 is configured as a combinational circuit.

リコンフィギュラブル回路１２は、機能の変更が可能な論理回路を有して構成される。具体的にリコンフィギュラブル回路１２は、複数の演算機能を選択的に実行可能な論理回路の集合体を複数段に配列させた構成を有し、前段の論理回路列の出力と後段の論理回路列の入力との接続関係を設定可能な接続部を含む。以下、論理回路の集合体を、単に「論理回路」とも呼ぶ。この接続部は、設定部１４から出力される定数データを、所望の論理回路の入力に供給するための接続関係を設定する機能ももつ。複数の論理回路は、マトリックス状に配置される。各論理回路の機能と、論理回路列の間に設けられる接続部の接続関係、さらには論理回路の入力に供給される定数データは、設定部１４により供給される設定データ４０に基づいて設定される。設定データ４０は、以下の手順で生成される。 The reconfigurable circuit 12 includes a logic circuit whose function can be changed. Specifically, the reconfigurable circuit 12 has a configuration in which a set of logic circuits capable of selectively executing a plurality of arithmetic functions is arranged in a plurality of stages, and the output of the preceding logic circuit array and the following logic circuit Includes a connection that can set the connection relationship with the column input. Hereinafter, a collection of logic circuits is also simply referred to as “logic circuit”. This connection unit also has a function of setting a connection relationship for supplying constant data output from the setting unit 14 to an input of a desired logic circuit. The plurality of logic circuits are arranged in a matrix. The function of each logic circuit, the connection relationship of the connection units provided between the logic circuit columns, and the constant data supplied to the input of the logic circuit are set based on the setting data 40 supplied by the setting unit 14. The The setting data 40 is generated by the following procedure.

集積回路装置２６により実現されるべきプログラム３６が、記憶部３４に保持されている。プログラム３６は、信号処理回路または信号処理アルゴリズムなどをＣ言語などの高級言語で記述したものである。コンパイル部３０は、記憶部３４に格納されたプログラム３６をコンパイルし、データフローグラフ３８に変換して記憶部３４に格納する。データフローグラフ３８は、入力変数および定数の演算の流れをグラフ構造で表現したものである。 A program 36 to be realized by the integrated circuit device 26 is held in the storage unit 34. The program 36 describes a signal processing circuit or a signal processing algorithm in a high-level language such as C language. The compiling unit 30 compiles the program 36 stored in the storage unit 34, converts it into a data flow graph 38, and stores it in the storage unit 34. The data flow graph 38 expresses the flow of calculation of input variables and constants in a graph structure.

設定データ生成部３２は、データフローグラフ３８から設定データ４０を生成する。設定データ４０は、データフローグラフ３８をリコンフィギュラブル回路１２にマッピングするためのデータであり、リコンフィギュラブル回路１２における論理回路の機能や、論理回路列の間に設けられる接続部の接続関係、さらには論理回路の入力に供給する定数データなどを定める。本実施の形態では、設定データ生成部３２が、１つの回路を分割してできる複数の回路の設定データ４０を生成する。 The setting data generation unit 32 generates setting data 40 from the data flow graph 38. The setting data 40 is data for mapping the data flow graph 38 to the reconfigurable circuit 12. The function of the logic circuit in the reconfigurable circuit 12, the connection relationship of the connection units provided between the logic circuit strings, Furthermore, constant data to be supplied to the input of the logic circuit is determined. In the present embodiment, the setting data generation unit 32 generates setting data 40 for a plurality of circuits obtained by dividing one circuit.

図２は、１つの生成するべきターゲット回路４２を分割してできる複数の回路の設定データ４０について説明するための図である。１つのターゲット回路４２を分割して生成される回路を、「分割回路」と呼ぶ。この例では、１つのターゲット回路４２が、４つの分割回路、すなわち分割回路Ａ、分割回路Ｂ、分割回路Ｃ、分割回路Ｄに分割されている。ターゲット回路４２は、データフローグラフ３８における演算の流れにしたがって分割される。データフローグラフ３８において、上から下に向かう方向に演算の流れが表現される場合には、そのデータフローグラフ３８を上から所定の間隔で切り取り、その切り取った部分を分割回路として設定する。流れにしたがって切り取る間隔は、リコンフィギュラブル回路１２における論理回路の段数以下に定められる。ターゲット回路４２は、データフローグラフ３８の横方向で分割されてもよい。横方向に分割する幅は、リコンフィギュラブル回路１２における論理回路の１段当たりの個数以下に定められる。 FIG. 2 is a diagram for explaining setting data 40 of a plurality of circuits that are obtained by dividing one target circuit 42 to be generated. A circuit generated by dividing one target circuit 42 is referred to as a “divided circuit”. In this example, one target circuit 42 is divided into four divided circuits, that is, divided circuit A, divided circuit B, divided circuit C, and divided circuit D. The target circuit 42 is divided according to the calculation flow in the data flow graph 38. In the data flow graph 38, when the calculation flow is expressed in a direction from the top to the bottom, the data flow graph 38 is cut from the top at a predetermined interval, and the cut portion is set as a dividing circuit. The interval to be cut according to the flow is determined to be equal to or less than the number of logic circuit stages in the reconfigurable circuit 12. The target circuit 42 may be divided in the horizontal direction of the data flow graph 38. The width to be divided in the horizontal direction is determined to be equal to or less than the number of logic circuits in the reconfigurable circuit 12 per stage.

特に、生成すべきターゲット回路４２がリコンフィギュラブル回路１２よりも大きい場合に、設定データ生成部３２は、リコンフィギュラブル回路１２にマッピングできる大きさになるように、ターゲット回路４２を分割することが好ましい。設定データ生成部３２は、リコンフィギュラブル回路１２における論理回路の配列構造とデータフローグラフ３８によって、ターゲット回路４２の分割方法を定める。リコンフィギュラブル回路１２の配列構造は、制御部１８から設定データ生成部３２に伝えられてもよく、また予め記憶部３４に記録されていてもよい。また、制御部１８が、ターゲット回路４２の分割方法を設定データ生成部３２に指示してもよい。 In particular, when the target circuit 42 to be generated is larger than the reconfigurable circuit 12, the setting data generation unit 32 may divide the target circuit 42 so as to have a size that can be mapped to the reconfigurable circuit 12. preferable. The setting data generation unit 32 determines the division method of the target circuit 42 based on the arrangement structure of the logic circuits in the reconfigurable circuit 12 and the data flow graph 38. The arrangement structure of the reconfigurable circuit 12 may be transmitted from the control unit 18 to the setting data generation unit 32 or may be recorded in the storage unit 34 in advance. In addition, the control unit 18 may instruct the setting data generation unit 32 on how to divide the target circuit 42.

以上の手順を実行することにより、記憶部３４は、リコンフィギュラブル回路１２を所期の回路として構成するための複数の設定データ４０を記憶する。複数の設定データ４０は、分割回路Ａを構成するための設定データ４０ａ、分割回路Ｂを構成するための設定データ４０ｂ、分割回路Ｃを構成するための設定データ４０ｃ、および分割回路Ｄを構成するための設定データ４０ｄである。既述のごとく、複数の設定データ４０は、１つのターゲット回路４２を分割した複数の分割回路をそれぞれ表現したものである。このように、リコンフィギュラブル回路１２の回路規模に応じて、生成すべきターゲット回路４２の設定データ４０を生成することにより、汎用性の高い処理装置１０を実現することが可能となる。別の視点からみると、本実施の形態の処理装置１０によれば、回路規模の小さいリコンフィギュラブル回路１２を用いて、所望の回路を再構成することが可能となる。 By executing the above procedure, the storage unit 34 stores a plurality of setting data 40 for configuring the reconfigurable circuit 12 as a desired circuit. The plurality of setting data 40 constitute setting data 40a for configuring the dividing circuit A, setting data 40b for configuring the dividing circuit B, setting data 40c for configuring the dividing circuit C, and a dividing circuit D. This is setting data 40d. As described above, the plurality of setting data 40 represent a plurality of divided circuits obtained by dividing one target circuit 42, respectively. As described above, by generating the setting data 40 of the target circuit 42 to be generated according to the circuit scale of the reconfigurable circuit 12, it is possible to realize the processing apparatus 10 with high versatility. From another point of view, according to the processing device 10 of the present embodiment, it is possible to reconfigure a desired circuit using the reconfigurable circuit 12 having a small circuit scale.

図３は、リコンフィギュラブル回路１２の構成図である。リコンフィギュラブル回路１２は、複数の論理回路５０の列が複数段にわたって配列されたもので、各段に設けられた接続部５２によって、前段の論理回路列の出力と後段の論理回路列の入力が設定により任意に接続可能な構造となっている。また接続部５２は、設定部１４から出力される定数データを、所期の論理回路５０に供給するための接続関係を設定する機能も有している。入力接続部５１は、外部からの入力ないしは出力選択部５３より出力される値、または設定部１４から出力される定数データを、１段目の論理回路列における所期の論理回路５０に供給するための接続関係を設定する機能を有する。ここでは、論理回路５０の例としてＡＬＵを示す。ＡＬＵは、論理和、論理積、ビットシフトなどの複数種類の多ビット演算を設定により選択的に実行できる算術論理回路である。各ＡＬＵは、複数の演算機能を選択するためのセレクタを有している。 FIG. 3 is a configuration diagram of the reconfigurable circuit 12. The reconfigurable circuit 12 includes a plurality of stages of logic circuits 50 arranged in a plurality of stages, and a connection unit 52 provided in each stage outputs an output of a preceding logic circuit string and an input of a subsequent logic circuit string. Has a structure that can be arbitrarily connected by setting. The connection unit 52 also has a function of setting a connection relationship for supplying constant data output from the setting unit 14 to the intended logic circuit 50. The input connection unit 51 supplies an external input or output value from the output selection unit 53 or constant data output from the setting unit 14 to the intended logic circuit 50 in the first stage logic circuit array. Has a function of setting a connection relationship. Here, an ALU is shown as an example of the logic circuit 50. The ALU is an arithmetic logic circuit that can selectively execute a plurality of types of multi-bit operations such as logical sum, logical product, and bit shift by setting. Each ALU has a selector for selecting a plurality of arithmetic functions.

図示のように、リコンフィギュラブル回路１２は、横方向にＹ個、縦方向にＸ個のＡＬＵが配置されたＡＬＵアレイとして構成される。第１段のＡＬＵ１１、ＡＬＵ１２、・・・、ＡＬＵ１Ｙには、入力接続部５１を介して入力変数や定数が入力され、設定された所定の演算がなされる。演算結果の出力は、第１段の接続部５２に設定された接続にしたがって、第２段のＡＬＵ２１、ＡＬＵ２２、・・・、ＡＬＵ２Ｙに入力される。第１段の接続部５２においては、第１段のＡＬＵ列の出力と第２段のＡＬＵ列の入力の間で任意の接続関係を実現できるように結線が構成されており、設定により所期の結線が有効となる。以下、第（Ｘ−１）段の接続部５２まで、同様の構成であり、最終段である第Ｘ段のＡＬＵ列は、リコンフィギュラブル回路１２にマッピングされた演算の最終結果を、出力選択部５３に出力する。出力選択部５３は、図１に示す出力回路２２ないしは内部状態保持回路２０の機能に相当する。 As shown in the figure, the reconfigurable circuit 12 is configured as an ALU array in which Y ALUs in the horizontal direction and X ALUs in the vertical direction are arranged. Input variables and constants are input to the first-stage ALU11, ALU12,..., ALU1Y via the input connection unit 51, and set predetermined calculations are performed. The output of the calculation result is input to the second-stage ALU 21, ALU 22,..., ALU 2Y according to the connection set in the first-stage connection unit 52. In the first stage connection section 52, the connection is configured so as to realize an arbitrary connection relationship between the output of the first stage ALU column and the input of the second stage ALU column. The connection is effective. Hereinafter, the configuration is the same up to the (X-1) -th stage connection unit 52, and the final-stage X-th ALU column selects the final result of the operation mapped to the reconfigurable circuit 12 as an output. To the unit 53. The output selection unit 53 corresponds to the function of the output circuit 22 or the internal state holding circuit 20 shown in FIG.

図４は、データフローグラフ３８の例を示す図である。データフローグラフ３８においては、入力される変数や定数の演算の流れが段階的にグラフ構造で表現されている。図中、演算子は丸印で示されている。設定データ生成部３２は、このデータフローグラフ３８をリコンフィギュラブル回路１２にマッピングするための設定データ４０を生成する。特にデータフローグラフ３８をリコンフィギュラブル回路１２にマッピングしきれない場合には、データフローグラフ３８を複数の領域に分割して、分割回路の設定データ４０を生成する。データフローグラフ３８による演算の流れを回路上で実現するべく、設定データ４０は、演算機能を割り当てる論理回路を特定し、また論理回路間の接続関係を定め、さらに入力変数や入力定数などを定義したデータとなる。したがって、設定データ４０は、各論理回路５０の機能を選択するセレクタに供給する選択情報、接続部５２の結線を設定する接続情報、必要な変数データや定数データなどを含んで構成される。 FIG. 4 is a diagram illustrating an example of the data flow graph 38. In the data flow graph 38, the flow of operations of input variables and constants is expressed step by step in a graph structure. In the figure, operators are indicated by circles. The setting data generation unit 32 generates setting data 40 for mapping the data flow graph 38 to the reconfigurable circuit 12. In particular, when the data flow graph 38 cannot be mapped to the reconfigurable circuit 12, the data flow graph 38 is divided into a plurality of regions, and setting data 40 for the divided circuit is generated. In order to realize the flow of calculation by the data flow graph 38 on the circuit, the setting data 40 specifies the logic circuit to which the calculation function is assigned, defines the connection relationship between the logic circuits, and further defines input variables, input constants, etc. Data. Therefore, the setting data 40 includes selection information supplied to a selector that selects the function of each logic circuit 50, connection information for setting the connection of the connection unit 52, necessary variable data, constant data, and the like.

図１に戻って、回路の構成時、制御部１８は、１つの回路を構成するための複数の設定データ４０を選択する。ここでは、制御部１８が、図２に示すターゲット回路４２を構成するための設定データ４０、すなわち分割回路Ａの設定データ４０ａ、分割回路Ｂの設定データ４０ｂ、分割回路Ｃの設定データ４０ｃおよび分割回路Ｄの設定データ４０ｄを選択するものとする。制御部１８は、選択した設定データ４０を設定部１４に供給する。設定部１４は、プログラムカウンタのカウント値に基づいてデータを出力するコマンドメモリを有し、供給される設定データ４０をそれぞれ保持する。なお、設定部１４は、キャッシュメモリや他の種類のメモリを有してもよい。具体的に制御部１８は、設定データ４０ａを第１設定部１４ａに、設定データ４０ｂを第２設定部１４ｂに、設定データ４０ｃを第３設定部１４ｃに、設定データ４０ｄを第４設定部１４ｄに供給する。 Returning to FIG. 1, at the time of circuit configuration, the control unit 18 selects a plurality of setting data 40 for configuring one circuit. Here, the control unit 18 sets the setting data 40 for configuring the target circuit 42 shown in FIG. 2, that is, the setting data 40a of the dividing circuit A, the setting data 40b of the dividing circuit B, the setting data 40c of the dividing circuit C, and the dividing data. Assume that the setting data 40d of the circuit D is selected. The control unit 18 supplies the selected setting data 40 to the setting unit 14. The setting unit 14 has a command memory that outputs data based on the count value of the program counter, and holds the supplied setting data 40. The setting unit 14 may include a cache memory and other types of memory. Specifically, the control unit 18 sets the setting data 40a to the first setting unit 14a, the setting data 40b to the second setting unit 14b, the setting data 40c to the third setting unit 14c, and the setting data 40d to the fourth setting unit 14d. To supply.

設定部１４は、選択された設定データ４０をリコンフィギュラブル回路１２に設定し、リコンフィギュラブル回路１２の回路を再構成する。これにより、リコンフィギュラブル回路１２は、所期の演算を実行できる。リコンフィギュラブル回路１２は、基本セルとして高性能の演算能力のあるＡＬＵを用いており、またリコンフィギュラブル回路１２および設定部１４を１チップ上に構成することから、コンフィグレーションを高速に、例えば１クロックで実現することができる。制御部１８はクロック機能を有し、クロック信号は、内部状態保持回路２０および出力回路２２に供給される。また制御部１８はカウンタ回路を含み、カウント信号を選択器１６に供給してもよい。この場合、カウンタ回路は４進カウンタである。 The setting unit 14 sets the selected setting data 40 in the reconfigurable circuit 12 and reconfigures the circuit of the reconfigurable circuit 12. As a result, the reconfigurable circuit 12 can execute a desired calculation. The reconfigurable circuit 12 uses an ALU having a high-performance computing capability as a basic cell, and the reconfigurable circuit 12 and the setting unit 14 are configured on one chip, so that the configuration can be performed at a high speed, for example, It can be realized with one clock. The control unit 18 has a clock function, and the clock signal is supplied to the internal state holding circuit 20 and the output circuit 22. The control unit 18 may include a counter circuit and supply a count signal to the selector 16. In this case, the counter circuit is a quaternary counter.

図５は、信号処理のフローチャートを示す。制御部１８は、カウンタ回路からのカウント信号に合わせて、リコンフィギュラブル回路１２に複数の設定データ４０、すなわち設定データ４０ａ、設定データ４０ｂ、設定データ４０ｃおよび設定データ４０ｄを順次供給するように設定部１４を制御する。設定部１４が、複数の設定データ４０をリコンフィギュラブル回路１２に順次供給することにより、全体として１つの回路が構成されることになる。出力回路２２は、設定部１４によりリコンフィギュラブル回路１２が複数回、ここでは４回構成されると、リコンフィギュラブル回路１２の出力を出力する。この回数は、使用する設定データ４０の個数となる。以下、具体的な手順を示す。 FIG. 5 shows a flowchart of signal processing. The control unit 18 is set so as to sequentially supply a plurality of setting data 40, that is, setting data 40a, setting data 40b, setting data 40c, and setting data 40d, to the reconfigurable circuit 12 in accordance with the count signal from the counter circuit. The unit 14 is controlled. The setting unit 14 sequentially supplies a plurality of setting data 40 to the reconfigurable circuit 12, so that one circuit is configured as a whole. The output circuit 22 outputs the output of the reconfigurable circuit 12 when the setting unit 14 configures the reconfigurable circuit 12 a plurality of times, here, four times. This number of times is the number of setting data 40 to be used. The specific procedure is shown below.

まず、制御部１８が、選択器１６を制御して第１設定部１４ａを選択する。選択器１６は、カウンタ回路により制御されてもよい。第１設定部１４ａは、分割回路Ａの設定データ４０ａをリコンフィギュラブル回路１２に供給し、リコンフィギュラブル回路１２上に分割回路Ａを構成する（Ｓ１０）。分割回路Ａが構成されると同時に、入力データが分割回路Ａに供給される。組合せ回路である分割回路Ａは、次のクロック信号までの間に、演算処理を実行する。 First, the control unit 18 controls the selector 16 to select the first setting unit 14a. The selector 16 may be controlled by a counter circuit. The first setting unit 14a supplies the setting data 40a of the dividing circuit A to the reconfigurable circuit 12, and configures the dividing circuit A on the reconfigurable circuit 12 (S10). At the same time as the dividing circuit A is configured, input data is supplied to the dividing circuit A. The dividing circuit A, which is a combinational circuit, performs arithmetic processing until the next clock signal.

制御部１８がクロック信号を内部状態保持回路２０に供給すると、内部状態保持回路２０は、分割回路Ａによる処理結果を保持する（Ｓ１２）。Ｓ１０およびＳ１２のステップを第１サイクルと呼ぶ。同時に、制御部１８が、選択器１６を制御して第２設定部１４ｂを選択する。第２設定部１４ｂは、分割回路Ｂの設定データ４０ｂをリコンフィギュラブル回路１２に供給し、リコンフィギュラブル回路１２上に分割回路Ｂを構成する。このとき、内部状態保持回路２０に保持された分割回路Ａの処理結果が、経路部２４を通って分割回路Ｂの入力に供給される（Ｓ１４）。分割回路Ｂは、次のクロック信号までの間に、演算処理を実行する。 When the control unit 18 supplies the clock signal to the internal state holding circuit 20, the internal state holding circuit 20 holds the processing result by the dividing circuit A (S12). Steps S10 and S12 are referred to as a first cycle. At the same time, the control unit 18 controls the selector 16 to select the second setting unit 14b. The second setting unit 14 b supplies the setting data 40 b of the dividing circuit B to the reconfigurable circuit 12 and configures the dividing circuit B on the reconfigurable circuit 12. At this time, the processing result of the dividing circuit A held in the internal state holding circuit 20 is supplied to the input of the dividing circuit B through the path unit 24 (S14). The dividing circuit B executes arithmetic processing until the next clock signal.

制御部１８が次のクロック信号を内部状態保持回路２０に供給すると、内部状態保持回路２０は、分割回路Ｂの処理結果を保持する（Ｓ１６）。Ｓ１４およびＳ１６のステップを第２サイクルと呼ぶ。同時に、制御部１８が、選択器１６を制御して第３設定部１４ｃを選択する。第３設定部１４ｃは、分割回路Ｃの設定データ４０ｃをリコンフィギュラブル回路１２に供給し、リコンフィギュラブル回路１２上に分割回路Ｃを構成する。このとき、内部状態保持回路２０に保持された分割回路Ｂの処理結果が、経路部２４を通って分割回路Ｃの入力に供給される（Ｓ１８）。分割回路Ｃは、次のクロック信号までの間に、演算処理を実行する。 When the control unit 18 supplies the next clock signal to the internal state holding circuit 20, the internal state holding circuit 20 holds the processing result of the dividing circuit B (S16). Steps S14 and S16 are referred to as a second cycle. At the same time, the control unit 18 controls the selector 16 to select the third setting unit 14c. The third setting unit 14 c supplies the setting data 40 c of the dividing circuit C to the reconfigurable circuit 12 and configures the dividing circuit C on the reconfigurable circuit 12. At this time, the processing result of the dividing circuit B held in the internal state holding circuit 20 is supplied to the input of the dividing circuit C through the path unit 24 (S18). The dividing circuit C executes arithmetic processing until the next clock signal.

制御部１８が次のクロック信号を内部状態保持回路２０に供給すると、内部状態保持回路２０は、分割回路Ｃの処理結果を保持する（Ｓ２０）。Ｓ１８およびＳ２０のステップを第３サイクルと呼ぶ。同時に、制御部１８が、選択器１６を制御して第４設定部１４ｄを選択する。第４設定部１４ｄは、分割回路Ｄの設定データ４０ｄをリコンフィギュラブル回路１２に供給し、リコンフィギュラブル回路１２上に分割回路Ｄを構成する。このとき、内部状態保持回路２０に保持された分割回路Ｃの処理結果が、経路部２４を通って分割回路Ｄの入力に供給される（Ｓ２２）。分割回路Ｄは、次のクロック信号までの間に、演算処理を実行する。 When the control unit 18 supplies the next clock signal to the internal state holding circuit 20, the internal state holding circuit 20 holds the processing result of the dividing circuit C (S20). Steps S18 and S20 are referred to as a third cycle. At the same time, the control unit 18 controls the selector 16 to select the fourth setting unit 14d. The fourth setting unit 14 d supplies the setting data 40 d of the dividing circuit D to the reconfigurable circuit 12 and configures the dividing circuit D on the reconfigurable circuit 12. At this time, the processing result of the dividing circuit C held in the internal state holding circuit 20 is supplied to the input of the dividing circuit D through the path section 24 (S22). The dividing circuit D executes arithmetic processing until the next clock signal.

制御部１８が次のクロック信号を出力回路２２に供給すると、出力回路２２は、分割回路Ｄの処理結果を出力する（Ｓ２４）。Ｓ２２およびＳ２４のステップを第４サイクルと呼ぶ。第１サイクルから第４サイクルまでの処理を繰り返し行う場合には、再度、制御部１８が選択器１６を制御して第１設定部１４ａを選択し、リコンフィギュラブル回路１２上に分割回路Ａを構成して、入力データが供給される。 When the control unit 18 supplies the next clock signal to the output circuit 22, the output circuit 22 outputs the processing result of the dividing circuit D (S24). Steps S22 and S24 are referred to as a fourth cycle. When the processes from the first cycle to the fourth cycle are repeated, the control unit 18 again controls the selector 16 to select the first setting unit 14a, and the dividing circuit A is installed on the reconfigurable circuit 12. Configure and input data is supplied.

以上のように、１つのターゲット回路４２を分割した複数の分割回路Ａ〜Ｄをリコンフィギュラブル回路１２上に順次構成し、各分割回路の出力を次の分割回路の入力にフィードバックして各分割回路における演算処理を実行し、最後に構成された分割回路Ｄから、ターゲット回路４２の出力を取り出す。Ｓ１０からＳ２４までにかかる時間は４クロック分であり、本実施の形態の処理装置１０によると、限られたリコンフィギュラブル回路１２の回路規模のなかで、効率よい演算処理を実行することができる。また、リコンフィギュラブル回路１２の回路規模が小さいため、消費電力も小さくできる。 As described above, a plurality of divided circuits A to D obtained by dividing one target circuit 42 are sequentially configured on the reconfigurable circuit 12, and the output of each divided circuit is fed back to the input of the next divided circuit to each divided circuit. Arithmetic processing in the circuit is executed, and the output of the target circuit 42 is taken out from the last divided circuit D. The time taken from S10 to S24 is 4 clocks, and according to the processing device 10 of the present embodiment, efficient arithmetic processing can be executed within the limited circuit scale of the reconfigurable circuit 12. . Further, since the circuit scale of the reconfigurable circuit 12 is small, power consumption can be reduced.

制御部１８は、内部状態保持回路２０および出力回路２２に同一のクロック信号を供給してもよいが、出力回路２２に供給するクロック信号の周期を、内部状態保持回路２０に供給するクロック信号の周期の４倍に設定してもよい。内部状態保持回路２０および出力回路２２に同一のクロック信号を供給する場合は、内部状態保持回路２０に出力回路２２の役目をもたせ、１つの回路にまとめることもできる。この場合は、出力先の回路以降で必要な信号を取り出すための回路が必要となる。図５に示した例では１つのターゲット回路４２を４サイクルの分割回路で表現したため、出力回路２２の動作周期が内部状態保持回路２０の動作周期の４倍となっているが、周期の比は、ターゲット回路４２の分割数に応じて変化する。また、この例では第１設定部１４ａ〜第４設定部１４ｄの４つの設定部を利用したが、この数もターゲット回路４２の分割数に応じて変動することは当業者に容易に理解されるところである。なお、特に説明はしていないが、論理回路５０、入力接続部５１および接続部５２についてＤ−ＦＦを付加して、いわゆるパイプライン処理を行うことも可能である。 The control unit 18 may supply the same clock signal to the internal state holding circuit 20 and the output circuit 22, but the cycle of the clock signal supplied to the output circuit 22 is set to the clock signal supplied to the internal state holding circuit 20. You may set to 4 times the period. When the same clock signal is supplied to the internal state holding circuit 20 and the output circuit 22, the internal state holding circuit 20 can serve as the output circuit 22 and can be combined into one circuit. In this case, a circuit for extracting necessary signals after the output destination circuit is required. In the example shown in FIG. 5, since one target circuit 42 is represented by a 4-cycle divided circuit, the operation cycle of the output circuit 22 is four times the operation cycle of the internal state holding circuit 20, but the cycle ratio is , Depending on the number of divisions of the target circuit 42. In this example, the four setting units of the first setting unit 14a to the fourth setting unit 14d are used. However, it is easily understood by those skilled in the art that this number also varies depending on the number of divisions of the target circuit 42. By the way. Although not specifically described, it is also possible to perform so-called pipeline processing by adding D-FFs to the logic circuit 50, the input connection unit 51, and the connection unit 52.

図６は、処理装置１０においてリコンフィギュラブル回路１２に定数データを供給するための構成を示す。定数データを供給するために、制御部１８はプログラムカウンタ６２を有し、設定部１４はコマンドメモリ６１および定数テーブル７０を有する。コマンドメモリ６１は、各ＡＬＵの機能を定める設定データ、入力接続部５１、接続部５２および出力選択部５３における接続を定める設定データ（図６において設定データを供給するための接続線については図示を省略）、および各ＡＬＵに入力する定数に関する設定データを保持している。ＡＬＵ機能を定める設定データは、各ＡＬＵにおける論理機能を選択するべく、ＡＬＵのセレクタに供給するためのセレクト値であり、接続を定める設定データは、入力接続部５１、接続部５２および出力選択部５３における結線を定めるためのデータである。以下、本実施の形態において入力接続部５１と接続部５２の機能は実質的に同じであるため、以下、入力接続部５１を接続部５２として表現することもある。定数に関する設定データは、各ＡＬＵに入力する定数を格納した定数テーブル７０のアドレスデータである。コマンドメモリ６１に保持されるデータは、設定データ４０として生成されたデータであり、回路を分割して生成する場合には、それぞれの分割した設定データ４０に対応する。コマンドメモリ６１に保持されたデータは、プログラムカウンタ６２のカウンタ値によって読み出されていく。以下では、リコンフィギュラブル回路１２に１つの回路を生成する場合を例にとり、ＡＬＵの入力に定数を供給する方法を説明する。なお、リコンフィギュラブル回路１２に生成する回路は、最終的に生成すべきターゲット回路４２であるか、それを分割した分割回路であるかは問わない。 FIG. 6 shows a configuration for supplying constant data to the reconfigurable circuit 12 in the processing apparatus 10. In order to supply constant data, the control unit 18 has a program counter 62, and the setting unit 14 has a command memory 61 and a constant table 70. The command memory 61 sets setting data for determining the function of each ALU, setting data for setting connections in the input connection unit 51, the connection unit 52, and the output selection unit 53 (the connection lines for supplying the setting data in FIG. 6 are not shown). And setting data relating to constants input to each ALU. The setting data defining the ALU function is a select value for supplying to the selector of the ALU to select the logical function in each ALU, and the setting data defining the connection includes the input connection unit 51, the connection unit 52, and the output selection unit. 53 is data for determining a connection at 53. Hereinafter, since the functions of the input connecting portion 51 and the connecting portion 52 are substantially the same in the present embodiment, the input connecting portion 51 may be expressed as the connecting portion 52 hereinafter. The setting data regarding the constant is the address data of the constant table 70 that stores the constant input to each ALU. The data held in the command memory 61 is data generated as the setting data 40, and corresponds to the divided setting data 40 when the circuit is divided and generated. The data held in the command memory 61 is read by the counter value of the program counter 62. In the following, a method for supplying a constant to the input of the ALU will be described, taking as an example the case where one circuit is generated in the reconfigurable circuit 12. It does not matter whether the circuit generated in the reconfigurable circuit 12 is the target circuit 42 to be finally generated or a divided circuit obtained by dividing it.

定数テーブル７０は、リコンフィギュラブル回路１２のＡＬＵに供給する定数データを記憶する。定数テーブル７０はＲＡＭで構成され、複数存在するのが好ましい。入力接続部５１および接続部５２は、コマンドメモリ６１から出力される接続用の設定データに基づいて、複数の定数テーブル７０の出力と、ＡＬＵの入力とを接続する。ＲＡＭである各定数テーブル７０は、複数のデータを格納する領域を有してもよいが、１回の読出しでは、１つのデータしか読み出されることはできない。したがって、例えば複数回のサイクルで所期のターゲット回路４２を構成する場合、各定数テーブル７０は、１つの分割回路に供給する定数データを複数個有さず、言い換えると、１つの分割回路に供給される定数データは、それぞれ異なる定数テーブル７０にて記憶されることが好ましい。これにより、各定数テーブル７０からの１回の読出しで、必要な定数データを所期のＡＬＵに設定することが可能となり、定数データの設定時間を短縮することが可能となる。 The constant table 70 stores constant data supplied to the ALU of the reconfigurable circuit 12. The constant table 70 is composed of a RAM, and preferably there are a plurality of constant tables. The input connection unit 51 and the connection unit 52 connect the outputs of the plurality of constant tables 70 and the inputs of the ALU based on the connection setting data output from the command memory 61. Each constant table 70 that is a RAM may have an area for storing a plurality of data, but only one data can be read by one reading. Therefore, for example, when the intended target circuit 42 is configured by a plurality of cycles, each constant table 70 does not have a plurality of constant data to be supplied to one divided circuit, in other words, is supplied to one divided circuit. The constant data to be executed is preferably stored in different constant tables 70. Thereby, it is possible to set necessary constant data in the intended ALU by one reading from each constant table 70, and it is possible to shorten the setting time of the constant data.

図７は、コマンドメモリ６１の出力データを説明するための図である。コマンドメモリ６１は、複数の定数テーブル７０ａ〜７０ｎに対して、各ＡＬＵの入力に必要な定数を格納したアドレスデータを供給する。定数テーブル７０は、コマンドメモリ６１からアドレスデータを受けて、そのアドレスに記憶される定数データを接続部５２に出力する。 FIG. 7 is a diagram for explaining the output data of the command memory 61. The command memory 61 supplies address data storing constants necessary for input of each ALU to the plurality of constant tables 70a to 70n. The constant table 70 receives address data from the command memory 61 and outputs constant data stored at the address to the connection unit 52.

コマンドメモリ６１は、ＡＬＵの入力を、前段のＡＬＵの出力、外部からの入力および／または定数テーブル７０の出力と接続させるための接続設定データを接続部５２に与える。接続部５２は、接続設定データを受けて、所期の接続関係を実現する。これにより、演算に定数を必要とするＡＬＵには、接続部５２により定数テーブル７０から定数データが供給されることになる。またコマンドメモリ６１は、ＡＬＵが所期の演算機能を実行するためのデータをＡＬＵに供給する。リコンフィギュラブル回路１２における全ての接続部５２、ＡＬＵに対して上記したデータを供給することで、リコンフィギュラブル回路１２が所期の回路を構成することができる。 The command memory 61 provides the connection unit 52 with connection setting data for connecting the input of the ALU with the output of the previous ALU, the input from the outside, and / or the output of the constant table 70. The connection unit 52 receives the connection setting data and realizes an intended connection relationship. As a result, constant data is supplied from the constant table 70 by the connection unit 52 to the ALU that requires constants for calculation. Further, the command memory 61 supplies data for the ALU to execute an intended arithmetic function to the ALU. By supplying the above-described data to all the connection parts 52 and ALUs in the reconfigurable circuit 12, the reconfigurable circuit 12 can constitute an intended circuit.

以下、定数テーブル７０とＡＬＵの関係について説明する。
定数テーブル７０は、各ＡＬＵに対して設けられてもよい。定数テーブル７０をＡＬＵの数だけ用意することで、接続部５２における結線を容易にすることができる。すなわち、定数テーブル７０とＡＬＵの対応が１対１に定まるため、接続部５２では予め定数テーブル７０とＡＬＵとを接続する配線と、その配線をオンオフするスイッチを設けるだけでよいという利点がある。したがって、配線部を小さく構成でき、回路の小型化および低消費電力化を実現することができる。またコンパイラの構成が容易になるため、コンパイラソフトの削減、コンパイル時間の短縮も実現することができる。 Hereinafter, the relationship between the constant table 70 and the ALU will be described.
A constant table 70 may be provided for each ALU. By preparing as many constant tables 70 as the number of ALUs, connection at the connection unit 52 can be facilitated. That is, since the correspondence between the constant table 70 and the ALU is determined on a one-to-one basis, the connection unit 52 has an advantage that it is only necessary to previously provide a wiring for connecting the constant table 70 and the ALU and a switch for turning on / off the wiring. Therefore, the wiring portion can be made small, and the circuit can be reduced in size and power consumption. In addition, since the compiler configuration is simplified, it is possible to reduce compiler software and compile time.

定数テーブル７０は、ＡＬＵ列の各段に対して設けられてもよい。定数テーブル７０を各段に対して設けることで、各段における接続部５２と定数テーブル７０とを対応付けることができるため、接続部５２における結線を比較的容易にすることができる。すなわち、定数テーブル７０とＡＬＵ列の対応が１対１に定まるため、接続部５２では予め定数テーブル７０とＡＬＵ列に含まれるＡＬＵとを接続する配線と、その配線を選択するセレクタを設ければよいという利点がある。定数テーブル７０を各ＡＬＵに対して設ける場合と比較すると、ＡＬＵ列に対して設けることで、同一のＡＬＵ列に存在するＡＬＵで定数テーブル７０の格納領域を共有化できる。例えば、定数テーブル７０の格納領域を同一ＡＬＵ列のＡＬＵ数以下とすることにより、定数テーブル７０の規模をトータルで小さくできる可能性がある。したがって、配線部を比較的小さく構成でき、回路の小型化および低消費電力化を実現することができる。またコンパイラの構成が容易になるため、コンパイラソフトの削減、コンパイル時間の短縮も実現することができる。 The constant table 70 may be provided for each stage of the ALU column. By providing the constant table 70 for each stage, the connection section 52 and the constant table 70 in each stage can be associated with each other, so that the connection in the connection section 52 can be made relatively easy. That is, since the correspondence between the constant table 70 and the ALU column is determined on a one-to-one basis, if the connection unit 52 is provided with a wiring for connecting the constant table 70 and the ALU included in the ALU column in advance and a selector for selecting the wiring. There is an advantage of being good. Compared to the case where the constant table 70 is provided for each ALU, the storage area of the constant table 70 can be shared by ALUs existing in the same ALU column by providing the ALU column. For example, by making the storage area of the constant table 70 equal to or less than the number of ALUs in the same ALU column, there is a possibility that the scale of the constant table 70 can be reduced in total. Therefore, the wiring portion can be made relatively small, and the circuit can be reduced in size and power consumption. In addition, since the compiler configuration is simplified, it is possible to reduce compiler software and compile time.

定数テーブル７０は、ＡＬＵやＡＬＵ列に対応させずに設けられてもよい。この場合、接続部５２と定数テーブル７０との配線は必要となるが、定数テーブル７０の個数または各定数テーブル７０の回路規模を減らすことができる。これは図７に示した例に相当する。リコンフィギュラブル回路１２に回路を構成する場合、全てのＡＬＵが定数を必要とする可能性は極めて低いため、複数の定数テーブル７０を全ＡＬＵで共有化することで、定数テーブル７０の領域確保に必要な回路規模を削減することができるという利点がある。定数テーブル７０に必要な領域が少なくなるため、回路の小型化および低消費電力化を実現することができる。
なお定数テーブル７０の配置パターンは、上記の構成に限定されず、他の態様をとってもよい。 The constant table 70 may be provided without corresponding to the ALU or the ALU column. In this case, wiring between the connection unit 52 and the constant table 70 is necessary, but the number of constant tables 70 or the circuit scale of each constant table 70 can be reduced. This corresponds to the example shown in FIG. When a circuit is configured in the reconfigurable circuit 12, it is very unlikely that all ALUs need constants. Therefore, by sharing a plurality of constant tables 70 with all ALUs, the area of the constant table 70 can be secured. There is an advantage that the required circuit scale can be reduced. Since the area required for the constant table 70 is reduced, it is possible to reduce the size and power consumption of the circuit.
The arrangement pattern of the constant table 70 is not limited to the above configuration, and may take other forms.

図８は、前後７点を利用する７タップからなるＦＩＲフィルタ回路を示す。以下、このＦＩＲ（Finite Impulse Response）フィルタ回路を、本実施の形態における処理装置１０で実現する具体例を示す。このＦＩＲフィルタ回路の定数ａ１、ａ２、ａ３、ａ４は、図示のごとく、対称に設定されている。 FIG. 8 shows a 7-tap FIR filter circuit using front and rear 7 points. Hereinafter, a specific example in which the FIR (Finite Impulse Response) filter circuit is realized by the processing apparatus 10 according to the present embodiment will be described. The constants a1, a2, a3, and a4 of this FIR filter circuit are set symmetrically as shown in the figure.

図９は、図８で示すＦＩＲフィルタ回路を置き換えた回路を示す。回路の置き換えは、フィルタ係数の対称性を利用している。 FIG. 9 shows a circuit in which the FIR filter circuit shown in FIG. 8 is replaced. The circuit replacement uses the symmetry of the filter coefficient.

図１０は、図９に示すＦＩＲフィルタ回路をコンパイルして作成したデータフローグラフ３８ａを示す。図中、“＋”は加算を示し、“×”は乗算を示し、“ＭＯＶ”はスルー用のパスを示す。“ＭＯＶ”は、詳細には、入力されたデータに対して演算処理を行わず、データを下段に通過させるノードであることを意味する。ここでは、前段のＡＬＵの出力に対して、ａ１、ａ２、ａ３、ａ４で表現される所定の定数が乗算されている。 FIG. 10 shows a data flow graph 38a created by compiling the FIR filter circuit shown in FIG. In the figure, “+” indicates addition, “×” indicates multiplication, and “MOV” indicates a through path. More specifically, “MOV” means a node that does not perform arithmetic processing on the input data and passes the data to the lower stage. Here, the output of the previous ALU is multiplied by a predetermined constant expressed by a1, a2, a3, and a4.

図１１は、図１０に示すデータフローグラフ３８ａをリコンフィギュラブル回路１２にマッピングした例を示す。なお、ここではリコンフィギュラブル回路１２が４列４段のＡＬＵを有してデータフローグラフ３８ａを一度にマッピングできる例を想定している。例えばリコンフィギュラブル回路１２が４列２段のＡＬＵを有する場合は、データフローグラフ３８ａを２段ずつに分割し、順にリコンフィギュラブル回路１２にマッピングして、最初の分割回路の出力を次の分割回路の入力として利用することで、データフローグラフ３８ａの回路を実現することができる。 FIG. 11 shows an example in which the data flow graph 38 a shown in FIG. 10 is mapped to the reconfigurable circuit 12. Here, it is assumed that the reconfigurable circuit 12 has four rows and four stages of ALUs and can map the data flow graph 38a at a time. For example, when the reconfigurable circuit 12 has 4 rows and two stages of ALUs, the data flow graph 38a is divided into two stages and sequentially mapped to the reconfigurable circuit 12, and the output of the first divided circuit is set to the next The circuit of the data flow graph 38a can be realized by using it as an input of the dividing circuit.

データフローグラフ３８ａにおいては、２段目のＡＬＵ列に対して定数入力が行われている。ここでは、４つの定数テーブル７０ａ、７０ｂ、７０ｃ、７０ｄが用意されており、それぞれに分散されて４つの定数データａ１、ａ２、ａ３、ａ４が記憶されている。なお、既述したように、リコンフィギュラブル回路１２にマッピングするときに必要なデータを分散して定数テーブル７０に格納しておくことで、複数の定数テーブル７０からの１回のデータ読出しにより、所期のデータをＡＬＵに対して供給することが可能となる。図１１に示す例でも、定数テーブル７０が、定数入力が必要な全てのＡＬＵに対して定数データを同時に供給することができるように構成されている。図中、定数テーブル７０中に示される「Ｘ」は、任意のデータが記憶されていることを表現する。 In the data flow graph 38a, constant input is performed for the second-stage ALU column. Here, four constant tables 70a, 70b, 70c, and 70d are prepared, and four constant data a1, a2, a3, and a4 are stored in a distributed manner. As described above, the data necessary for mapping to the reconfigurable circuit 12 is distributed and stored in the constant table 70, so that data can be read once from the plurality of constant tables 70. It is possible to supply the desired data to the ALU. Also in the example shown in FIG. 11, the constant table 70 is configured so that constant data can be simultaneously supplied to all ALUs that require constant input. In the figure, “X” shown in the constant table 70 represents that arbitrary data is stored.

入力接続部５１、接続部５２、出力選択部５３における接続関係は、コマンドメモリ６１による接続設定データにより定められる。なお、ここでは上下段のＡＬＵ列の接続については言及せず、定数テーブル７０の出力とＡＬＵの入力との接続関係について示す。コマンドメモリ６１は、定数テーブル７０ａに対してアドレス０を、定数テーブル７０ｂに対してアドレス１を、定数テーブル７０ｃに対してアドレス２を、定数テーブル７０ｄに対してアドレス０を入力する。定数テーブル７０ａは、データａ１をＡＬＵ２１の入力に供給し、定数テーブル７０ｂは、データａ２をＡＬＵ２２の入力に供給し、定数テーブル７０ｃは、データａ３をＡＬＵ２３の入力に供給し、定数テーブル７０ｄは、データａ４をＡＬＵ２４の入力に供給する。なお、この例では偶然にも第２段のＡＬＵ列に全ての定数データが入力されているが、定数データは複数段にまたがって供給されることが可能である。これにより、図１０に示すデータフローグラフ３８ａがリコンフィギュラブル回路１２上にマッピングされる。 Connection relationships in the input connection unit 51, connection unit 52, and output selection unit 53 are determined by connection setting data from the command memory 61. Here, the connection of the output of the constant table 70 and the input of the ALU is shown without mentioning the connection of the upper and lower ALU columns. The command memory 61 inputs address 0 to the constant table 70a, address 1 to the constant table 70b, address 2 to the constant table 70c, and address 0 to the constant table 70d. The constant table 70a supplies data a1 to the input of the ALU 21, the constant table 70b supplies data a2 to the input of the ALU 22, the constant table 70c supplies data a3 to the input of the ALU 23, and the constant table 70d Data a4 is supplied to the input of the ALU 24. In this example, all constant data is accidentally input to the second-stage ALU column, but the constant data can be supplied across a plurality of stages. As a result, the data flow graph 38 a shown in FIG. 10 is mapped onto the reconfigurable circuit 12.

図１２は、リコンフィギュラブル回路１２にて生成するべきターゲット回路の例を示す。このターゲット回路は、複数の回路、すなわち直列に並べられた三段のＦＩＲで構成される。ＦＩＲの形式は図１０に示したとおりであり、入力する定数のみが異なるものを例にあげる。ＦＩＲ１およびＦＩＲ２の係数は、以下のとおりである。
ＦＩＲ１：ａ１＝１００、ａ２＝２００、ａ３＝３００、ａ４＝４００
ＦＩＲ２：ａ１＝２００、ａ２＝４００、ａ３＝８００、ａ４＝１６００
ターゲット回路は、ＦＩＲ１、ＦＩＲ２、ＦＩＲ１をリコンフィギュラブル回路１２上に順次生成することによって、構成することができる。 FIG. 12 shows an example of a target circuit to be generated by the reconfigurable circuit 12. This target circuit is composed of a plurality of circuits, that is, three-stage FIRs arranged in series. The FIR format is as shown in FIG. 10, and only the constants to be input are different. The coefficients of FIR1 and FIR2 are as follows.
FIR1: a1 = 100, a2 = 200, a3 = 300, a4 = 400
FIR2: a1 = 200, a2 = 400, a3 = 800, a4 = 1600
The target circuit can be configured by sequentially generating FIR1, FIR2, and FIR1 on the reconfigurable circuit 12.

図１３は、定数テーブル７０のデータ格納例を示す。ターゲット回路には２つのＦＩＲ１が含まれているが、定数をテーブルとしてもつことによって、ＦＩＲ１の定数データを２重にもつ必要はなく、定数テーブル７０に格納した定数データを２つのＦＩＲ１の間で共用することが可能となる。また、ＦＩＲ１とＦＩＲ２には、重複する定数２００、４００が存在しているが、これらについても、ＦＩＲ１とＦＩＲ２の間で共用することが可能である。このとき、ＦＩＲ１の生成時に必要となるＦＩＲ１の定数１００、２００、３００、４００については、定数テーブル７０ａ、７０ｂ、７０ｃ、７０ｄに分散して記憶させ、同じタイミングで読み出せることが好ましい。この例では、定数テーブル７０ａ、７０ｂ、７０ｃ、７０ｄのアドレス０に、ＦＩＲ１の定数が分散して記憶されている。また、ＦＩＲ２の生成時に必要となるＦＩＲ２の定数２００、４００、８００、１６００についても、同様に定数テーブル７０ａ、７０ｂ、７０ｃ、７０ｄに分散して記憶させ、同じタイミングで読み出せることが好ましい。定数２００が定数テーブル７０ｂに、定数４００が定数テーブル７０ｄに記憶されているため、この例では、定数８００を定数テーブル７０ａに、定数１６００を定数テーブル７０ｃに記憶させることとしている。異なるタイミングで同一値のデータを使用する場合には、定数テーブル７０に保持された１つのデータを共用することが好ましい。使用する定数をテーブル化することで、同一の定数データの使い回しが可能となり、そのためにテーブルを記憶するメモリ領域を小さく形成できることで、回路規模の縮小化を実現することが可能となる。 FIG. 13 shows an example of data storage in the constant table 70. The target circuit includes two FIR1s. However, by having constants as a table, it is not necessary to have the constant data of FIR1 twice. The constant data stored in the constant table 70 is transferred between the two FIR1s. It becomes possible to share. Further, there are overlapping constants 200 and 400 in FIR1 and FIR2, but these can also be shared between FIR1 and FIR2. At this time, it is preferable that the constants 100, 200, 300, and 400 of the FIR1 that are required when generating the FIR1 are distributed and stored in the constant tables 70a, 70b, 70c, and 70d, and read at the same timing. In this example, constants of FIR1 are distributed and stored at address 0 of the constant tables 70a, 70b, 70c, and 70d. In addition, it is preferable that the constants 200, 400, 800, and 1600 of the FIR2 that are required when generating the FIR2 are similarly distributed and stored in the constant tables 70a, 70b, 70c, and 70d, and can be read at the same timing. Since the constant 200 is stored in the constant table 70b and the constant 400 is stored in the constant table 70d, in this example, the constant 800 is stored in the constant table 70a and the constant 1600 is stored in the constant table 70c. When data of the same value is used at different timings, it is preferable to share one data held in the constant table 70. By making the constants to be used as a table, it is possible to reuse the same constant data. For this reason, a memory area for storing the table can be formed small, so that the circuit scale can be reduced.

図１４は、図１２に示すＦＩＲ１をリコンフィギュラブル回路１２にマッピングした例を示す。入力接続部５１、接続部５２、出力選択部５３における接続関係は、コマンドメモリ６１による接続設定データにより定められる。コマンドメモリ６１は、定数テーブル７０ａに対してアドレス０を、定数テーブル７０ｂに対してアドレス０を、定数テーブル７０ｃに対してアドレス０を、定数テーブル７０ｄに対してアドレス０を入力する。定数テーブル７０ａは、定数１００をＡＬＵ２１の入力に供給し、定数テーブル７０ｂは、定数２００をＡＬＵ２２の入力に供給し、定数テーブル７０ｃは、定数３００をＡＬＵ２３の入力に供給し、定数テーブル７０ｄは、定数４００をＡＬＵ２４の入力に供給する。これにより、ＦＩＲ１をリコンフィギュラブル回路１２にマッピングすることができる。 FIG. 14 shows an example in which the FIR 1 shown in FIG. 12 is mapped to the reconfigurable circuit 12. Connection relationships in the input connection unit 51, connection unit 52, and output selection unit 53 are determined by connection setting data from the command memory 61. The command memory 61 inputs address 0 to the constant table 70a, address 0 to the constant table 70b, address 0 to the constant table 70c, and address 0 to the constant table 70d. The constant table 70a supplies the constant 100 to the input of the ALU 21, the constant table 70b supplies the constant 200 to the input of the ALU 22, the constant table 70c supplies the constant 300 to the input of the ALU 23, and the constant table 70d A constant 400 is supplied to the input of the ALU 24. As a result, FIR1 can be mapped to the reconfigurable circuit 12.

図１５は、図１２に示すＦＩＲ２をリコンフィギュラブル回路１２にマッピングした例を示す。入力接続部５１、接続部５２、出力選択部５３における接続関係は、コマンドメモリ６１による接続設定データにより定められる。なお、入力接続部５１においては、図１２における１段目のＦＩＲ１の出力が入力され、第１段のＡＬＵ列に供給されることになる。コマンドメモリ６１は、定数テーブル７０ａに対してアドレス１を、定数テーブル７０ｂに対してアドレス０を、定数テーブル７０ｃに対してアドレス１を、定数テーブル７０ｄに対してアドレス０を入力する。定数テーブル７０ａは、定数８００をＡＬＵ２３の入力に供給し、定数テーブル７０ｂは、定数２００をＡＬＵ２１の入力に供給し、定数テーブル７０ｃは、定数１６００をＡＬＵ２４の入力に供給し、定数テーブル７０ｄは、定数４００をＡＬＵ２２の入力に供給する。これにより、ＦＩＲ２をリコンフィギュラブル回路１２にマッピングすることができる。 FIG. 15 shows an example in which the FIR 2 shown in FIG. 12 is mapped to the reconfigurable circuit 12. Connection relationships in the input connection unit 51, connection unit 52, and output selection unit 53 are determined by connection setting data from the command memory 61. In the input connection unit 51, the output of the first stage FIR1 in FIG. 12 is input and supplied to the first stage ALU column. The command memory 61 inputs address 1 to the constant table 70a, address 0 to the constant table 70b, address 1 to the constant table 70c, and address 0 to the constant table 70d. The constant table 70a supplies the constant 800 to the input of the ALU 23, the constant table 70b supplies the constant 200 to the input of the ALU 21, the constant table 70c supplies the constant 1600 to the input of the ALU 24, and the constant table 70d A constant 400 is supplied to the input of the ALU 22. Thereby, FIR2 can be mapped to the reconfigurable circuit 12.

なお、図１２に示すターゲット回路を構成するためには、図１４に示すＦＩＲ１をリコンフィギュラブル回路１２上に再構成し、図１５に示すＦＩＲ２の出力を第１段のＡＬＵ列に供給する。定数テーブル７０から定数を供給することで、ＦＩＲ１、ＦＩＲ２、ＦＩＲ１を順にリコンフィギュラブル回路１２上に効率よく生成することができる。以上に示したように、ＦＩＲ１については２回出現するが、定数は全て同じであるため、共通化が可能である。また、ＦＩＲ１とＦＩＲ２とでは、定数２００と定数４００を共通化することができる。したがって、演算に要する１２個の定数を６つの領域に記憶すればよいことになり、テーブル領域の削減、それにともなう回路規模の小型化および低消費電力化を実現することができる。 In order to configure the target circuit shown in FIG. 12, FIR1 shown in FIG. 14 is reconfigured on the reconfigurable circuit 12, and the output of FIR2 shown in FIG. 15 is supplied to the first-stage ALU column. By supplying constants from the constant table 70, FIR1, FIR2, and FIR1 can be efficiently generated on the reconfigurable circuit 12 in order. As described above, FIR1 appears twice, but the constants are all the same, and thus can be shared. Further, the constant 200 and the constant 400 can be shared by the FIR1 and the FIR2. Accordingly, twelve constants required for the calculation need only be stored in six areas, and the table area can be reduced, the circuit scale can be reduced, and the power consumption can be reduced.

図１６は、コマンドメモリ６１に定数を直接記憶させる例を示す。定数テーブルを利用せずに、コマンドメモリ６１に定数を記憶させることでも、各ＡＬＵに定数を供給することが可能となる。上記の実施例で示したように、定数テーブルを利用した場合には、必要なデータのみを記憶すればよいためメモリ容量が少なくてすみ、回路規模の削減および低消費電力化を実現することが可能である。一方、コマンドメモリ６１からＡＬＵに定数を供給する場合には、テーブルからのデータ読み出しに伴う回路遅延が発生しないという利点がある。 FIG. 16 shows an example in which constants are directly stored in the command memory 61. By storing constants in the command memory 61 without using the constant table, the constants can be supplied to each ALU. As shown in the above embodiment, when a constant table is used, only necessary data needs to be stored, so the memory capacity can be reduced, and the circuit scale can be reduced and the power consumption can be reduced. Is possible. On the other hand, when a constant is supplied from the command memory 61 to the ALU, there is an advantage that a circuit delay associated with data reading from the table does not occur.

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described based on the embodiments. The embodiments are exemplifications, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. .

例えば、リコンフィギュラブル回路１２におけるＡＬＵの配列は、縦方向にのみ接続を許した多段配列に限らず、横方向の接続も許した、メッシュ状の配列であってもよい。また、上記の説明では、段を飛ばして論理回路を接続する結線は設けられていないが、このような段を飛ばす接続結線を設ける構成としてもよい。 For example, the array of ALUs in the reconfigurable circuit 12 is not limited to a multistage array that allows connection only in the vertical direction, but may be a mesh-like array that allows connection in the horizontal direction. In the above description, the connection for connecting the logic circuits by skipping the stages is not provided, but the connection connection for skipping such stages may be provided.

実施の形態に係る処理装置の構成図である。It is a block diagram of the processing apparatus which concerns on embodiment. １つの回路を分割してできる複数の回路の設定データについて説明するための図である。It is a figure for demonstrating the setting data of the several circuit which can divide | segment one circuit. リコンフィギュラブル回路の構成図である。It is a block diagram of a reconfigurable circuit. データフローグラフの例を示す図である。It is a figure which shows the example of a data flow graph. 信号処理のフローチャートを示す図である。It is a figure which shows the flowchart of a signal processing. 処理装置においてリコンフィギュラブル回路に定数データを供給するための構成を示す図である。It is a figure which shows the structure for supplying constant data to a reconfigurable circuit in a processing apparatus. コマンドメモリの出力データを説明するための図である。It is a figure for demonstrating the output data of a command memory. 前後７点を利用する７タップからなるＦＩＲフィルタ回路を示す図である。It is a figure which shows the FIR filter circuit which consists of 7 taps using the front and back 7 points. 図８で示すＦＩＲフィルタ回路を置き換えた回路を示す図である。It is a figure which shows the circuit which replaced the FIR filter circuit shown in FIG. 図９に示すＦＩＲフィルタ回路をコンパイルして作成したデータフローグラフを示す図である。It is a figure which shows the data flow graph produced by compiling the FIR filter circuit shown in FIG. 図１０に示すデータフローグラフをリコンフィギュラブル回路にマッピングした例を示す図である。FIG. 11 is a diagram showing an example in which the data flow graph shown in FIG. 10 is mapped to a reconfigurable circuit. リコンフィギュラブル回路にて生成するべきターゲット回路の例を示す図である。It is a figure which shows the example of the target circuit which should be produced | generated by a reconfigurable circuit. 定数テーブルのデータ格納例を示す図である。It is a figure which shows the example of data storage of a constant table. 図１２に示すＦＩＲ１をリコンフィギュラブル回路にマッピングした例を示す図である。It is a figure which shows the example which mapped FIR1 shown in FIG. 12 to the reconfigurable circuit. 図１２に示すＦＩＲ２をリコンフィギュラブル回路にマッピングした例を示す図である。It is a figure which shows the example which mapped FIR2 shown in FIG. 12 to the reconfigurable circuit. コマンドメモリに定数を直接記憶させる例を示す図である。It is a figure which shows the example which memorize | stores a constant directly in a command memory.

Explanation of symbols

１０・・・処理装置、１２・・・リコンフィギュラブル回路、１４・・・設定部、１６・・・選択器、１８・・・制御部、２０・・・内部状態保持回路、２２・・・出力回路、２４・・・経路部、２６・・・集積回路装置、３０・・・コンパイル部、３２・・・設定データ生成部、３４・・・記憶部、３６・・・プログラム、３８・・・データフローグラフ、４０・・・設定データ、４２・・・ターゲット回路、５０・・・論理回路、５１・・・入力接続部、５２・・・接続部、５３・・・出力選択部、６１・・・コマンドメモリ、６２・・・プログラムカウンタ、７０・・・定数テーブル。 DESCRIPTION OF SYMBOLS 10 ... Processing apparatus, 12 ... Reconfigurable circuit, 14 ... Setting part, 16 ... Selector, 18 ... Control part, 20 ... Internal state holding circuit, 22 ... Output circuit 24... Path unit 26... Integrated circuit device 30 .. compile unit 32... Setting data generation unit 34. Data flow graph, 40 ... setting data, 42 ... target circuit, 50 ... logic circuit, 51 ... input connection unit, 52 ... connection unit, 53 ... output selection unit, 61 ... Command memory, 62 ... Program counter, 70 ... Constant table.

Claims

A reconfigurable circuit having a plurality of selectively executable logic circuit multiple arithmetic function,
A setting unit configured to set a function of the logic circuit and store setting data for configuring a desired circuit in the reconfigurable circuit;
A control unit for controlling the setting unit to supply desired setting data to the reconfigurable circuit;
The setting unit holds a plurality of tables for storing constant data and supplies the constant data stored in the table to the input of the logic circuit.
The reconfigurable circuit includes a connection unit that connects an output of a plurality of tables and an input of a logic circuit .