JP2007179358A - 情報処理装置及び再構成デバイスの利用方法 - Google Patents
情報処理装置及び再構成デバイスの利用方法 Download PDFInfo
- Publication number
- JP2007179358A JP2007179358A JP2005377731A JP2005377731A JP2007179358A JP 2007179358 A JP2007179358 A JP 2007179358A JP 2005377731 A JP2005377731 A JP 2005377731A JP 2005377731 A JP2005377731 A JP 2005377731A JP 2007179358 A JP2007179358 A JP 2007179358A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reconfigurable device
- task
- executed
- reconfigurable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
- G06F1/3218—Monitoring of peripheral devices of display devices
Abstract
【解決手段】再構成デバイスで実行するタスク毎に、それぞれ異なる特徴を持つ複数の回路を実現するためのコンフィグレーションコードを生成してメモリへ格納しておく。再構成デバイスの動作時、異なる特徴を持つ複数の回路のなかからシステムの動作状態に応じて再構成デバイスに実行させる適切な回路を選択し、該選択した回路に対応するコンフィグレーションコードをメモリから再構成デバイスへロードする。再構成デバイスは、コンフィグレーションコードのロードが完了した段階で、選択された回路による入力データへの処理を開始する。
【選択図】図1
Description
P. Butel, G. Habay, A. Rachet, "Managing Partial Dynamic Reconfiguration in Virtex-II Pro FPGAs", Xilinx, Inc.,[平成17年8月15日検索]、インターネット<URL: HYPERLINK "http://www.xilinx.com/publications/xcellonline/xcell_50/xc_pdf/xc_mbda50.pdf" http://www.xilinx.com/publications/xcellonline/xcell_50/xc_pdf/xc_mbda50.pdf> R. Krueger, "Dynamic Reconfiguration of Functional Blocks" Xilinx, Inc.,[平成17年8月15日検索]、インターネット<URL: HYPERLINK "http://www.xilinx.com/publications/xcellonline/xcell_52/xc_pdf/xc_v4config52.pdf" http://www.xilinx.com/publications/xcellonline/xcell_52/xc_pdf/xc_v4config52.pdf>
前記再構成デバイスで実行するタスク毎に、それぞれ異なる特徴を持つ複数の回路を実現するためのコンフィグレーションコードが格納されるコンフィグレーションコードメモリと、
前記異なる特徴を持つ複数の回路のなかからシステムの動作状態に応じて前記再構成デバイスに実行させる適切な回路を選択する、前記再構成デバイスに対する前記コンフィグレーションコードのロードを制御する再構成デバイスコントローラと、
を有する構成である。
予め、前記再構成デバイスで実行するタスク毎に、それぞれ異なる特徴を持つ複数の回路を実現するためのコンフィグレーションコードを生成してメモリへ格納しておき、
前記異なる特徴を持つ複数の回路のなかからシステムの動作状態に応じて前記再構成デバイスに実行させる適切な回路を選択し、該選択した回路に対応するコンフィグレーションコードを前記メモリから前記再構成デバイスへロードし、
前記コンフィグレーションコードのロードが完了した段階で、前記再構成デバイスに、選択した回路による入力データへの処理を開始させる方法である。
2 コンフィグレーションコードメモリ
3 再構成デバイスコントローラ
4、41、42 入力バッファ
5 出力バッファ
6 バッファコントローラ
7、71、72、73 処理回路
8 処理回路コントローラ
9 システムコントローラ
10 センサ
Claims (24)
- コンフィグレーションコードにしたがって所望のタスクを実行するための回路を変更可能に実現する再構成デバイスと、
前記再構成デバイスで実行するタスク毎に、それぞれ異なる特徴を持つ複数の回路を実現するためのコンフィグレーションコードが格納されるコンフィグレーションコードメモリと、
前記異なる特徴を持つ複数の回路のなかからシステムの動作状態に応じて前記再構成デバイスに実行させる適切な回路を選択する、前記再構成デバイスに対する前記コンフィグレーションコードのロードを制御する再構成デバイスコントローラと、
を有する情報処理装置。 - 前記特徴は、
小さい回路面積である請求項1記載の情報処理装置。 - 前記特徴は、
高いスループットである請求項1または2記載の情報処理装置。 - 前記特徴は、
低消費電力である請求項1から3のいずれか1項記載の情報処理装置。 - 前記再構成デバイスコントローラは、
前記タスク毎の特徴や前記タスク毎に要求された固有情報から決まるタスクの優先度に応じて、前記再構成デバイスに実行させる回路として、小さい回路面積を特徴とする回路を選択する請求項2記載の情報処理装置。 - 再構成デバイスで処理された処理後のデータである出力データを一次的に保持する出力バッファを備え、
前記再構成デバイスコントローラは、
前記出力バッファで保持しているデータ量が所定のしきい値を越えたとき、前記再構成デバイスに実行させる回路として、小さい回路面積を特徴とする回路を選択する請求項2記載の情報処理装置。 - 前記再構成デバイスコントローラは、
同一のタスクに対応して生成された小面積を特徴とする回路を実現するためのコンフィグレーションコードを前記再構成デバイスが備える複数の回路形成領域にそれぞれロードし、前記再構成デバイスに複数の同一のタスクを並列に実行させる請求項2記載の情報処理装置。 - 前記再構成デバイスコントローラは、
前記タスク毎の特徴や前記タスク毎に要求された固有情報から決まるタスクの優先度に応じて、前記再構成デバイスに実行させる回路として、高いスループットを特徴とする回路を選択する請求項3記載の情報処理装置。 - 再構成デバイスへ供給する処理対象のデータである入力データを一次的に保持する入力バッファを備え、
前記再構成デバイスコントローラは、
前記入力バッファで保持しているデータ量が所定のしきい値を越えたとき、前記再構成デバイスに実行させる回路として、高いスループットを特徴とする回路を選択する請求項3記載の情報処理装置。 - 周囲温度を検知するための温度センサを有し、
前記再構成デバイスコントローラは、
前記温度センサで検知された温度が所定のしきい値を越えたとき、前記再構成デバイスに実行させる回路として、低消費電力を特徴とする回路を選択する請求項4記載の情報処理装置。 - 電池の残量を検知するための残量センサを有し、
前記再構成デバイスコントローラは、
前記残量センサで検知された電池の残量が所定のしきい値より少なくなったとき、前記再構成デバイスに実行させる回路として、低消費電力を特徴とする回路を選択する請求項4記載の情報処理装置。 - 情報処理装置全体の処理や制御を行う、CPUを備えたシステムコントローラを有し、
前記システムコントローラは、
前記再構成デバイスコントローラにより、前記再構成デバイスに実行させる回路として、低消費電力を特徴とする回路が選択されたとき、前記CPUの動作周波数を低下させる請求項4記載の情報処理装置。 - コンフィグレーションコードにしたがって所望のタスクを実行するための回路を変更可能に実現する再構成デバイスの利用方法であって、
予め、前記再構成デバイスで実行するタスク毎に、それぞれ異なる特徴を持つ複数の回路を実現するためのコンフィグレーションコードを生成してメモリへ格納しておき、
前記異なる特徴を持つ複数の回路のなかからシステムの動作状態に応じて前記再構成デバイスに実行させる適切な回路を選択し、該選択した回路に対応するコンフィグレーションコードを前記メモリから前記再構成デバイスへロードし、
前記コンフィグレーションコードのロードが完了した段階で、前記再構成デバイスに、選択した回路による入力データへの処理を開始させる再構成デバイスの利用方法。 - 前記特徴は、
小さい回路面積である請求項13記載の再構成デバイスの利用方法。 - 前記特徴は、
高いスループットである請求項13または14記載の再構成デバイスの利用方法。 - 前記特徴は、
低消費電力である請求項13から15のいずれか1項記載の再構成デバイスの利用方法。 - 前記タスク毎の特徴や前記タスク毎に要求された固有情報から決まるタスクの優先度に応じて、前記再構成デバイスに実行させる回路として、小さい回路面積を特徴とする回路を選択する請求項14記載の再構成デバイスの利用方法。
- 前記再構成デバイスで処理された処理後のデータである出力データを一次的に保持する出力バッファで保持しているデータ量が所定のしきい値を越えたとき、前記再構成デバイスに実行させる回路として、小さい回路面積を特徴とする回路を選択する請求項14記載の再構成デバイスの利用方法。
- 同一のタスクに対応して生成された小面積を特徴とする回路を実現するためのコンフィグレーションコードを前記再構成デバイスが備える複数の回路形成領域にそれぞれロードし、前記再構成デバイスに複数の同一のタスクを並列に実行させる請求項14記載の再構成デバイスの利用方法。
- 前記タスク毎の特徴や前記タスク毎に要求された固有情報から決まるタスクの優先度に応じて、前記再構成デバイスに実行させる回路として、高いスループットを特徴とする回路を選択する請求項15記載の再構成デバイスの利用方法。
- 再構成デバイスへ供給する処理対象のデータである入力データを一次的に保持する入力バッファで保持しているデータ量が所定のしきい値を越えたとき、前記再構成デバイスに実行させる回路として、高いスループットを特徴とする回路を選択する請求項15記載の再構成デバイスの利用方法。
- 周囲温度を検知するための温度センサで検知された温度が所定のしきい値を越えたとき、前記再構成デバイスに実行させる回路として、低消費電力を特徴とする回路を選択する請求項16記載の再構成デバイスの利用方法。
- 電池の残量を検知するための残量センサで検知された電池の残量が所定のしきい値より少なくなったとき、前記再構成デバイスに実行させる回路として、低消費電力を特徴とする回路を選択する請求項16記載の再構成デバイスの利用方法。
- 情報処理装置全体の処理や制御を行う、CPUを備えたシステムコントローラを有し、
前記システムコントローラは、
前記再構成デバイスコントローラにより、前記再構成デバイスに実行させる回路として、低消費電力を特徴とする回路が選択されたとき、前記CPUの動作周波数を低下させる請求項16記載の再構成デバイスの利用方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005377731A JP4909588B2 (ja) | 2005-12-28 | 2005-12-28 | 情報処理装置及び再構成デバイスの利用方法 |
US11/616,751 US7793092B2 (en) | 2005-12-28 | 2006-12-27 | Information processing apparatus and method for using reconfigurable device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005377731A JP4909588B2 (ja) | 2005-12-28 | 2005-12-28 | 情報処理装置及び再構成デバイスの利用方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007179358A true JP2007179358A (ja) | 2007-07-12 |
JP4909588B2 JP4909588B2 (ja) | 2012-04-04 |
Family
ID=38195299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005377731A Expired - Fee Related JP4909588B2 (ja) | 2005-12-28 | 2005-12-28 | 情報処理装置及び再構成デバイスの利用方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7793092B2 (ja) |
JP (1) | JP4909588B2 (ja) |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009025953A (ja) * | 2007-07-18 | 2009-02-05 | Fuji Xerox Co Ltd | 演算処理装置及び演算処理プログラム |
US8384924B2 (en) | 2009-03-05 | 2013-02-26 | Canon Kabushiki Kaisha | Image processing apparatus with a reconstruction circuit, and control method for image processing apparatus |
JPWO2012039216A1 (ja) * | 2010-09-24 | 2014-02-03 | 日本電気株式会社 | 情報処理装置、その方法及びそのプログラム |
JP2016035692A (ja) * | 2014-08-04 | 2016-03-17 | キヤノン株式会社 | 画像処理装置、システム、情報処理方法及びプログラム |
US9560164B2 (en) | 2014-02-07 | 2017-01-31 | Canon Kabushiki Kaisha | Image processing apparatus, method of controlling the same, non-transitory computer readable storage medium, and data processing apparatus |
JP2017059230A (ja) * | 2015-09-14 | 2017-03-23 | 株式会社リコー | データ処理システム及びデータ処理方法 |
JP2017097478A (ja) * | 2015-11-19 | 2017-06-01 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
KR101795531B1 (ko) | 2017-09-04 | 2017-11-10 | (주)나오플러스 | 재구성 가능한 시스템 온 칩 |
KR101795528B1 (ko) | 2016-11-23 | 2017-11-10 | (주)나오플러스 | 재구성 가능한 시스템 온 칩 |
JP2018063576A (ja) * | 2016-10-13 | 2018-04-19 | 富士通株式会社 | 情報処理装置、情報処理方法及びプログラム |
WO2018116737A1 (ja) * | 2016-12-19 | 2018-06-28 | 日立オートモティブシステムズ株式会社 | 電子制御装置、電子制御システム、及び電子制御方法 |
JP2018142046A (ja) * | 2017-02-27 | 2018-09-13 | 富士通株式会社 | 情報処理装置、pld管理プログラム及びpld管理方法 |
JP2018180805A (ja) * | 2017-04-10 | 2018-11-15 | 東芝デベロップメントエンジニアリング株式会社 | 管理装置 |
US10162795B2 (en) | 2015-12-24 | 2018-12-25 | Fujitsu Limited | Processor for changing weight of costs needed in reconfigurable circuit |
WO2019059153A1 (ja) | 2017-09-25 | 2019-03-28 | Necスペーステクノロジー株式会社 | プロセッサエレメント、プログラマブルデバイス及びプロセッサエレメントの制御方法 |
US10404257B2 (en) | 2017-07-06 | 2019-09-03 | Fujitsu Limited | Information processing apparatus, information processing method, and computer-readable medium storing information processing program |
JPWO2021130967A1 (ja) * | 2019-12-26 | 2021-07-01 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2014106859A (ru) | 2011-07-25 | 2015-08-27 | Серверджи, Инк. | Способ и система для построения маломощной компьютерной системы |
CN102929663B (zh) * | 2012-10-15 | 2016-08-17 | 华为技术有限公司 | 一种现场可编程门阵列的加载方法、装置及系统 |
JP6489757B2 (ja) * | 2014-04-08 | 2019-03-27 | キヤノン株式会社 | 画像処理装置、その制御方法及びプログラム |
CN109445863B (zh) * | 2018-11-01 | 2021-12-17 | 郑州云海信息技术有限公司 | 一种基于fpga的数据处理方法、装置、设备及介质 |
US11861337B2 (en) * | 2020-08-26 | 2024-01-02 | Micron Technology, Inc. | Deep neural networks compiler for a trace-based accelerator |
CN113505096B (zh) * | 2021-08-05 | 2022-10-18 | 北京极光星通科技有限公司 | 星载激光通信终端及其功耗控制方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11232079A (ja) * | 1998-02-16 | 1999-08-27 | Fuji Xerox Co Ltd | 情報処理システム |
JP2000101421A (ja) * | 1998-09-22 | 2000-04-07 | Fujitsu Ltd | プログラマブルデバイス |
JP2000252814A (ja) * | 1999-03-02 | 2000-09-14 | Fuji Xerox Co Ltd | 情報処理システム |
JP2002208638A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Xerox Co Ltd | 情報処理方法およびシステム |
JP2003347930A (ja) * | 2002-05-28 | 2003-12-05 | Konica Minolta Holdings Inc | プログラマブル論理回路及びコンピュータシステム並びにキャッシュ方法 |
US6662302B1 (en) * | 1999-09-29 | 2003-12-09 | Conexant Systems, Inc. | Method and apparatus of selecting one of a plurality of predetermined configurations using only necessary bus widths based on power consumption analysis for programmable logic device |
JP2004022724A (ja) * | 2002-06-14 | 2004-01-22 | Konica Minolta Holdings Inc | 半導体集積回路装置、及び半導体集積回路の構成方法 |
JP2004538675A (ja) * | 2001-03-05 | 2004-12-24 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ加工および/またはデータ処理方法および装置 |
JP2005005611A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2005124130A (ja) * | 2003-09-24 | 2005-05-12 | Toshiba Corp | 論理回路装置、プログラマブル論理回路の動作方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5734872A (en) * | 1994-09-19 | 1998-03-31 | Kelly; Michael | CPU interconnect system for a computer |
WO1997049042A1 (en) * | 1996-06-21 | 1997-12-24 | Organic Systems, Inc. | Dynamically reconfigurable hardware system for real-time control of processes |
US5838165A (en) | 1996-08-21 | 1998-11-17 | Chatter; Mukesh | High performance self modifying on-the-fly alterable logic FPGA, architecture and method |
US6034538A (en) | 1998-01-21 | 2000-03-07 | Lucent Technologies Inc. | Virtual logic system for reconfigurable hardware |
WO2001090887A1 (fr) | 2000-05-25 | 2001-11-29 | Fujitsu Limited | Procede de traitement de programme permettant un traitement haute vitesse au moyen d'un materiel a reconfiguration dynamique et programme permettant d'executer ce procede de traitement |
US20020108009A1 (en) * | 2000-12-29 | 2002-08-08 | Michele Borgatti | Electronic system having modular expansion function facilities |
JP3921367B2 (ja) | 2001-09-26 | 2007-05-30 | 日本電気株式会社 | データ処理装置および方法、コンピュータプログラム、情報記憶媒体、並列演算装置、データ処理システム |
JP3987782B2 (ja) | 2002-10-11 | 2007-10-10 | Necエレクトロニクス株式会社 | アレイ型プロセッサ |
JP3987783B2 (ja) | 2002-10-11 | 2007-10-10 | Necエレクトロニクス株式会社 | アレイ型プロセッサ |
-
2005
- 2005-12-28 JP JP2005377731A patent/JP4909588B2/ja not_active Expired - Fee Related
-
2006
- 2006-12-27 US US11/616,751 patent/US7793092B2/en active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11232079A (ja) * | 1998-02-16 | 1999-08-27 | Fuji Xerox Co Ltd | 情報処理システム |
JP2000101421A (ja) * | 1998-09-22 | 2000-04-07 | Fujitsu Ltd | プログラマブルデバイス |
JP2000252814A (ja) * | 1999-03-02 | 2000-09-14 | Fuji Xerox Co Ltd | 情報処理システム |
US6662302B1 (en) * | 1999-09-29 | 2003-12-09 | Conexant Systems, Inc. | Method and apparatus of selecting one of a plurality of predetermined configurations using only necessary bus widths based on power consumption analysis for programmable logic device |
JP2002208638A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Xerox Co Ltd | 情報処理方法およびシステム |
JP2004538675A (ja) * | 2001-03-05 | 2004-12-24 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ加工および/またはデータ処理方法および装置 |
JP2003347930A (ja) * | 2002-05-28 | 2003-12-05 | Konica Minolta Holdings Inc | プログラマブル論理回路及びコンピュータシステム並びにキャッシュ方法 |
JP2004022724A (ja) * | 2002-06-14 | 2004-01-22 | Konica Minolta Holdings Inc | 半導体集積回路装置、及び半導体集積回路の構成方法 |
JP2005005611A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2005124130A (ja) * | 2003-09-24 | 2005-05-12 | Toshiba Corp | 論理回路装置、プログラマブル論理回路の動作方法 |
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009025953A (ja) * | 2007-07-18 | 2009-02-05 | Fuji Xerox Co Ltd | 演算処理装置及び演算処理プログラム |
US8384924B2 (en) | 2009-03-05 | 2013-02-26 | Canon Kabushiki Kaisha | Image processing apparatus with a reconstruction circuit, and control method for image processing apparatus |
JPWO2012039216A1 (ja) * | 2010-09-24 | 2014-02-03 | 日本電気株式会社 | 情報処理装置、その方法及びそのプログラム |
JP5825261B2 (ja) * | 2010-09-24 | 2015-12-02 | 日本電気株式会社 | 情報処理装置、その方法及びそのプログラム |
US9560164B2 (en) | 2014-02-07 | 2017-01-31 | Canon Kabushiki Kaisha | Image processing apparatus, method of controlling the same, non-transitory computer readable storage medium, and data processing apparatus |
JP2016035692A (ja) * | 2014-08-04 | 2016-03-17 | キヤノン株式会社 | 画像処理装置、システム、情報処理方法及びプログラム |
JP2017059230A (ja) * | 2015-09-14 | 2017-03-23 | 株式会社リコー | データ処理システム及びデータ処理方法 |
JP2017097478A (ja) * | 2015-11-19 | 2017-06-01 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
US10162795B2 (en) | 2015-12-24 | 2018-12-25 | Fujitsu Limited | Processor for changing weight of costs needed in reconfigurable circuit |
US10671429B2 (en) | 2016-10-13 | 2020-06-02 | Fujitsu Limited | Circuit assignment within reconfigurable device based on predicted shortest processing completion time |
JP2018063576A (ja) * | 2016-10-13 | 2018-04-19 | 富士通株式会社 | 情報処理装置、情報処理方法及びプログラム |
KR101795528B1 (ko) | 2016-11-23 | 2017-11-10 | (주)나오플러스 | 재구성 가능한 시스템 온 칩 |
US11318929B2 (en) | 2016-12-19 | 2022-05-03 | Hitachi Astemo, Ltd. | Electronic control apparatus, electronic control system, and electronic control method |
WO2018116737A1 (ja) * | 2016-12-19 | 2018-06-28 | 日立オートモティブシステムズ株式会社 | 電子制御装置、電子制御システム、及び電子制御方法 |
JP2018101221A (ja) * | 2016-12-19 | 2018-06-28 | 日立オートモティブシステムズ株式会社 | 電子制御装置、電子制御システム、及び電子制御方法 |
JP2018142046A (ja) * | 2017-02-27 | 2018-09-13 | 富士通株式会社 | 情報処理装置、pld管理プログラム及びpld管理方法 |
JP2018180805A (ja) * | 2017-04-10 | 2018-11-15 | 東芝デベロップメントエンジニアリング株式会社 | 管理装置 |
US10404257B2 (en) | 2017-07-06 | 2019-09-03 | Fujitsu Limited | Information processing apparatus, information processing method, and computer-readable medium storing information processing program |
KR101795531B1 (ko) | 2017-09-04 | 2017-11-10 | (주)나오플러스 | 재구성 가능한 시스템 온 칩 |
WO2019059153A1 (ja) | 2017-09-25 | 2019-03-28 | Necスペーステクノロジー株式会社 | プロセッサエレメント、プログラマブルデバイス及びプロセッサエレメントの制御方法 |
US11249753B2 (en) | 2017-09-25 | 2022-02-15 | Nec Space Technologies, Ltd. | Processor element, programmable device, and processor element control method |
WO2021130967A1 (ja) * | 2019-12-26 | 2021-07-01 | 日本電気株式会社 | 情報処理システム、情報処理装置、情報処理方法、及びコンピュータプログラム |
JPWO2021130967A1 (ja) * | 2019-12-26 | 2021-07-01 | ||
JP2022078314A (ja) * | 2019-12-26 | 2022-05-24 | 日本電気株式会社 | 情報処理システム、情報処理装置、情報処理方法、及びコンピュータプログラム |
Also Published As
Publication number | Publication date |
---|---|
JP4909588B2 (ja) | 2012-04-04 |
US20070150718A1 (en) | 2007-06-28 |
US7793092B2 (en) | 2010-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4909588B2 (ja) | 情報処理装置及び再構成デバイスの利用方法 | |
US11171652B2 (en) | Method and apparatus for implementing configurable streaming networks | |
JP5131188B2 (ja) | データ処理装置 | |
JP2005182654A (ja) | リコンフィギュラブル回路、リコンフィギュラブル回路を備えた処理装置、リコンフィギュラブル回路における論理回路の機能決定方法、回路生成方法および回路 | |
JP2001068993A5 (ja) | ||
KR20200139829A (ko) | 네트워크 온칩 데이터 처리 방법 및 장치 | |
JP4484756B2 (ja) | リコンフィギュラブル回路および処理装置 | |
Marconi | Online scheduling and placement of hardware tasks with multiple variants on dynamically reconfigurable field-programmable gate arrays | |
KR102539571B1 (ko) | 네트워크 온칩 데이터 처리 방법 및 장치 | |
JP2010205108A (ja) | 情報処理装置および情報処理プログラム | |
KR102539572B1 (ko) | 네트워크 온칩 데이터 처리 방법 및 장치 | |
JP2007065756A (ja) | クロック制御回路、クロック制御方法、半導体集積回路装置、及び電子機器 | |
Schuck et al. | An interface for a decentralized 2d reconfiguration on xilinx virtex-fpgas for organic computing | |
JP2006018411A (ja) | プロセッサ | |
JP2007200106A (ja) | データ処理装置、制御方法、及びプログラム | |
JP2008198003A (ja) | アレイ型プロセッサ | |
Essig et al. | On-demand instantiation of co-processors on dynamically reconfigurable FPGAs | |
WO2010055706A1 (ja) | データ処理装置、データ処理方法及びプログラム | |
JP3989397B2 (ja) | 集積回路装置およびその装置に対するデータ設定装置 | |
JP2009049649A (ja) | 集積回路装置 | |
JP4123884B2 (ja) | 信号処理回路 | |
EP1550950A1 (en) | Semiconductor device | |
JP2006202172A (ja) | バスタイミング制御回路 | |
JP2010033336A (ja) | 信号処理装置及び信号処理方法 | |
JP4580879B2 (ja) | リコンフィグラブル回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110408 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110525 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110707 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120116 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4909588 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |