JP2004022724A - 半導体集積回路装置、及び半導体集積回路の構成方法 - Google Patents
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Abstract
【課題】本発明の課題は、消費電力を低減する半導体集積回路装置を提供することである。
【解決手段】ＣＰＵ１１は、回路再構成処理において、温度センサ１５により検出したＦＰＧＡ１２の温度が許容温度以上に高いか否かを判別し、高かった場合は現在の動作周波数より低い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。一方、検出した温度が許容温度より低い場合、現在の動作周波数より高い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。
【選択図】 図１
【解決手段】ＣＰＵ１１は、回路再構成処理において、温度センサ１５により検出したＦＰＧＡ１２の温度が許容温度以上に高いか否かを判別し、高かった場合は現在の動作周波数より低い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。一方、検出した温度が許容温度より低い場合、現在の動作周波数より高い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積装置、及び半導体集積回路の構成方法に関する。
【０００２】
【従来の技術】
近年、ＩＣ（集積回路）設計技術、及び製造技術の急速な発達により、回路設計をプログラム可能なＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：プログラマブル論理回路）が開発されている。このようなプログラマブル論理回路では、論理回路を記述した回路情報を読み込ませることにより、内部の論理回路間の配線を自由に構成できるとともに、一度作成した回路を必要に応じて何度でも再構成することが可能である。
【０００３】
また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と呼ばれるプログラマブル論理回路は、論理ゲート間及び配線間を接続するスイッチマトリクスを制御するビットストリームを外部から書き込むことによって、所望の論理回路を再構成することができるデバイスであり、内部回路構成データや論理ゲート間のスイッチマトリクス制御データを記憶するメモリがデバイス内に設けられて、この各種データにより様々な動作特性をもたせることが可能である。
【０００４】
【発明が解決しようとする課題】
最近では、上述したようなデジタル回路の動作速度の高速化に伴い、デジタル回路を構成するＩＣ１個単位の消費電力も増加しつつある。動作速度が上昇し、ＩＣの消費電力が増加するとＩＣ温度が上昇することとなり、回路全体の動作が不安定となって誤動作する可能性もある。このような問題の対策として、従来から回路の付近にファンクーラーを取り付けて空冷することによりＩＣの温度を低下させているが、この方法では設計の自由度が低下するとともに、空冷ではある程度の温度しか低下させることができないため、動作速度の高速化に伴う温度上昇を抑えることができない。
【０００５】
また、回路の温度をファンクーラーなどの外部からの作用で低下させられない場合、回路の動作周波数を下げてＩＣの電力消費を抑え、温度上昇を防ぐことが必要となるが、このような場合、動作速度の低下は避けられない。
【０００６】
本発明の課題は、消費電力を低減する半導体集積回路装置を提供することである。
【０００７】
【課題を解決するための手段】
請求項１記載の発明は、
回路構成を記述した回路情報に基づいて回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積回路装置において、
前記プログラマブル論理装置の消費電力に応じた回路情報を複数記憶する記憶手段と、
前記プログラマブル論理装置の消費電力を検出する検出手段と、
前記検出手段により検出された消費電力に応じた回路情報を前記記憶手段から読み出し、当該回路情報に基づいて前記プログラマブル論理装置の回路構成を再構成する再構成手段と、
を備えることを特徴としている。
【０００８】
請求項２記載の発明は、請求項１記載の半導体集積回路において、
前記検出手段は、前記プログラマブル論理装置の消費電力として当該プログラマブル論理装置の温度を検出することを特徴としている。
【０００９】
請求項７記載の発明は、
回路構成を記述した回路情報に基づいて回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積回路装置における半導体集積回路の構成方法において、
前記プログラマブル論理装置の消費電力に応じた回路情報を記憶手段に複数記憶する工程と、
前記プログラマブル論理装置の消費電力を検出する検出工程と、
前記検出工程から検出された消費電力に応じた回路情報を前記記憶手段から読み出し、当該回路情報に基づいて前記プログラマブル論理装置の回路構成を再構成する工程と、
を含むことを特徴としている。
【００１０】
この請求項１、２、７記載の発明によれば、プログラマブル論理装置の消費電力に応じた回路情報に基づいて回路構成が再構成されるので、消費電力に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００１１】
請求項３記載の発明は、請求項１記載の半導体集積回路装置において、
前記検出手段により検出された消費電力に基づいて前記プログラマブル論理装置の動作周波数を変更する変更手段を備え、
前記記憶手段は、前記プログラマブル論理装置の動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を設定した回路情報を記憶し、
前記再構成手段は、前記変更手段により変更された動作周波数に応じた回路情報を前記記憶手段から読み出して、前記プログラマブル論理装置の回路構成を再構成することを特徴としている。
【００１２】
請求項４記載の発明は、請求項３記載の半導体集積回路装置において、
前記変更手段は、前記検出手段により検出された消費電力が高い場合、前記プログラマブル論理装置の動作周波数を低く変更し、
前記再構成手段は、前記変更手段により変更された低い動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を少なく設定した回路情報を前記記憶手段から読み出して前記プログラマブル論理装置の回路構成を再構成することを特徴としている。
【００１３】
請求項５記載の発明は、請求項３、又は４記載の半導体集積回路装置において、
前記変更手段は、前記検出手段により検出された消費電力が低い場合、前記プログラマブル論理装置の動作周波数を高く変更し、
前記再構成手段は、前記変更手段により変更された高い動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を多く設定した回路情報を前記記憶手段から読み出して前記プログラマブル論理装置の回路構成を再構成することを特徴としている。
【００１４】
この請求項３、４、５記載の発明によれば、プログラマブル論理装置の消費電力が高い場合は、動作周波数を低下させるとともにパイプライン処理の段数が少ない回路構成に再構成し、消費電力が低い場合には、動作周波数を上昇させるとともにパイプライン処理の段数が多い回路構成に再構成するので、動作周波数に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００１５】
請求項６記載の発明は、請求項１記載の半導体集積回路装置において、
前記回路情報を複数記憶する記憶手段を備えた外部の装置に伝送媒体を介して接続され、
前記消費電力に応じた回路情報を前記外部の装置から伝送媒体を介して取得することを特徴としている。
【００１６】
この請求項６記載の発明によれば、回路情報を外部の装置から伝送媒体を介して取得するので、半導体集積装置の記憶手段の記憶容量が小さく、多くの回路情報を記憶できない場合でも、その多くの回路情報を外部の装置の記憶手段に記憶しておくことにより、所望の回路情報を容易に取得することができる。
【００１７】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
まず、構成を説明する。
図１は、本実施の形態における半導体集積回路装置１０の内部構成を示すブロック図である。
図１において、半導体集積回路装置１０は、ＣＰＵ１１、ＦＰＧＡ１２、ＲＯＭ１３、ＰＬＬ回路１４、温度センサ１５から構成される。
【００１８】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１は、ＲＯＭ１３に格納されている各種制御プログラムを読み出して図示しないワークエリアに展開し、当該プログラムに従って各部の動作を制御する。
【００１９】
具体的には、ＣＰＵ１１は、ＲＯＭ１３に記憶される回路再構成処理プログラムを読み出して後述する回路再構成処理を実行する。
ＣＰＵ１１は、回路再構成処理において、温度センサ１５によりＦＰＧＡ１２の温度を検出し、検出した温度が上限設定された許容温度以上に高いか否かを判別し、高かった場合は現在の動作周波数より低い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。一方、検出した温度が許容温度より低い場合、現在の動作周波数より高い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。すなわち、ＣＰＵ１１は、再構成手段としての機能を有する。
【００２０】
ＦＰＧＡ１２は、図２に示すように論理回路１２１、配線領域１２２、スイッチマトリクス１２３からなる論理回路の集合体であり、マトリクス状に配置された論理回路１２１間に格子状に配線領域１２２が敷設され、スイッチマトリクス１２３によりその配線接続が制御される。また、ＦＰＧＡ１２の周辺部には図示しない複数の入力、及び出力端子が配設され、ＰＬＬ回路１４から入力される動作周波数に基づいて入力端子から入力されたデータを論理処理し、出力端子に出力する。
【００２１】
また、ＦＰＧＡ１２は、書き換え可能な記憶素子であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２４を内蔵して、ＲＯＭ１３から出力された回路データをこのＳＲＡＭ１２４に格納し、ＣＰＵ１１の指示に従ってこの回路データに応じた配線領域１２２の配線接続をスイッチマトリクス１２３により行い、回路構成を再構成する。なお、書き換え可能な記憶素子であれば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等であってもよい。
【００２２】
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１３は、半導体メモリから構成され、プログラムやデータ等が予め記憶されている記憶領域（図示せず）を有している。この記憶領域には、各種制御プログラム、及び各種制御プログラムで処理されたデータ等を記憶する。なお、プログラムは、コンピュータが読み取り可能なプログラムコードに従った動作を逐次実行する。
【００２３】
また、ＲＯＭ１３は、複数の動作周波数毎に設定したＦＰＧＡ１２の回路構成を示す回路データ１〜ｎを記憶し、ＣＰＵ１１から指示された回路データをＦＰＧＡ１２に出力する。なお、回路データは、ＦＰＧＡ１２内部の論理回路１２１の回路構成データ、及び論理ゲート間の配線接続を制御するスイッチマトリクス１２３のスイッチマトリクス制御データを含むこととする。すなわち、ＲＯＭ１３は、回路情報を記憶する記憶手段としての機能を有する。
【００２４】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１４は、位相検出器、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器等から構成され、ＶＣＯから発振された出力信号を分周器により分周し、位相差検出器がその分周された分周信号とＣＰＵ１１からの入力信号と比較して周波数や位相の差を検出し、ＶＣＯにフィードバックして所望の周波数の出力信号を生成し、動作周波数信号としてＦＰＧＡ１２に出力する。すなわち、ＰＬＬ回路１４は、動作周波数を変更する変更手段としての機能を有する。
【００２５】
温度センサ１５は、ＦＰＧＡ１２の温度を測定するセンサであり、測定された温度情報をＣＰＵ１１に出力する。ＦＰＧＡ１２の消費電力はその発熱量に比例し、発熱量はＦＰＧＡ１２の温度に比例するので、本実施の形態では、消費電力を検出する検出手段として温度センサを用いて説明する。
【００２６】
次に、本実施の形態の動作を説明する。
動作説明の前提として、以下に記述されている各処理を実現するためのプログラムは、コンピュータが読み取り可能なプログラムコードの形態でＲＯＭ１３に格納されており、ＣＰＵ１１は、当該プログラムコードに従った動作を逐次実行する。また、ＣＰＵ１１は、伝送媒体を介して外部から供給されるプログラム及びデータを利用して、本実施の形態特有の動作を逐次実行することも可能である。
【００２７】
以下、ＣＰＵ１１により実行される回路再構成処理を説明する。
まず、ＣＰＵ１１は、温度センサ１５によりＦＰＧＡ１２の温度を検出し、検出された温度が許容温度以上に高いか否かを判別する。検出温度が所定の温度以上に高かった場合、回路構成を変更すると判断して現在の動作周波数よりも低い動作周波数を設定し、設定した動作周波数を出力するように制御信号を生成してＰＬＬ回路１４に出力する。そして、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させる。そして、ＣＰＵ１１は、入力した回路データに基づいて論理回路を再構成するように制御信号をＦＰＧＡ１２に出力する。
【００２８】
ＦＰＧＡ１２は、ＲＯＭ１３から入力された回路データをＳＲＡＭ１２４に格納すると、ＣＰＵ１１から入力された制御信号に従って論理回路１２１の回路構成、及び配線領域１２２の接続状態をＳＲＡＭ１２４に格納した回路データに基づいて再構成する。なお、この再構成時には、ＦＰＧＡ１２は入力端子からのデータ入力を停止して論理処理を一時停止する。再構成が終了すると、入力端子からのデータ入力を再開し、ＰＬＬ回路１４から入力される動作周波数に同期して入力されたデータに対して論理処理を実行する。
【００２９】
一方、温度センサ１５により検出されたＦＰＧＡ１２の温度が許容温度より低かった場合、検出された温度に基づいて現在の動作周波数より高い動作周波数を設定し、設定した動作周波数を出力するように制御信号を生成してＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させる。そして、ＣＰＵ１１は、入力した回路データに基づいて論理回路を再構成するように制御信号をＦＰＧＡ１２に出力する。ＦＰＧＡ１２は、上述したようにＲＯＭ１３から入力された回路データに基づいて回路構成を再構成する。
【００３０】
なお、ＣＰＵ１１が回路構成を変更する際に設定する動作周波数は、ＲＯＭ１３に記憶されている回路データが対応する動作周波数であるならば、適宜設定可能である。例えばＲＯＭ１３が、動作周波数１００ＭＨｚ、１１０ＭＨｚ、１２０ＭＨｚ、１３０ＭＨｚ、１４０ＭＨｚのそれぞれに対応する回路データを記憶しており、現在の周波数が１３０ＭＨｚであるとすると、動作周波数を低下させる場合はそれより低い１００ＭＨｚ、１１０ＭＨｚ、１２０ＭＨｚのうちの何れかを動作周波数として設定が可能である。また、その回路構成の変更に伴う動作周波数の変更幅は任意に設定可能である。具体的に説明すると予めいくつかの温度範囲を設定しておき、例えば検出した温度が５〜８℃に含まれる場合は動作周波数を２０ＭＨｚ、３〜５℃に含まれる場合は動作周波数を１０ＭＨｚ低下させるというように各温度範囲に対して変更する動作周波数の変更幅を設定しておくこととしてもよい。
【００３１】
ここで、図３を参照して上述したＦＰＧＡ１２の回路構成について具体的に説明する。図３（ａ）、（ｂ）は、入力信号をパイプライン処理する回路構成例の模式図であり、図３（ａ）は高い動作周波数に応じた回路構成図の一例であり、図３（ｂ）は低い動作周波数に応じた回路構成図の一例である。図３（ａ）、（ｂ）において、論理処理を行う論理回路１２１の回路素子を組み合わせて構成した組み合わせ回路１２１ａが複数配線され、各組み合わせ回路１２１ａは、クロックに応じて入力信号を取り込んで保持するＦＦ（フリップフロップ）１２１ｂ間に設置される。デジタル回路においては一般的に、動作周波数を高く設定するほど回路内部のＦＦ１２１ｂの素子数を増やしてＦＦ１２１ｂ間の信号の遅延を低減している。
【００３２】
なお、図３（ａ）、（ｂ）は、回路構成、及び動作周波数が異なるが、その論理処理による出力結果は同じである。つまり、ＦＦ１２１ｂ間における組み合わせ回路１２１ａを構成する素子数が変化しても、回路全体において組み合わせ回路１２１ａを構成する素子数は、図３（ａ）に示す回路と図３（ｂ）に示す回路とでは変わらない。
【００３３】
上述した説明で、ＦＰＧＡ１２の温度が許容温度を超えており、動作周波数を低下させた場合、ＣＰＵ１１は、回路内部のパイプライン処理の段数を少なく調整した、例えば図３（ｂ）に示す回路構成にＦＰＧＡ１２を再構成させる。このとき、回路全体において組み合わせ回路１２１ａを構成する素子数は変化しないが、パイプライン処理の段数が減少したことによりＦＦ１２１ｂの素子数は減少することになる。そのため、回路規模が小さくなり、消費電力とともに発生する熱量が減少してＦＰＧＡ１２の温度が低下することとなる。
【００３４】
一方、ＦＰＧＡ１２が許容温度には達しておらず、動作周波数を上昇させた場合、ＣＰＵ１１は回路内部のパイプライン処理の段数を多く調整した、例えば図３（ａ）に示す回路構成にＦＰＧＡ１２を再構成させる。このとき、回路全体において組み合わせ回路１２１ａを構成する素子数は変化しないが、パイプライン処理の段数が増加したことによりＦＦ１２１ｂの素子数が増加することになる。そのため、回路規模が大きくなり、消費電力とともに発生する熱量も大きくなる。そして熱量の増加によりＦＰＧＡ１２の温度が上昇し、許容温度に達すると、再度、動作周波数を低く設定するとともに回路規模が小さくなるようにＦＰＧＡ１２が再構成が行われる。
【００３５】
以上のように、動作周波数が高く温度が上昇すると、動作周波数を低下させるとともにパイプライン処理の段数を減らした回路規模が小さい回路構成にＦＰＧＡ１２を再構成し、ＦＰＧＡ１２の温度が低下すると動作周波数を上昇させるとともにパイプライン処理の段数を増やした回路規模が大きい回路構成にＦＰＧＡ１２を再構成することにより、効率的にＦＰＧＡ１２を動作させることができるとともに消費電力を最低限に抑えることができる。一般的に、回路の消費電力は回路規模と動作周波数に比例し、例えば回路規模を１／１．４に縮小し、動作周波数を１／１．４に低下させると、消費電力は１／２となって効果的に消費電力を低減させることができる。
【００３６】
なお、本実施の形態における記述は、本発明に係る好適な半導体集積回路装置の一例であり、これに限定されるものではない。
例えば、上述の説明では、ＦＰＧＡ１２に入力する動作周波数を変更するためにＰＬＬ回路１４を備えることとしたが、これに限らず複数のクロック発振子を備えることとしてもよい。
【００３７】
また、半導体集積回路装置の内部にＲＯＭ１３を備えて、該ＲＯＭ１３にＦＰＧＡ１２の回路データを格納し、動作周波数に応じた回路データをＦＰＧＡ１２に出力することとしていたが、これに限らず、半導体集積回路装置１０の外部装置のＲＯＭに回路データを記憶させておき、半導体集積回路１０と外部装置とを伝送媒体で接続し、この伝送媒体を介して外部装置から所望の回路データを取得してＦＰＧＡ１２の回路構成を再構成させることとしてもよい。
【００３８】
また、上述した説明では、論理回路の再構成が可能なＰＬＤとしてＦＰＧＡを説明したが、これに限らず、ＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）であってもよいし、他のプログラマブルな論理回路であってもよい。
【００３９】
また、温度センサ１５を備えて、ＦＰＧＡ１２の温度を測定し、測定した温度に応じて回路構成を変更していたが、温度センサを備えずに予め動作周波数と温度上昇する時間との相関を測定しておき、その相関に基づいて回路構成の変更を行うこととしてもよい。例えば動作周波数１２０ＭＨｚのとき１０分で５℃温度上昇するという相関が得られている場合、動作周波数１２０ＭＨｚに変更してから１０分後に動作周波数を１００ＭＨｚに変更し、それに応じて回路構成を変更する、というようにその相関から温度上昇にかかる時間を予測して、その予測時間が経過したら回路構成を変更することとしてもよい。
【００４０】
その他、本実施の形態における半導体集積回路装置１０を構成する各部の細部構成、及び細部動作に関しても、本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【００４１】
【発明の効果】
請求項１、２、７記載の発明によれば、プログラマブル論理装置の消費電力に応じた回路情報に基づいて回路構成が再構成されるので、消費電力に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００４２】
請求項３、４、５記載の発明によれば、プログラマブル論理装置の消費電力が高い場合は、動作周波数を低下させるとともにパイプライン処理の段数が少ない回路構成に再構成し、消費電力が低い場合には、動作周波数を上昇させるとともにパイプライン処理の段数が多い回路構成に再構成するので、動作周波数に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００４３】
請求項６記載の発明によれば、回路情報を外部の装置から伝送媒体を介して取得するので、半導体集積回路装置の記憶手段の記憶容量が小さく、多くの回路情報を記憶できない場合でも、その多くの回路情報を外部の装置の記憶手段に記憶しておくことにより、所望の回路情報を容易に取得することができる。
【図面の簡単な説明】
【図１】本発明を適用した実施の形態の半導体集積回路装置１０の内部構成を示すブロック図である。
【図２】図１のＦＰＧＡ１２の内部構成を示す模式図である。
【図３】（ａ）は、動作周波数が高い場合に設定されるＦＰＧＡ１２の回路構成を示す図であり、（ｂ）は、動作周波数が低い場合に設定されるＦＰＧＡ１２の回路構成を示す図である。
【符号の説明】
１０ 半導体集積回路装置
１１ ＣＰＵ
１２ ＦＰＧＡ
１２１ 論理回路
１２１ａ 組み合わせ回路
１２１ｂ ＦＦ（フリップフロップ）
１２２ 配線領域
１２３ スイッチマトリクス
１２４ ＳＲＡＭ
１３ ＲＯＭ
１４ ＰＬＬ回路
１５ 温度センサ
【発明の属する技術分野】
本発明は、回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積装置、及び半導体集積回路の構成方法に関する。
【０００２】
【従来の技術】
近年、ＩＣ（集積回路）設計技術、及び製造技術の急速な発達により、回路設計をプログラム可能なＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：プログラマブル論理回路）が開発されている。このようなプログラマブル論理回路では、論理回路を記述した回路情報を読み込ませることにより、内部の論理回路間の配線を自由に構成できるとともに、一度作成した回路を必要に応じて何度でも再構成することが可能である。
【０００３】
また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と呼ばれるプログラマブル論理回路は、論理ゲート間及び配線間を接続するスイッチマトリクスを制御するビットストリームを外部から書き込むことによって、所望の論理回路を再構成することができるデバイスであり、内部回路構成データや論理ゲート間のスイッチマトリクス制御データを記憶するメモリがデバイス内に設けられて、この各種データにより様々な動作特性をもたせることが可能である。
【０００４】
【発明が解決しようとする課題】
最近では、上述したようなデジタル回路の動作速度の高速化に伴い、デジタル回路を構成するＩＣ１個単位の消費電力も増加しつつある。動作速度が上昇し、ＩＣの消費電力が増加するとＩＣ温度が上昇することとなり、回路全体の動作が不安定となって誤動作する可能性もある。このような問題の対策として、従来から回路の付近にファンクーラーを取り付けて空冷することによりＩＣの温度を低下させているが、この方法では設計の自由度が低下するとともに、空冷ではある程度の温度しか低下させることができないため、動作速度の高速化に伴う温度上昇を抑えることができない。
【０００５】
また、回路の温度をファンクーラーなどの外部からの作用で低下させられない場合、回路の動作周波数を下げてＩＣの電力消費を抑え、温度上昇を防ぐことが必要となるが、このような場合、動作速度の低下は避けられない。
【０００６】
本発明の課題は、消費電力を低減する半導体集積回路装置を提供することである。
【０００７】
【課題を解決するための手段】
請求項１記載の発明は、
回路構成を記述した回路情報に基づいて回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積回路装置において、
前記プログラマブル論理装置の消費電力に応じた回路情報を複数記憶する記憶手段と、
前記プログラマブル論理装置の消費電力を検出する検出手段と、
前記検出手段により検出された消費電力に応じた回路情報を前記記憶手段から読み出し、当該回路情報に基づいて前記プログラマブル論理装置の回路構成を再構成する再構成手段と、
を備えることを特徴としている。
【０００８】
請求項２記載の発明は、請求項１記載の半導体集積回路において、
前記検出手段は、前記プログラマブル論理装置の消費電力として当該プログラマブル論理装置の温度を検出することを特徴としている。
【０００９】
請求項７記載の発明は、
回路構成を記述した回路情報に基づいて回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積回路装置における半導体集積回路の構成方法において、
前記プログラマブル論理装置の消費電力に応じた回路情報を記憶手段に複数記憶する工程と、
前記プログラマブル論理装置の消費電力を検出する検出工程と、
前記検出工程から検出された消費電力に応じた回路情報を前記記憶手段から読み出し、当該回路情報に基づいて前記プログラマブル論理装置の回路構成を再構成する工程と、
を含むことを特徴としている。
【００１０】
この請求項１、２、７記載の発明によれば、プログラマブル論理装置の消費電力に応じた回路情報に基づいて回路構成が再構成されるので、消費電力に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００１１】
請求項３記載の発明は、請求項１記載の半導体集積回路装置において、
前記検出手段により検出された消費電力に基づいて前記プログラマブル論理装置の動作周波数を変更する変更手段を備え、
前記記憶手段は、前記プログラマブル論理装置の動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を設定した回路情報を記憶し、
前記再構成手段は、前記変更手段により変更された動作周波数に応じた回路情報を前記記憶手段から読み出して、前記プログラマブル論理装置の回路構成を再構成することを特徴としている。
【００１２】
請求項４記載の発明は、請求項３記載の半導体集積回路装置において、
前記変更手段は、前記検出手段により検出された消費電力が高い場合、前記プログラマブル論理装置の動作周波数を低く変更し、
前記再構成手段は、前記変更手段により変更された低い動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を少なく設定した回路情報を前記記憶手段から読み出して前記プログラマブル論理装置の回路構成を再構成することを特徴としている。
【００１３】
請求項５記載の発明は、請求項３、又は４記載の半導体集積回路装置において、
前記変更手段は、前記検出手段により検出された消費電力が低い場合、前記プログラマブル論理装置の動作周波数を高く変更し、
前記再構成手段は、前記変更手段により変更された高い動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を多く設定した回路情報を前記記憶手段から読み出して前記プログラマブル論理装置の回路構成を再構成することを特徴としている。
【００１４】
この請求項３、４、５記載の発明によれば、プログラマブル論理装置の消費電力が高い場合は、動作周波数を低下させるとともにパイプライン処理の段数が少ない回路構成に再構成し、消費電力が低い場合には、動作周波数を上昇させるとともにパイプライン処理の段数が多い回路構成に再構成するので、動作周波数に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００１５】
請求項６記載の発明は、請求項１記載の半導体集積回路装置において、
前記回路情報を複数記憶する記憶手段を備えた外部の装置に伝送媒体を介して接続され、
前記消費電力に応じた回路情報を前記外部の装置から伝送媒体を介して取得することを特徴としている。
【００１６】
この請求項６記載の発明によれば、回路情報を外部の装置から伝送媒体を介して取得するので、半導体集積装置の記憶手段の記憶容量が小さく、多くの回路情報を記憶できない場合でも、その多くの回路情報を外部の装置の記憶手段に記憶しておくことにより、所望の回路情報を容易に取得することができる。
【００１７】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
まず、構成を説明する。
図１は、本実施の形態における半導体集積回路装置１０の内部構成を示すブロック図である。
図１において、半導体集積回路装置１０は、ＣＰＵ１１、ＦＰＧＡ１２、ＲＯＭ１３、ＰＬＬ回路１４、温度センサ１５から構成される。
【００１８】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１は、ＲＯＭ１３に格納されている各種制御プログラムを読み出して図示しないワークエリアに展開し、当該プログラムに従って各部の動作を制御する。
【００１９】
具体的には、ＣＰＵ１１は、ＲＯＭ１３に記憶される回路再構成処理プログラムを読み出して後述する回路再構成処理を実行する。
ＣＰＵ１１は、回路再構成処理において、温度センサ１５によりＦＰＧＡ１２の温度を検出し、検出した温度が上限設定された許容温度以上に高いか否かを判別し、高かった場合は現在の動作周波数より低い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。一方、検出した温度が許容温度より低い場合、現在の動作周波数より高い動作周波数を設定し出力するよう制御信号をＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させてＦＰＧＡ１２に該回路データに基づいて再構成するよう制御信号を出力する。すなわち、ＣＰＵ１１は、再構成手段としての機能を有する。
【００２０】
ＦＰＧＡ１２は、図２に示すように論理回路１２１、配線領域１２２、スイッチマトリクス１２３からなる論理回路の集合体であり、マトリクス状に配置された論理回路１２１間に格子状に配線領域１２２が敷設され、スイッチマトリクス１２３によりその配線接続が制御される。また、ＦＰＧＡ１２の周辺部には図示しない複数の入力、及び出力端子が配設され、ＰＬＬ回路１４から入力される動作周波数に基づいて入力端子から入力されたデータを論理処理し、出力端子に出力する。
【００２１】
また、ＦＰＧＡ１２は、書き換え可能な記憶素子であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２４を内蔵して、ＲＯＭ１３から出力された回路データをこのＳＲＡＭ１２４に格納し、ＣＰＵ１１の指示に従ってこの回路データに応じた配線領域１２２の配線接続をスイッチマトリクス１２３により行い、回路構成を再構成する。なお、書き換え可能な記憶素子であれば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等であってもよい。
【００２２】
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１３は、半導体メモリから構成され、プログラムやデータ等が予め記憶されている記憶領域（図示せず）を有している。この記憶領域には、各種制御プログラム、及び各種制御プログラムで処理されたデータ等を記憶する。なお、プログラムは、コンピュータが読み取り可能なプログラムコードに従った動作を逐次実行する。
【００２３】
また、ＲＯＭ１３は、複数の動作周波数毎に設定したＦＰＧＡ１２の回路構成を示す回路データ１〜ｎを記憶し、ＣＰＵ１１から指示された回路データをＦＰＧＡ１２に出力する。なお、回路データは、ＦＰＧＡ１２内部の論理回路１２１の回路構成データ、及び論理ゲート間の配線接続を制御するスイッチマトリクス１２３のスイッチマトリクス制御データを含むこととする。すなわち、ＲＯＭ１３は、回路情報を記憶する記憶手段としての機能を有する。
【００２４】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１４は、位相検出器、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器等から構成され、ＶＣＯから発振された出力信号を分周器により分周し、位相差検出器がその分周された分周信号とＣＰＵ１１からの入力信号と比較して周波数や位相の差を検出し、ＶＣＯにフィードバックして所望の周波数の出力信号を生成し、動作周波数信号としてＦＰＧＡ１２に出力する。すなわち、ＰＬＬ回路１４は、動作周波数を変更する変更手段としての機能を有する。
【００２５】
温度センサ１５は、ＦＰＧＡ１２の温度を測定するセンサであり、測定された温度情報をＣＰＵ１１に出力する。ＦＰＧＡ１２の消費電力はその発熱量に比例し、発熱量はＦＰＧＡ１２の温度に比例するので、本実施の形態では、消費電力を検出する検出手段として温度センサを用いて説明する。
【００２６】
次に、本実施の形態の動作を説明する。
動作説明の前提として、以下に記述されている各処理を実現するためのプログラムは、コンピュータが読み取り可能なプログラムコードの形態でＲＯＭ１３に格納されており、ＣＰＵ１１は、当該プログラムコードに従った動作を逐次実行する。また、ＣＰＵ１１は、伝送媒体を介して外部から供給されるプログラム及びデータを利用して、本実施の形態特有の動作を逐次実行することも可能である。
【００２７】
以下、ＣＰＵ１１により実行される回路再構成処理を説明する。
まず、ＣＰＵ１１は、温度センサ１５によりＦＰＧＡ１２の温度を検出し、検出された温度が許容温度以上に高いか否かを判別する。検出温度が所定の温度以上に高かった場合、回路構成を変更すると判断して現在の動作周波数よりも低い動作周波数を設定し、設定した動作周波数を出力するように制御信号を生成してＰＬＬ回路１４に出力する。そして、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させる。そして、ＣＰＵ１１は、入力した回路データに基づいて論理回路を再構成するように制御信号をＦＰＧＡ１２に出力する。
【００２８】
ＦＰＧＡ１２は、ＲＯＭ１３から入力された回路データをＳＲＡＭ１２４に格納すると、ＣＰＵ１１から入力された制御信号に従って論理回路１２１の回路構成、及び配線領域１２２の接続状態をＳＲＡＭ１２４に格納した回路データに基づいて再構成する。なお、この再構成時には、ＦＰＧＡ１２は入力端子からのデータ入力を停止して論理処理を一時停止する。再構成が終了すると、入力端子からのデータ入力を再開し、ＰＬＬ回路１４から入力される動作周波数に同期して入力されたデータに対して論理処理を実行する。
【００２９】
一方、温度センサ１５により検出されたＦＰＧＡ１２の温度が許容温度より低かった場合、検出された温度に基づいて現在の動作周波数より高い動作周波数を設定し、設定した動作周波数を出力するように制御信号を生成してＰＬＬ回路１４に出力するとともに、設定した動作周波数に応じた回路データをＲＯＭ１３からＦＰＧＡ１２に出力させる。そして、ＣＰＵ１１は、入力した回路データに基づいて論理回路を再構成するように制御信号をＦＰＧＡ１２に出力する。ＦＰＧＡ１２は、上述したようにＲＯＭ１３から入力された回路データに基づいて回路構成を再構成する。
【００３０】
なお、ＣＰＵ１１が回路構成を変更する際に設定する動作周波数は、ＲＯＭ１３に記憶されている回路データが対応する動作周波数であるならば、適宜設定可能である。例えばＲＯＭ１３が、動作周波数１００ＭＨｚ、１１０ＭＨｚ、１２０ＭＨｚ、１３０ＭＨｚ、１４０ＭＨｚのそれぞれに対応する回路データを記憶しており、現在の周波数が１３０ＭＨｚであるとすると、動作周波数を低下させる場合はそれより低い１００ＭＨｚ、１１０ＭＨｚ、１２０ＭＨｚのうちの何れかを動作周波数として設定が可能である。また、その回路構成の変更に伴う動作周波数の変更幅は任意に設定可能である。具体的に説明すると予めいくつかの温度範囲を設定しておき、例えば検出した温度が５〜８℃に含まれる場合は動作周波数を２０ＭＨｚ、３〜５℃に含まれる場合は動作周波数を１０ＭＨｚ低下させるというように各温度範囲に対して変更する動作周波数の変更幅を設定しておくこととしてもよい。
【００３１】
ここで、図３を参照して上述したＦＰＧＡ１２の回路構成について具体的に説明する。図３（ａ）、（ｂ）は、入力信号をパイプライン処理する回路構成例の模式図であり、図３（ａ）は高い動作周波数に応じた回路構成図の一例であり、図３（ｂ）は低い動作周波数に応じた回路構成図の一例である。図３（ａ）、（ｂ）において、論理処理を行う論理回路１２１の回路素子を組み合わせて構成した組み合わせ回路１２１ａが複数配線され、各組み合わせ回路１２１ａは、クロックに応じて入力信号を取り込んで保持するＦＦ（フリップフロップ）１２１ｂ間に設置される。デジタル回路においては一般的に、動作周波数を高く設定するほど回路内部のＦＦ１２１ｂの素子数を増やしてＦＦ１２１ｂ間の信号の遅延を低減している。
【００３２】
なお、図３（ａ）、（ｂ）は、回路構成、及び動作周波数が異なるが、その論理処理による出力結果は同じである。つまり、ＦＦ１２１ｂ間における組み合わせ回路１２１ａを構成する素子数が変化しても、回路全体において組み合わせ回路１２１ａを構成する素子数は、図３（ａ）に示す回路と図３（ｂ）に示す回路とでは変わらない。
【００３３】
上述した説明で、ＦＰＧＡ１２の温度が許容温度を超えており、動作周波数を低下させた場合、ＣＰＵ１１は、回路内部のパイプライン処理の段数を少なく調整した、例えば図３（ｂ）に示す回路構成にＦＰＧＡ１２を再構成させる。このとき、回路全体において組み合わせ回路１２１ａを構成する素子数は変化しないが、パイプライン処理の段数が減少したことによりＦＦ１２１ｂの素子数は減少することになる。そのため、回路規模が小さくなり、消費電力とともに発生する熱量が減少してＦＰＧＡ１２の温度が低下することとなる。
【００３４】
一方、ＦＰＧＡ１２が許容温度には達しておらず、動作周波数を上昇させた場合、ＣＰＵ１１は回路内部のパイプライン処理の段数を多く調整した、例えば図３（ａ）に示す回路構成にＦＰＧＡ１２を再構成させる。このとき、回路全体において組み合わせ回路１２１ａを構成する素子数は変化しないが、パイプライン処理の段数が増加したことによりＦＦ１２１ｂの素子数が増加することになる。そのため、回路規模が大きくなり、消費電力とともに発生する熱量も大きくなる。そして熱量の増加によりＦＰＧＡ１２の温度が上昇し、許容温度に達すると、再度、動作周波数を低く設定するとともに回路規模が小さくなるようにＦＰＧＡ１２が再構成が行われる。
【００３５】
以上のように、動作周波数が高く温度が上昇すると、動作周波数を低下させるとともにパイプライン処理の段数を減らした回路規模が小さい回路構成にＦＰＧＡ１２を再構成し、ＦＰＧＡ１２の温度が低下すると動作周波数を上昇させるとともにパイプライン処理の段数を増やした回路規模が大きい回路構成にＦＰＧＡ１２を再構成することにより、効率的にＦＰＧＡ１２を動作させることができるとともに消費電力を最低限に抑えることができる。一般的に、回路の消費電力は回路規模と動作周波数に比例し、例えば回路規模を１／１．４に縮小し、動作周波数を１／１．４に低下させると、消費電力は１／２となって効果的に消費電力を低減させることができる。
【００３６】
なお、本実施の形態における記述は、本発明に係る好適な半導体集積回路装置の一例であり、これに限定されるものではない。
例えば、上述の説明では、ＦＰＧＡ１２に入力する動作周波数を変更するためにＰＬＬ回路１４を備えることとしたが、これに限らず複数のクロック発振子を備えることとしてもよい。
【００３７】
また、半導体集積回路装置の内部にＲＯＭ１３を備えて、該ＲＯＭ１３にＦＰＧＡ１２の回路データを格納し、動作周波数に応じた回路データをＦＰＧＡ１２に出力することとしていたが、これに限らず、半導体集積回路装置１０の外部装置のＲＯＭに回路データを記憶させておき、半導体集積回路１０と外部装置とを伝送媒体で接続し、この伝送媒体を介して外部装置から所望の回路データを取得してＦＰＧＡ１２の回路構成を再構成させることとしてもよい。
【００３８】
また、上述した説明では、論理回路の再構成が可能なＰＬＤとしてＦＰＧＡを説明したが、これに限らず、ＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）であってもよいし、他のプログラマブルな論理回路であってもよい。
【００３９】
また、温度センサ１５を備えて、ＦＰＧＡ１２の温度を測定し、測定した温度に応じて回路構成を変更していたが、温度センサを備えずに予め動作周波数と温度上昇する時間との相関を測定しておき、その相関に基づいて回路構成の変更を行うこととしてもよい。例えば動作周波数１２０ＭＨｚのとき１０分で５℃温度上昇するという相関が得られている場合、動作周波数１２０ＭＨｚに変更してから１０分後に動作周波数を１００ＭＨｚに変更し、それに応じて回路構成を変更する、というようにその相関から温度上昇にかかる時間を予測して、その予測時間が経過したら回路構成を変更することとしてもよい。
【００４０】
その他、本実施の形態における半導体集積回路装置１０を構成する各部の細部構成、及び細部動作に関しても、本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【００４１】
【発明の効果】
請求項１、２、７記載の発明によれば、プログラマブル論理装置の消費電力に応じた回路情報に基づいて回路構成が再構成されるので、消費電力に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００４２】
請求項３、４、５記載の発明によれば、プログラマブル論理装置の消費電力が高い場合は、動作周波数を低下させるとともにパイプライン処理の段数が少ない回路構成に再構成し、消費電力が低い場合には、動作周波数を上昇させるとともにパイプライン処理の段数が多い回路構成に再構成するので、動作周波数に応じて回路構成を最適に変更することができ、半導体集積回路装置の消費電力を低減することができる。
【００４３】
請求項６記載の発明によれば、回路情報を外部の装置から伝送媒体を介して取得するので、半導体集積回路装置の記憶手段の記憶容量が小さく、多くの回路情報を記憶できない場合でも、その多くの回路情報を外部の装置の記憶手段に記憶しておくことにより、所望の回路情報を容易に取得することができる。
【図面の簡単な説明】
【図１】本発明を適用した実施の形態の半導体集積回路装置１０の内部構成を示すブロック図である。
【図２】図１のＦＰＧＡ１２の内部構成を示す模式図である。
【図３】（ａ）は、動作周波数が高い場合に設定されるＦＰＧＡ１２の回路構成を示す図であり、（ｂ）は、動作周波数が低い場合に設定されるＦＰＧＡ１２の回路構成を示す図である。
【符号の説明】
１０ 半導体集積回路装置
１１ ＣＰＵ
１２ ＦＰＧＡ
１２１ 論理回路
１２１ａ 組み合わせ回路
１２１ｂ ＦＦ（フリップフロップ）
１２２ 配線領域
１２３ スイッチマトリクス
１２４ ＳＲＡＭ
１３ ＲＯＭ
１４ ＰＬＬ回路
１５ 温度センサ
Claims (7)
- 回路構成を記述した回路情報に基づいて回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積回路装置において、
前記プログラマブル論理装置の消費電力に応じた回路情報を複数記憶する記憶手段と、
前記プログラマブル論理装置の消費電力を検出する検出手段と、
前記検出手段により検出された消費電力に応じた回路情報を前記記憶手段から読み出し、当該回路情報に基づいて前記プログラマブル論理装置の回路構成を再構成する再構成手段と、
を備えることを特徴とする半導体集積回路装置。 - 前記検出手段は、前記プログラマブル論理装置の消費電力として当該プログラマブル論理装置の温度を検出することを特徴とする請求項１記載の半導体集積回路。
- 前記検出手段により検出された消費電力に基づいて前記プログラマブル論理装置の動作周波数を変更する変更手段を備え、
前記記憶手段は、前記プログラマブル論理装置の動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を設定した回路情報を記憶し、
前記再構成手段は、前記変更手段により変更された動作周波数に応じた回路情報を前記記憶手段から読み出して、前記プログラマブル論理装置の回路構成を再構成することを特徴とする請求項１記載の半導体集積回路装置。 - 前記変更手段は、前記検出手段により検出された消費電力が高い場合、前記プログラマブル論理装置の動作周波数を低く変更し、
前記再構成手段は、前記変更手段により変更された低い動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を少なく設定した回路情報を前記記憶手段から読み出して前記プログラマブル論理装置の回路構成を再構成することを特徴とする請求項３記載の半導体集積回路装置。 - 前記変更手段は、前記検出手段により検出された消費電力が低い場合、前記プログラマブル論理装置の動作周波数を高く変更し、
前記再構成手段は、前記変更手段により変更された高い動作周波数に応じて当該プログラマブル論理装置の回路構成に含まれるパイプライン処理の段数を多く設定した回路情報を前記記憶手段から読み出して前記プログラマブル論理装置の回路構成を再構成することを特徴とする請求項３、又は４記載の半導体集積回路装置。 - 前記回路情報を複数記憶する記憶手段を備えた外部の装置に伝送媒体を介して接続され、
前記消費電力に応じた回路情報を前記外部の装置から前記伝送媒体を介して取得することを特徴とする請求項１記載の半導体集積回路装置。 - 回路構成を記述した回路情報に基づいて回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積回路装置における半導体集積回路の構成方法において、
前記プログラマブル論理装置の消費電力に応じた回路情報を記憶手段に複数記憶する工程と、
前記プログラマブル論理装置の消費電力を検出する検出工程と、
前記検出工程から検出された消費電力に応じた回路情報を前記記憶手段から読み出し、当該回路情報に基づいて前記プログラマブル論理装置の回路構成を再構成する工程と、
を含むことを特徴とする半導体集積回路の構成方法。
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