CN117795685A - 用于双向沟槽电源开关的系统及方法 - Google Patents

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Abstract

双向沟槽电源开关。至少一个实例是一种半导体装置，其包括：上基极区，其与半导体材料衬底的第一侧相关联；上CE沟槽，其界定于所述第一侧上，所述上CE沟槽界定所述第一侧处的近端开口及所述衬底内的远端；上集电极‑发射极区，其经安置于所述上CE沟槽的所述远端处；下基极区，其与衬底的第二侧相关联；及下集电极‑发射极区，其与所述第二侧相关联。

Description

用于双向沟槽电源开关的系统及方法
相关申请案的交叉参考
本申请案主张2021年8月10日申请的标题为“用于双向沟槽电源开关的系统及方法(System and Method for Bi-Directional Trench Power Switches)”的第63/231,351号美国临时申请案的权益。所述临时申请案以宛若下文完全复制引用的方式并入本文中。
背景技术
双向双极结型晶体管(下文中称为B-TRAN)是由半导体材料的第一侧上的基极及集电极-发射极及与第一侧相对的半导体材料的第二侧上的不同且单独基极及集电极-发射极构造的结型晶体管。当由外部驱动器适当配置时，电流可沿任一方向选择性流动通过B-TRAN，且因此B-TRAN装置被视为双向装置。集电极-发射极被视为集电极(例如，电流流入到B-TRAN中)还是发射极(例如，电流从B-TRAN流出)取决于所施加的外部电压且因此取决于电流流动通过B-TRAN的方向。
当使电流流动通过集电极-发射极时，B-TRAN装置展现集电极到发射极压降，称为VCEON。因为B-TRAN装置多次用作电源开关，所以减小VCEON的任何系统或方法减少总功耗且因此提高效率。
发明内容
双向电源开关。至少一个实例是一种半导体装置，其包括：上基极区，其与半导体材料衬底的第一侧相关联；上CE沟槽，其界定于所述第一侧上，所述上CE沟槽界定所述第一侧处的近端开口及所述衬底内的远端；上集电极-发射极区，其经安置于所述上CE沟槽的所述远端处；下基极区，其与所述衬底的第二侧相关联；及下集电极-发射极区，其与所述第二侧相关联。
在所述实例性半导体装置中，所述上CE沟槽可界定在10到50微米之间且包含10及50微米的深度。
所述实例性半导体装置可进一步包括：上基极沟槽，其界定于所述第一侧上，所述上基极沟槽界定所述第一侧处的近端开口及所述衬底内的远端；其中所述上基极区经安置于所述上基极沟槽的所述远端处。所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且所述第一深度可大于所述第二深度。
所述实例性半导体装置可进一步包括：下CE沟槽，其界定于所述第二侧上，所述下CE沟槽界定所述第二侧处的近端开口及衬底内的远端；且其中所述下集电极-发射极区经安置于所述下CE沟槽的所述远端处。所述上CE沟槽可进一步包括长圆形且所述下CE沟槽可进一步包括长圆形。所述上CE沟槽及所述下CE沟槽可在制造公差内全等。所述实例性半导体装置可进一步包括：上基极沟槽，其界定于所述第一侧上，所述上基极沟槽界定所述第一侧处的近端开口及所述衬底内的远端，其中所述上基极区经安置于所述上基极沟槽的所述远端处；下基极沟槽，其界定于所述第二侧上，所述下基极沟槽界定所述第二侧处的近端开口及所述衬底内的远端，其中所述下基极区经安置于所述下基极沟槽的所述远端处。所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且其中所述第一深度可大于所述第二深度；且其中所述下基极沟槽界定第三深度，所述下CE沟槽界定第四深度，且其中所述第三深度可大于所述第四深度。
所述实例性半导体装置可进一步包括安置于所述上CE沟槽的侧壁上的一层氧化物。
所述实例性半导体装置可进一步包括所述上基极区是P型，且所述上集电极-发射极区是N型。
又一实例是一种制造半导体装置的方法，所述方法包括：掺杂产生与半导体材料衬底的第一侧相关联的上基极区；蚀刻所述第一侧以产生上CE沟槽，所述上CE沟槽界定所述第一侧处的近端开口及所述衬底内的远端；通过所述上CE沟槽的所述远端掺杂以产生上集电极-发射极区；掺杂产生与所述衬底的第二侧相关联的下基极区；及掺杂产生与所述第二侧相关联的下集电极-发射极区。
在所述实例性方法中，蚀刻产生所述上CE沟槽可进一步包括蚀刻使得所述上CE沟槽界定在10到75微米之间且包含10及75微米的深度。
所述实例性方法可进一步包括在掺杂产生所述上基极区之前蚀刻所述第一侧以产生上基极沟槽，所述上基极沟槽界定所述第一侧处的近端开口及所述半导体材料衬底内的远端；且掺杂产生所述上基极区可进一步包括通过所述上基极沟槽的所述远端掺杂。所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且所述第一深度可大于所述第二深度。
所述实例性方法可进一步包括在掺杂产生所述下集电极-发射极区之前蚀刻所述衬底的第二侧以产生下CE沟槽，所述下CE沟槽界定所述第二侧处的近端开口及所述半导体材料衬底内的远端；且掺杂产生所述下集电极-发射极区可进一步包括通过所述下CE沟槽的所述远端掺杂。所述实例性方法可进一步包括在掺杂产生所述上基极区之前蚀刻所述第一侧以产生上基极沟槽，所述上基极沟槽界定所述第一侧上的近端开口及所述半导体材料衬底内的远端；且掺杂产生所述上基极区可进一步包括通过所述上基极沟槽的所述远端掺杂；在掺杂产生所述下基极区之前，所述实例性方法可进一步包括蚀刻所述第二侧以产生下基极沟槽，所述下基极沟槽界定所述第二侧上的近端开口及所述半导体材料衬底内的远端；且掺杂产生所述下基极区可进一步包括通过所述下基极沟槽的所述远端掺杂。所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且所述第一深度可大于所述第二深度；且所述下基极沟槽界定第三深度，所述下CE沟槽界定第四深度，且其中所述第三深度可大于所述第四深度。
所述实例性方法可进一步包括：将第一层氧化物放置于所述上CE沟槽的侧壁上；将第二层氧化物放置于所述上基极沟槽的侧壁上；将第三层氧化物放置于所述下CE沟槽的侧壁上；及将第四层氧化物放置于所述下基极沟槽的侧壁上。
在所述实例性方法中，掺杂产生所述上基极区可进一步包括植入产生P型所述上基极区，且其中掺杂产生所述上集电极-发射极区进一步包括植入产生P型集电极-发射极区。
附图说明
为了详细描述实例性实施例，现将参考附图(未必按比例)，其中：
图1展示B-TRAN的一部分的横截面图；
图2展示在构造B-TRAN的中间阶段期间图1的半导体材料衬底的上侧的俯视图；
图3展示根据至少一些实施例的B-TRAN的一部分的横截面图；
图4展示根据至少一些实施例的B-TRAN的一部分的部分电示意性部分横截面图；
图5展示在构造B-TRAN的中间阶段期间且根据至少一些实施例的半导体材料衬底的上侧的俯视图；
图6展示根据至少一些实施例的B-TRAN的一部分的横截面图；
图7展示在构造B-TRAN的中间阶段期间且根据至少一些实施例的半导体材料衬底的上侧的俯视图；及
图8展示根据至少一些实施例的方法。
定义
各种术语用于指代特定系统组件。不同公司可参考不同名称的组件，本档案不希望区分名称不同但非功能不同的组件。在以下讨论及权利要求书中，术语“包含”及“包括”依开放方式使用且因此应被解译为意味着“包含(但不限于)…”。此外，术语“耦合”希望意味着间接或直接连接。因此，如果第一装置耦合到第二装置，那么所述连接可通过直接连接或通过经由其它装置及连接的间接连接。
关于所述参数的“约”应意味着所述参数加减所述参数的百分之十(+/-10％)。
“双向双基极双极结型晶体管”应意味着在半导体材料衬底的第一面或第一侧上具有基极及集电极-发射极且在衬底的第二面或第二側上具有基极及集电极-发射极的结型晶体管。第一侧上的基极及集电极-发射极不同于第二侧上的基极及集电极-发射极。法向于第一侧的向外指向向量指向与法向于第二侧的向外指向向量相反的方向。
“上”应意味着物体或区与半导体装置的衬底的第一侧相关联且不应被解读为暗示相对于重力的位置。
“下”应意味着物体或区与第一侧相对的半导体装置的衬底的第二侧相关联且不应被解读为暗示相对于重力的位置。
“基极”应意味着双向双基极双极结型晶体管的基极。
“集电极-发射极”应意味着双向双基极双极结型晶体管的集电极-发射极。集电极-发射极操作为集电极还是发射极由跨双向双基极双极结型晶体管施加的电压的极性控制。
“欧姆接触”应意味着两种材料(例如金属与半导体)之间的非整流电结。
半导体材料“衬底”应意味着晶体管制造于其上及/或其内的半导体材料。晶体管的特定部分(例如集电极-发射极区、基极区)可驻留于衬底内的事实不应排除半导体材料作为衬底的地位。
具体实施方式
以下讨论涉及本发明的各个实施例。尽管这些实施例中的一或多者可为优选的，但所公开实施例不应被解译为或以其它方式用于限制包含权利要求书的本公开的范围。另外，所属领域的技术人员应理解，以下描述具有广泛应用，且任何实施例的讨论仅意在例示所述实施例且不希望隐含包含权利要求书的本公开的范围受限于所述实施例。
各个实例涉及双向双基极双极结型晶体管(下文中称为B-TRAN)，其中半导体材料衬底的至少一侧上的集电极-发射极通过沟槽端部掺杂来产生，使得集电极-发射极区驻留于表面下方及衬底内。在一些情况中，衬底的两侧上的集电极-发射极通过沟槽端部掺杂来产生。依此方式，集电极-发射极区之间的有效距离更靠在一起，其可降低导电时段期间的VCEON且还可降低非导电时段期间集电极-发射极区与相关联基极区之间的漏电流。在又另外实例中，衬底的一或两侧上的基极区通过沟槽端部掺杂来产生且因此基极区驻留于表面下方及衬底内。基极区的放置可减少导电时段期间基极电流的非期望夹断。说明书首先转向读者要熟悉的实例性B-TRAN装置。
图1展示B-TRAN的一部分的部分横截面图。特定来说，图1展示具有上面或上侧102及下面或下侧104的B-TRAN 100。名称“上”及“下”是任意的且仅用于方便讨论。上侧102面向与下侧104相反的方向。
上侧102包含与漂移或块状区108形成结的集电极-发射极区106。上侧102进一步界定安置成与集电极-发射极区106相关联的基极区110。集电极-发射极区106经电耦合到通过覆盖上侧102的绝缘材料(未具体展示)中的窗口施加的集电极-发射极触点112，诸如金属材料。上侧102进一步包含与块状区108形成结的基极区110。基极区110经电耦合到基极触点114，诸如金属材料。在图1的视图中，展示两个集电极-发射极触点112及相关联区且展示仅一个基极触点114及相关联区；然而，在实例性系统中，可实施两个或更多个集电极-发射极触点及相关联区，且可实施两个或更多个基极触点及相关联区。集电极-发射极触点耦合在一起以形成上集电极-发射极116。基极触点耦合在一起以形成上基极118。
类似地，下侧104包含与块状区108形成结的集电极-发射极区120及电耦合到集电极-发射极区120的集电极-发射极触点122。下侧104包含基极区126及电耦合到基极区126的基极触点128。在图1的视图中，展示两个集电极-发射极触点122及相关联区且展示仅一个基极触点128及相关联区；然而，在实例性系统中，可实施两个或更多个集电极-发射极触点及相关联区且可实施两个或更多个基极触点及相关联区。下侧104上的集电极-发射极触点耦合在一起以形成下集电极-发射极124。下侧104上的基极触点耦合在一起以形成下基极130。
实例性B-TRAN 100是NPN结构，其意味着集电极-发射极区106及120是N型，基极区110及126是P型，且块状区108是P型。然而，也可考虑PNP型B-TRAN装置但未展示以免过度延长讨论。
图2展示在构造图1的B-TRAN 100的中间阶段期间衬底的上侧102的俯视图。特定来说，在图2中可看见集电极-发射极区200。集电极-发射极区200界定未掺杂的若干内区，诸如内区202、204及206。基极区208界定于实例性内区206内。作为实例，可考虑基极区208是P+区且集电极-发射极区200是N+区，且因此图1的横截面图可被视为沿图2的线1-1截取；然而，应注意，图2展示产生实例性集电极-发射极触点112(图1)及基极触点114(图1)的金属沉积之前的半导体衬底的上侧102。
返回到图1，在实例性B-TRAN 100中，衬底的厚度T可约为250微米到300微米。上侧102上的实例性集电极-发射极区106是植入有掺杂剂原子的掺杂区，掺杂剂原子撞击上侧102的表面且具有进入衬底的扩散深度DD。类似地，下侧104上的集电极-发射极区120是植入有掺杂剂原子的掺杂区，掺杂剂原子撞击下侧104的表面且具有进入衬底的扩散深度DD。集电极-发射极区的扩散深度导致集电极-发射极区之间的间隔或间距SCE。
考虑其中B-TRAN 100具有外部施加电压的情形，其中上侧102上的集电极-发射极116具有高于下侧104上的集电极-发射极124的电压。当B-TRAN 100完全导电时，电流从充当集电极的集电极-发射极区106流动通过块状区108到充当发射极的第二侧104上的集电极-发射极区120。即使实例性B-TRAN 100完全饱和，但通过B-TRAN 100的电流引起从集电极到发射极的压降VCEON(例如1.0V到0.2V)，其大部分可归因于与通过块状区108的电流相关联的压降。此外，当B-TRAN 100不导电时，基极区及集电极-发射极区接近相应表面可导致所述区之间的漏电流。
各个实例可通过分离或疏远集电极-发射极区与衬底的表面来减小压降VCEON且也减小从集电极-发射极区到相关联基极区的漏电流。更特定来说，在实例性B-TRAN中，衬底的至少一侧上的集电极-发射极区凭借通过沟槽放置或植入掺杂剂材料来产生，使得集电极-发射极区驻留于衬底的表面下方及衬底内。在一些情况中，半导体材料板的两侧上的集电极-发射极区凭借通过相应沟槽植入来产生。依此方式，集电极-发射极区之间的间隔变小，其可降低导电时段期间的VCEON且还可降低非导电时段期间集电极-发射极区与相关联基极区之间的漏电流。
图3展示实例性B-TRAN 300的一部分的横截面图。特定来说，图3展示包括具有上面或上侧304及下面或下侧306的半导体材料衬底302的B-TRAN 300。如前所述，名称“上”及“下”是任意的且仅用于方便讨论。上侧304面向与下侧306相反的方向。换句话说，法向于上侧304的平均标高的向外指向向量(向量未具体展示)指向相对于法向于下侧306的平均标高的向外指向向量(向量未具体展示)的相反方向。
上侧304包含上集电极-发射极沟槽308(下文中称为上CE沟槽308)。实例性上CE沟槽308界定开口端或近端开口310及底部或远端312，远端312经安置于衬底302内。上CE沟槽308可使用任何适合技术(诸如等离子体蚀刻)来产生于衬底内。上CE沟槽308界定从上侧304到远端312测量的深度DT。此外，上CE沟槽308界定宽度WT。在实例性情况中，沟槽的深度与沟槽的宽度的比率可为5:1或更小(例如4:1、2:1)。例如，针对具有10微米的深度DT的沟槽，宽度WT可为至少2微米。针对约600V到1200V之间的装置额定电压及250微米的晶片厚度，实例性上CE沟槽308可具有在10到50微米之间且包含10及50微米的深度DT且因此可具有至少2微米到至少10微米的相应宽度WT。针对约600V到1200V之间的装置额定电压及300微米的晶片厚度，实例性上CE沟槽308可具有在35到75微米之间且包含35及75微米的深度DT且因此可具有至少6微米到至少15微米的相应宽度WT。
仍参考图3，实例性上CE沟槽308与氧化层314相关联。特定来说，作为制造过程的部分，氧化层314至少生长或以其它方式产生于实例性上CE沟槽308的侧壁上。实际上，氧化层314最初可覆盖上侧304的所有表面，但接着可经蚀刻(例如等离子体蚀刻、湿式蚀刻)以产生各种开口，诸如上CE沟槽308的远端312处的开口及暴露上基极区的基极开口316，如下文更多讨论。实例性氧化层314可用于若干目的。氧化层314可在上集电极-发射极区产生期间充当势垒(如下文更多讨论)。此外，氧化层314可用于电隔绝与上集电极-发射极区相关联的电连接(例如金属(未展示))与上CE沟槽308周围的掺杂及未掺杂半导体材料。
实例性B-TRAN 300包括与上侧304相关联且与块状或漂移区322形成结的上集电极-发射极区320。不同于图1的B-TRAN 100的集电极-发射极区106，上集电极-发射极区320可凭借通过上CE沟槽308的远端312放置掺杂剂材料来产生。即，例如，不是掺杂剂在植入期间撞击上侧304，而是掺杂剂沿上CE沟槽308行进且撞击暴露于上CE沟槽308的远端312处的半导体材料。此植入可称为沟槽端部植入。在其它情况中，为了延长少数载流子寿命，可使用通过上CE沟槽308的三氯氧磷(POCL3)扩散过程。不管所使用的方法如何，沟槽端部掺杂及扩散深度DD的结果是上集电极-发射极区320驻留于上侧304下方且比通过使掺杂剂直接撞击上侧来植入(例如图1)更深进入到衬底302内。换句话说，在一个实例中，形成上集电极-发射极区320的掺杂剂不在上侧304处相交或驻留。
上侧304进一步与安置成与集电极-发射极区320相关联的基极区323相关联。在图3的实例中，基极区323通过掺杂剂在植入期间撞击上侧304来产生。在其它情况中，为了延长少数载流子寿命，可使用三溴化硼(BBr3)扩散过程。由此可见，形成基极区323的掺杂剂在上侧304处相交或驻留且延伸进入衬底302到扩散深度(未具体划界)。基极区323及C-E区320的结深度基于BTRAN电性能来设计，例如，击穿电压越高，通常需要越深结深度。
类似地，下侧306包含下集电极-发射极沟槽324(下文中称为下CE沟槽324)。实例性下CE沟槽324界定开口端或近端开口326及底部或远端328，远端328经安置于衬底302内。下CE沟槽324可使用任何适合技术(诸如等离子体蚀刻)来产生于衬底内。下CE沟槽324界定从下侧306到远端328测量的深度DT。此外，下CE沟槽324界定宽度WT。如同上CE沟槽，下CE沟槽324的深度与沟槽的宽度的比率可为5:1或更小(例如4:1、2:1)。实例性下CE沟槽324可具有在10到50微米之间且包含10及50微米的深度DT且因此可具有至少2微米到至少10微米的相应宽度WT。
仍参考图3，实例性下CE沟槽324与氧化层330相关联。特定来说，作为制造过程的部分，氧化层330至少生长或以其它方式产生于实例性下CE沟槽324的侧壁上。实际上，氧化层330最初可覆盖下侧306的所有表面，但接着可经蚀刻(例如等离子体蚀刻、湿式蚀刻)以产生各种开口，诸如下CE沟槽324的远端328处的开口及暴露下基极区的基极开口332，如下文更多讨论。如前所述，实例性氧化层330可用于若干目的。氧化层330可在下集电极-发射极区产生期间充当势垒(如下文更多讨论)。此外，氧化层332可用于电隔绝与下集电极-发射极区相关联的电连接(例如金属(未展示))与下CE沟槽324周围的掺杂及未掺杂半导体材料。
实例性B-TRAN 300包括与下侧306相关联且与漂移区322形成结的下集电极-发射极区334。在实例性情况中，下集电极-发射极区334凭借通过下CE沟槽324的远端328放置掺杂剂材料来产生。即，例如，不是掺杂剂在植入期间撞击下侧306，而是掺杂剂沿下CE沟槽324行进且撞击暴露于下CE沟槽324的远端328处的半导体材料。在其它情况中，还是为了延长载流子寿命，可使用通过下CE沟槽324的POCL3扩散过程。不管所使用的方法如何，沟槽端部掺杂及扩散深度DD的结果是下集电极-发射极区334驻留于下侧306下面且比通过使掺杂剂直接撞击下侧来植入(例如图1)更深进入到衬底302内。换句话说，在一个实例中，形成下集电极-发射极区334的掺杂剂不在下侧306处相交或驻留。
下侧306进一步与安置成与集电极-发射极区334相关联的基极区336相关联。在图3的实例中，基极区336通过掺杂剂在植入期间撞击下侧306来产生。在其它情况中，为了延长少数载流子寿命，可使用BBr3扩散过程。由此可见，形成基极区336的掺杂剂在下侧306处相交或驻留且延伸进入半导体材料板到扩散深度(未具体划界)。基极区323及C-E区320的结深度基于BTRAN电性能来设计，例如，击穿电压越高，通常需要越深结深度。
与上侧304相关联的各种结构及掺杂被视为与下侧306相关联的各种结构及掺杂的镜像或与其一致。然而，在一些情况中，上侧304的各种结构及掺杂在不同于下侧306的各种结构及掺杂的时间构造，且因此两侧之间的结构及掺杂可存在略微差异。由此可见，差异可归因于在制造公差内变化，但此不会负面影响装置作为双向双基极双极结型晶体管来操作。
仍参考图3，在实例性B-TRAN 300中，半导体材料板的厚度T可约为250微米到300微米。鉴于上CE沟槽308及下CE沟槽324的深度DT及上集电极-发射极区320及下集电极-发射极区334的扩散深度DD，集电极-发射极区之间的所得间距SCE比图1的B-TRAN 100显著减小，在一些情况中减小约100微米。上侧304集电极-发射极区与下侧306集电极-发射极区之间的间距越短，Vceon越低。此外，当B-TRAN 300不导电时，基极区与集电极-发射极区之间的额外距离可导致较低漏电流。上与下集电极-发射极区之间的间距(也称为漂移区宽度)还取决于高电压(HV)装置的额定电压。例如，1200V HV装置可具有90到160微米之间的漂移区宽度，600V HV可具有45到75微米的漂移区。
图4展示实例性B-TRAN 300的一部分的部分电示意性部分横截面图。特定来说，图4展示包含上基极区323、围绕上CE沟槽308的远端安置的上集电极-发射极区320、下基极区336及围绕下CE沟槽324的远端安置的下集电极-发射极区334的B-TRAN 300。在实例性系统中，上集电极-发射极区320经电耦合到通过氧化层314中的窗口施加的集电极-发射极触点400，诸如金属材料。类似地，基极区323经电耦合到通过氧化层314中的窗口施加的基极触点402，诸如金属材料。在各个实例中，集电极-发射极触点400及基极触点402的材料依便于与下伏半导体区形成欧姆接触的方式选择及施加(例如自对准硅化物过程)。换句话说且鉴于B-TRAN 300希望为双向装置，触点400及402不形成或仅形成非常弱肖特基(Schottky)势垒。在图4的视图中，展示两个集电极-发射极触点400且展示仅一个基极触点402；然而，在实例性系统中，可实施两个或更多个集电极-发射极触点且可实施两个或更多个基极触点。集电极-发射极触点耦合在一起以形成上集电极-发射极404。基极触点耦合在一起以形成上基极406。
类似地，下集电极-发射极区344经电耦合到通过氧化层330中的窗口施加的集电极-发射极触点408，诸如金属材料。类似地，基极区336经电耦合到通过氧化层330中的窗口施加的基极触点410，诸如金属材料。在各个实例中，集电极-发射极触点408及基极触点410的材料依便于与下伏半导体区形成欧姆接触的方式选择及施加。在图4的视图中，展示两个集电极-发射极触点408且展示仅一个基极触点410；然而，在实例性系统中，可实施两个或更多个集电极-发射极触点且可实施两个或更多个基极触点。集电极-发射极触点耦合在一起以形成下集电极-发射极412。基极触点耦合在一起以形成下基极414。
实例性B-TRAN 300展示为NPN结构，其意味着集电极-发射极区320及334是N型，基极区323及336是P型，且块状衬底是P型。应注意，还可考虑PNP型B-TRAN装置但未展示以免过度延长讨论。
图5展示在构造图3的B-TRAN 300的中间阶段期间衬底的上侧304的俯视图。特定来说，图5中可看见三个实例性上CE沟槽500、502及504。与上CE沟槽500、502及504相关联的集电极-发射极区在图5中不可见，鉴于所述集电极-发射极区安置于表面下面且因此在衬底内。基极区(诸如区506)界定于每一上CE沟槽的内边界内。根据上下文，图4的横截面图可被视为沿图5的线4-4截取；然而，应注意，图5展示产生实例性集电极-发射极触点400(图4)及基极触点402(图4)的金属沉积之前的衬底的上侧304。
在实例性情况中且如所展示，每一上CE沟槽500、502及504界定跑道图案或长圆形。以上CE沟槽504为代表，代表性上CE沟槽504的近端开口界定平行于第二直边510且从第二直边510偏移的第一直边508。代表性上CE沟槽504的近端开口进一步界定半圆形端512及与第一半圆形端512相对的第二半圆形端514。
同时考虑图4及5，图4中所展示的上CE沟槽308的两个部分实际上为产生于上侧304中的连续沟槽。上CE沟槽308界定开口顶部(在上侧304处打开)及界定远端312的封闭底部。当从上方观看时，上CE沟槽308的任何一致特征界定其形状(在实例中为长圆形)，但可使用任何适合形状。类似地，图4中所展示的上集电极-发射极区320的两个部分实际上为通过上CE沟槽308掺杂且驻留于上CE沟槽308下面的连续集电极-发射极区320。因为上集电极-发射极区320通过上CE沟槽308植入，所以当从上方观看时，上集电极-发射极区320具有类似形状，鉴于掺杂剂的各向同性扩散。因此，如果上CE沟槽308界定长圆形，那么上集电极-发射极区320也界定长圆形。类似讨论适用于下CE沟槽324及下集电极-发射极区334，但此不再重复以免过度延长说明。
B-TRAN 300的操作模拟展示比图1的B-TRAN 100减小的VCEON。例如，针对含有具有5微米的深度DT的上CE沟槽308但在其它方面含类似集电极-发射极区及基极区植入密度、扩散深度、施加电压及集电极-基极驱动电流的模拟系统，B-TRAN 300展示约20％的压降VCEON减小(例如从约0.95V到约0.75V)。就集电极-发射极电流来说，B-TRAN 300展示在其它方面压降VCEON相等的情况下电流增大约2安培(A)(例如在施加电压及基极驱动电流相等的情况下从18A增大到20A)。
再次专门参考图4。考虑其中跨上集电极-发射极404及下集电极-发射极412施加外部电压(例如1200V)且上集电极-发射极404更正(即，正端子)的情形。在“切断”状态或非导电模式中，下基极414短接到下集电极-发射极412，且上基极406电浮动。在切断状态中，包围下集电极-发射极区334的耗尽区扩展以防止电流流动通过B-TRAN 300。在“接通”状态或导电模式中，下基极414电浮动，从上集电极-发射极404到上基极406施加驱动电压，且电流从上集电极-发射极404(充当集电极)流动到下集电极-发射极412(充当发射极)。
在接通状态中，耗尽区围绕上集电极-发射极区形成，且耗尽区的大小基于从上集电极-发射极404到上基极406施加的电压。一般来说，相对于上集电极-发射极404增大施加到上基极406的电压增大基极406驱动电流。增大基极406驱动电流导致从集电极流动到发射极的电流增大。然而，在某一点，相对于上集电极-发射极404增大上基极406的电压增大上集电极-发射极区320周围的耗尽区的大小以足以开始夹断从上基极区323供应到漂移区322的驱动电流。从所述电压及向上，相对于上集电极-发射极404增大上基极406的电压减小基极406驱动电流。减小基极406驱动电流导致从集电极流动到发射极的电流减小。上基极406处的电压(一方面)与集电极到发射极电流(另一方面)之间的关系的反转点可称为拐点。换句话说，因为实例性上集电极-发射极区320驻留于实例性基极区323与漂移区322之间，所以围绕上集电极-发射极区320的耗尽区可用于夹断供应到基极406的驱动电流。当外部电压使得下集电极-发射极412是正端子时，相同情形可相对于下集电极-发射极区334及下基极区336出现。
针对根据位于或低于拐点的电流设计的B-TRAN，基极驱动电流夹断不存在特别问题。然而，针对较高功率及较高电流装置，也可使用沟槽及沟槽端部植入来修改基极区的位置。图6中展示实例性结构。
图6展示实例性B-TRAN 600的一部分的横截面图。特定来说，图6展示包括具有上面或上侧604及下面或下侧306的半导体材料衬底602的B-TRAN 600。如前所述，名称“上”及“下”是任意的且仅用于方便讨论。上侧604包含上CE沟槽308及相关联氧化层314。此外，上侧604具有相关联上集电极-发射极区320。上集电极-发射极区320同样地与集电极-发射极触点400(图4)相关联，但不包含触点以免使图进一步复杂化。类似地，下侧604包含下CE沟槽324及相关联氧化层330。此外，下侧606具有相关联下集电极-发射极区334。下集电极-发射极区334同样地与集电极-发射极触点408(图4)相关联，但不包含触点以免使图进一步复杂化。
图6的实例性B-TRAN 600包含上基极沟槽620。实例性上基极沟槽620界定开口端或近端开口622及底部或远端624，远端624经安置于衬底602内。上基极沟槽620可使用任何适合技术(诸如等离子体蚀刻)来产生于衬底602内。上基极沟槽620界定从上侧604到远端624测量的深度DBT。此外，上基极沟槽620界定宽度WBT。在实例性情况中，沟槽的深度与沟槽的宽度的比率可为5:1或更小(例如4:1、2:1)。实例性上基极沟槽620可具有在10到50微米之间且包含10及50微米的深度DBT且因此可具有至少2微米到至少10微米的相应宽度WT。在实例性情况中且如所展示，上基极沟槽620可具有大于上CE沟槽308的深度DT的深度DBT。
仍参考图6，实例性上基极沟槽620与氧化层相关联。在所展示实例中，与上CE沟槽308相关联的氧化层314可同样地与上基极沟槽620相关联。特定来说，作为制造过程的部分，氧化层314至少生长或以其它方式产生于实例性上基极沟槽620的侧壁上。实际上，氧化层314最初可覆盖上侧604的所有表面，但接着可经蚀刻(例如等离子体蚀刻、湿式蚀刻)以产生各种开口，诸如上基极沟槽620的远端624处的开口。如前所述，实例性氧化层314可用于若干目的。氧化层314可在上基极区产生期间充当植入势垒(如下文更多讨论)。此外，氧化层314可用于电隔绝与上基极区相关联的电连接(例如金属(未展示))与上基极沟槽620周围的掺杂及未掺杂半导体材料。
不同于图1的B-TRAN 100的上基极区110，上基极区626凭借通过上基极沟槽620的远端624掺杂(例如植入过程或BBr3扩散过程)来产生。沟槽端部掺杂及基极区掺杂的扩散深度(扩散深度未具体划界)的更小程度的结果是上基极区626驻留于上侧604下方且比通过使掺杂剂直接撞击上侧604来植入更深进入到衬底602内。换句话说，形成上基极区626的掺杂剂不在上侧604处相交或驻留。此外，实例性上基极区626驻留于上CE沟槽308的远端312下方，且在一些情况中，上基极区626的最深或下边界具有几乎相同于上集电极-发射极区320的最深或下边界的深度，如由虚线628所说明。
图6的实例性B-TRAN 600包含下基极沟槽630。实例性下基极沟槽630界定开口端或近端开口632及底部或远端634，远端634经安置于衬底602内。下基极沟槽630可使用任何适合技术(诸如等离子体蚀刻)来产生于衬底602内。下基极沟槽630界定从下侧606到远端634测量的深度DBT。此外，下基极沟槽630界定宽度WBT。在实例性情况中，沟槽的深度与沟槽的宽度的比率可为5:1或更小(例如4:1、2:1)。实例性下基极沟槽630可具有在10到50微米之间且包含10及50微米的深度DBT且因此可具有至少2微米到至少10微米的相应宽度WT。在实例性情况中，下基极沟槽630可具有大于下CE沟槽324的深度的深度DBT。在图6的实例中，下基极沟槽630及上基极沟槽620的深度DBT展示为几乎相同。然而，可考虑其它非匹配深度。
仍参考图6，实例性下基极沟槽630与氧化层相关联。在所展示实例中，与下CE沟槽324相关联的氧化层330可同样地与下基极沟槽630相关联。特定来说，作为制造过程的部分，氧化层330至少生长或以其它方式产生于实例性下基极沟槽630的侧壁上。实际上，氧化层330最初可覆盖下侧606的所有表面，但接着可经蚀刻(例如等离子体蚀刻、湿式蚀刻)以产生各种开口，诸如下基极沟槽630的远端634处的开口。如前所述，实例性氧化层330可用于若干目的。氧化层330可在下基极区产生期间充当植入势垒(如下文更多讨论)。此外，氧化层330可用于电隔绝与上基极区相关联的电连接(例如金属(未展示))与下基极沟槽630周围的掺杂及未掺杂半导体材料。
不同于图1的B-TRAN 100的下基极区126，下基极区636凭借通过下基极沟槽630的远端634掺杂(例如植入过程或BBr3扩散过程)来产生。沟槽端部掺杂及基极区植入的扩散深度(扩散深度未具体划界)的更小程度的结果是下基极区626驻留于下侧606下方且比通过使掺杂剂直接撞击下侧606来植入更深进入到衬底602内。换句话说，形成下基极区636的掺杂剂不在下侧604处相交或驻留。此外，实例性下基极区636驻留于下CE沟槽324的远端328下方，且在一些情况中，下基极区636的最深或下边界具有几乎相同于下集电极-发射极区334的最深或下边界的深度。
图7展示在构造图6的B-TRAN 600的中间阶段期间衬底的上侧604的俯视图。特定来说，图7中可看见三个实例性上CE沟槽500、502及504。与上CE沟槽500、502及504相关联的集电极-发射极区在图7中不可见，鉴于所述集电极-发射极区安置于表面下面且因此在衬底内。基极沟槽(诸如上基极沟槽700、702及704)界定于每一上CE沟槽的内边界内。与上基极沟槽700、702及704相关联的基极区在图7中不可见，鉴于所述基极区安置于表面下面且因此在衬底内。根据上下文，图6的横截面图可被视为沿图7的线6-6截取；然而，应注意，图7展示产生实例性集电极-发射极触点及基极触点的金属沉积之前的衬底的上侧604。
在实例性情况中且如所展示，每一上CE沟槽500、502及504界定跑道图案或长圆形。以上CE沟槽504为代表，如前所述，代表性上CE沟槽504的近端开口界定第一直边508及第二直边510。代表性上CE沟槽504的近端开口进一步界定半圆形端512及514。上基极沟槽700、702及704驻留于其相应上CE沟槽内且平行于其相应上CE沟槽。
返回到图3。图3的实例性B-TRAN展示通过沟槽端部掺杂产生的集电极-发射极区320及334且其中基极区驻留于其相应侧上的表面处。然而，在又另外情况中，沟槽端部掺杂产生集电极-发射极区可仅一侧实施(例如仅上侧304)。在此情况中，相对侧的集电极-发射极区及基极区将相似于图1的一侧的布置(即，凭借通过表面掺杂剂植入来产生的区)，但此系统仍可具有比图1的相关技术B-TRAN减小的压降VCEON。例如，衬底的厚度T可减小，但减小厚度无法支持在两侧上具有集电极-发射极沟槽(即，相对侧上的集电极发射极沟槽的远端之间的有效厚度可因太薄而无法幸免于处理)。
返回到图6。图6的实例性B-TRAN展示通过沟槽端部掺杂(例如植入或POCL3扩散)产生的集电极-发射极区320及334及通过沟槽端部掺杂产生的基极区626及636。然而，在又另外情况中，用于产生集电极-发射极及基极区的沟槽端部植入可仅一侧(例如仅上侧304)实施。在此情况中，相对侧的集电极-发射极区及基极区可相似于图1的一侧的布置(即，凭借通过表面掺杂来产生的区)。在另一情况中，相对侧的集电极-发射极区及基极区可相似于图3的一侧的布置(即，上侧实施为图6的上侧，且下侧实施为图3的下侧)。所有此组合可具有比图1的相关技术B-TRAN减小的压降VCEON。例如，衬底的厚度T可减小，但减小厚度无法支持在两侧上具有较深基极沟槽(即，相对侧上的集电极发射极沟槽的远端之间的有效厚度可因太薄而无法幸免于处理)。因此，上侧可实施上CE沟槽及上基极沟槽及对应区，且下侧可不具有沟槽(例如图1的下侧)或仅具有下CE沟槽(例如图3的下侧)。
图8展示根据至少一些实施例的方法。实例性方法开始(框800)且包括：掺杂产生与半导体材料衬底的第一侧相关联的上基极区(框802)；蚀刻第一侧以产生上CE沟槽，上CE沟槽界定第一侧处的近端开口及衬底内的远端(框804)；通过上CE沟槽的远端掺杂以产生上集电极-发射极区(框806)；掺杂产生与衬底的第二侧相关联的下基极区(框808)；及植入产生与第二侧相关联的下集电极-发射极区(框810)。此后方法结束(框812)。
上述讨论意在说明本发明的原理及各个实施例。所属领域的技术人员将在完全了解上述公开之后明白许多变化及修改。例如，可针对具有叉指结构的任何半导体装置实施各种结构。所附权利要求书希望被解译为涵盖所有此类变化及修改。

Claims (20)

1.一种半导体装置，其包括：
上基极区，其与半导体材料衬底的第一侧相关联；
上CE沟槽，其界定于所述第一侧上，所述上CE沟槽界定所述第一侧处的近端开口及所述衬底内的远端；
上集电极-发射极区，其经安置于所述上CE沟槽的所述远端处；
下基极区，其与所述衬底的第二侧相关联；及
下集电极-发射极区，其与所述第二侧相关联。
2.根据权利要求1所述的半导体装置，其中所述上CE沟槽界定在10到50微米之间且包含10及50微米的深度。
3.根据权利要求1所述的半导体装置，其进一步包括：
上基极沟槽，其界定于所述第一侧上，所述上基极沟槽界定所述第一侧处的近端开口及所述衬底内的远端；
其中所述上基极区经安置于所述上基极沟槽的所述远端处。
4.根据权利要求3所述的半导体装置，其中所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且其中所述第一深度大于所述第二深度。
5.根据权利要求1所述的半导体装置，其进一步包括：
下CE沟槽，其界定于所述第二侧上，所述下CE沟槽界定所述第二侧处的近端开口及衬底内的远端；且
其中所述下集电极-发射极区经安置于所述下CE沟槽的所述远端处。
6.根据权利要求5所述的半导体装置，其中所述上CE沟槽界定长圆形且所述下CE沟槽界定长圆形。
7.根据权利要求6所述的半导体装置，其中所述上CE沟槽及所述下CE沟槽在制造公差内全等。
8.根据权利要求5所述的半导体装置，其进一步包括：
上基极沟槽，其界定于所述第一侧上，所述上基极沟槽界定所述第一侧处的近端开口及所述衬底内的远端；
其中所述上基极区经安置于所述上基极沟槽的所述远端处；
下基极沟槽，其界定于所述第二侧上，所述下基极沟槽界定所述第二侧处的近端开口及所述衬底内的远端；
其中所述下基极区经安置于所述下基极沟槽的所述远端处。
9.根据权利要求8所述的半导体装置：
其中所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且其中所述第一深度大于所述第二深度；且
其中所述下基极沟槽界定第三深度，所述下CE沟槽界定第四深度，且其中所述第三深度大于所述第四深度。
10.根据权利要求1所述的半导体装置，其进一步包括安置于所述上CE沟槽的侧壁上的一层氧化物。
11.根据权利要求1所述的半导体装置，其进一步包括所述上基极区是P型，且所述上集电极-发射极区是N型。
12.一种制造半导体装置的方法，所述方法包括：
掺杂产生与半导体材料衬底的第一侧相关联的上基极区；
蚀刻所述第一侧以产生上CE沟槽，所述上CE沟槽界定所述第一侧处的近端开口及所述衬底内的远端；
通过所述上CE沟槽的所述远端掺杂以产生上集电极-发射极区；
掺杂产生与所述衬底的第二侧相关联的下基极区；及
掺杂产生与所述第二侧相关联的下集电极-发射极区。
13.根据权利要求12所述的方法，其中蚀刻产生所述上CE沟槽进一步包括蚀刻使得所述上CE沟槽界定在10到75微米之间且包含10及75微米的深度。
14.根据权利要求12所述的方法：
其进一步包括在掺杂产生所述上基极区之前，蚀刻所述第一侧以产生上基极沟槽，所述上基极沟槽界定所述第一侧处的近端开口及所述半导体材料衬底内的远端；且
其中掺杂产生所述上基极区进一步包括通过所述上基极沟槽的所述远端掺杂。
15.根据权利要求14所述的方法，其中所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且所述第一深度大于所述第二深度。
16.根据权利要求12所述的方法，其进一步包括在掺杂产生所述下集电极-发射极区之前：
蚀刻所述衬底的第二侧以产生下CE沟槽，所述下CE沟槽界定所述第二侧处的近端开口及所述半导体材料衬底内的远端；且
其中掺杂产生所述下集电极-发射极区进一步包括通过所述下CE沟槽的所述远端掺杂。
17.根据权利要求16所述的方法，其进一步包括：
在掺杂产生所述上基极区之前，蚀刻所述第一侧以产生上基极沟槽，所述上基极沟槽界定所述第一侧上的近端开口及所述半导体材料衬底内的远端；
其中掺杂产生所述上基极区进一步包括通过所述上基极沟槽的所述远端掺杂；
在掺杂产生所述下基极区之前，蚀刻所述第二侧以产生下基极沟槽，所述下基极沟槽界定所述第二侧上的近端开口及所述半导体材料衬底内的远端；且
其中掺杂产生所述下基极区进一步包括通过所述下基极沟槽的所述远端掺杂。
18.根据权利要求17所述的方法：
其中所述上基极沟槽界定第一深度，所述上CE沟槽界定第二深度，且所述第一深度大于所述第二深度；且
其中所述下基极沟槽界定第三深度，所述下CE沟槽界定第四深度，且其中所述第三深度大于所述第四深度。
19.根据权利要求17所述的方法，其进一步包括：
将第一层氧化物放置于所述上CE沟槽的侧壁上；
将第二层氧化物放置于所述上基极沟槽的侧壁上；
将第三层氧化物放置于所述下CE沟槽的侧壁上；及
将第四层氧化物放置于所述下基极沟槽的侧壁上。
20.根据权利要求12所述的方法，其中掺杂产生所述上基极区进一步包括植入产生P型所述上基极区，且其中掺杂产生所述上集电极-发射极区进一步包括植入产生P型集电极-发射极区。
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