CN104485933A - 用于开关电源数字控制器的数字脉冲宽度调制装置 - Google Patents

Abstract

本发明提供了一种用于开关电源数字控制器的数字脉冲宽度调制装置，包括：第一级截位单元，用于对输入的n位数字信号进行第一次截位，量化为m₁位的第一级截位信号；第一滤波单元，用于对第一级截位信号进行滤波，产生第一级输出信号；第二级截位单元，用于对经第一级截位单元处理后剩余的n-m₁位余量信号进行第二次截位，量化为m₂位的第二级截位信号；第二滤波单元，用于对第二级截位信号进行滤波，产生第二级输出信号；并置运算器，用于将第一、第二级输出信号加和成为并置输出；基本数字脉冲宽度调制器，用于将并置输出转换为标准的数字脉冲信号。本发明实现了在保持系统具有低功耗的同时保持高分辨率。

Description

用于开关电源数字控制器的数字脉冲宽度调制装置

技术领域

本发明涉及开关电源数字控制器电路结构设计领域，特别涉及一种用于开关电源数字控制器的数字脉冲宽度调制装置。

背景技术

随着集成电路工艺水平的不断提高，电源管理处理器模拟控制器的性能不能相应提高，这成为制约电池续航时间的一大瓶颈。而针对低功耗开关电源(SMPS)的数字控制器，其芯片面积和功耗可以随集成电路工艺水平的提高而减小，使得数字控制器的优势显现。此外，与模拟控制器相比，数字控制器允许实现一些模拟控制器无法实现的复杂控制算法，例如，数字域的非线性算法可加速电源转换器应对扰动的收敛速度，功耗管理总线协议可分别实现本地和系统集成、实施效率监控和重要参数自动调谐。不仅如此，数字控制器具有很多明显优势，例如，数字控制器对工艺、电压、温度的变化不敏感，数字控制的代码可复用，很容易移植到更先进工艺下进行生产，可加速产品上市时间。

但是，面向开关电源数字控制器的市场化仍然受到现有器件性能和技术的制约，不能很好地与模拟控制器抗衡。其中的一个主要制约因素就是无法有效地提高数字脉冲宽度调制器(DPWM)的分辨率，并保持合理的功耗。在高频低功耗SMPS中，数字控制器可以改善系统输出性能，但是基本DPWM使得系统运行功耗大大增加，抵消了数字控制器的优势。

为提高DPWM的分辨率，改善开关电源数字控制器的性能，国外已有若干技术来解决此问题，可分为以下三类：基于延迟单元的方法、基于抖动的方法和硬件协助的方法。

基于CMOS反相器的可控延迟单元可以产生小于参考时钟周期的间隔。此间隔可以用来提高DPWM的分辨率。Dancy等人首先将延迟单元引入PWM的设计中。基于此设计，之后又有若干改进方法。例如，混合DPWM，分段延迟线DPWM，差分振荡环DPWM等。基于延迟单元的DPWM功耗很低，但受工艺-电压-温度变化影响较大，而且高分辨率DPWM不能保证很好的线性度并且占用芯片面积较大。

基于片外硬件资源，诸如可编程逻辑门阵列(FPGA)中的数字时钟管理模块，或者锁相环(PLL)，可实现时钟频率的倍增。利用FPGA中的时钟管理模块，尤其是先进的相位偏移技术，可以产生频率很高的时钟。此方法适用于PCB板级设计者，并不能兼容片上电源。Qiu等人提出一种利用两个锁定频率相近的PLL产生高频振荡的方法，即所谓双边沿调制法。此方法利用振荡频率为100MHz和101MHz的两个PLL进行比较，进而综合成频率为10100MHz的时钟。但是，设计具有如此相近锁定频率的PLL本身就很具有挑战。此PLL的实现必须借助于额外的校正电路，且需要保证很高的生产一致性。

基于抖动的方法本质上是一种多周期平均以产生等效高分辨率的算法。此种多周期的平均效果在开关电源的滤波器级实现。查找表(LUT)和Δ-Σ是抖动方法的两个主要实现方式。Peterchev等人提出了一种基于查找表(LUT)的纹波优化DPWM，并给出了纹波值预测方法。基于LUT的方法很容易数字集成，并可以嵌入到控制算法中一并综合到指定集成电路工艺下。但是，基于抖动的方法对某些特定输入跟踪缓慢，会对闭环运行造成收敛慢、不稳定等潜在的风险。

综上所述，现有技术均能够保证在硬件可行的前提下提高DPWM的有效分辨率，但各自均有性能或者实现方面的局限性。提出一种能够完美兼容全数字PwrSoC以及片内电源解决方案要求的DPWM，已经成为数字电源设计的一个亟待解决的问题。

发明内容

本发明旨在提供一种用于开关电源数字控制器的数字脉冲宽度调制装置，能在保持系统具有低功耗的同时保持高分辨率。

本发明提供了一种用于开关电源数字控制器的数字脉冲宽度调制装置，包括：

第一级截位单元，用于对输入的n位数字信号进行第一次截位，将输入的n位数字信号量化为m₁位的第一级截位信号，其中m₁小于n；

第一滤波单元，用于对第一级截位信号进行滤波，产生第一级输出信号；

第二级截位单元，用于对经第一级截位单元处理后剩余的n-m₁位余量信号进行第二次截位，并将该剩余的n-m₁位余量信号量化为m₂位的第二级截位信号，其中m₂小于n-m₁；

第二滤波单元，用于对第二级截位信号进行滤波，产生第二级输出信号；

并置运算器，用于将第一、第二级输出信号按照高位和低位并置的方法加和成为噪声整形的并置输出；

基本数字脉冲宽度调制器，用于将并置输出转换为标准的数字脉冲信号。

可选地，所述第一级截位单元包括：第一加法器、第一截位器和第一延迟触发器，其中，

所述第一截位器用于对第一截位器的输入进行截位；

所述第一延迟触发器用于将第一截位器的输出负反馈到第一加法器，作为第一加法器的输入；

所述第一加法器用于将输入的n位数字信号和第一延迟触发器负反馈到第一加法器的信号相加，产生的输出作为第一截位器的输入。

可选地，所述第二级截位单元包括：第二加法器、第二截位器和第二延迟触发器，其中，

所述第二截位器用于对第二截位器的输入进行截位；

所述第二延迟触发器用于将第二截位器的输出负反馈到第二加法器，作为第二加法器的输入；

所述第二加法器用于将所述剩余的n-m₁位余量信号和第二延迟触发器负反馈到第二加法器的信号相加，产生的输出作为第二截位器的输入。

可选地，所述第一滤波单元的传递函数为H₁＝1。

可选地，所述第二滤波单元包括第三加法器和第三延迟触发器，第二级截位信号通至第三加法器的正输入端，第二级截位信号经第三延迟触发器通至第三加法器的负输入端，第三加法器的输出作为第二滤波单元的输出。

与现有技术相比，本发明通过采用两次截位计算误差的方法，有效的在保证系统具有低功耗的条件下满足高的分辨率要求，使二阶噪声整形具有较快收敛速度的同时，能达到一阶Δ-Σ的稳定性。本发明完全兼容数字集成电路设计流程，使得本发明可以被综合到FPGA或者指定集成电路工艺下。本发明可以极大降低数字控制器中DPWM的时钟频率，并使数字控制的DC-DC开关电源实现高开关频率、低功耗成为可能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是本发明提出的一个基于MASHΔ-ΣDPWM数字控制器的升压型非隔离开关电源；

图2是现有技术中的Δ-Σ误差反馈结构示例图；

图3是本发明提出的二阶MASHΔ-ΣDPWM和基本DPWM示意图；

图4是本发明提出的二阶MASHΔ-ΣDPWM和基本DPWM的硬件实现线路图示例；

图5是本发明提出的基本DPWM的硬件实现线路图示例。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。

本发明主要提供了一种面向开关电源数字控制器的数字脉冲宽度调制装置，如图3所示，该结构包括：第一级截位单元201，用于对输入的n位数字信号进行第一次截位，并将输入信号量化为m₁位的第一级截位信号，其中m₁小于n；第一滤波单元205，用于对第一级截位信号进行滤波，产生第一级输出信号；第二级截位单元203，用于对经第一级截位单元处理后剩余的n-m₁位余量信号进行第二次截位，并将该信号量化为m₂位的第二级截位信号，其中m₂小于n-m₁；第二滤波单元207，用于对第二级截位信号进行滤波，产生第二级输出信号；并置运算器209，用于将第一、第二级输出信号按照高位和低位并置的方法加和成为噪声整形的并置输出；基本数字脉冲宽度调制器210，用于将并置输出转化为标准的数字脉冲宽度调制信号。

其中，所述第一级截位单元201包括：第一加法器、第一截位器和第一延迟触发器，其中，

所述第一截位器用于对第一截位器的输入进行截位；

所述第一延迟触发器用于将第一截位器的输出负反馈到第一加法器，作为第一加法器的输入；

所述第一加法器用于将输入的n位数字信号和第一延迟触发器负反馈到第一加法器的信号相加，产生的输出作为第一截位器的输入。

其中，所述第二级截位单元203包括：第二加法器、第二截位器和第二延迟触发器，其中，

所述第二截位器用于对第二截位器的输入进行截位；

所述第二延迟触发器用于将第二截位器的输出负反馈到第二加法器，作为第二加法器的输入；

所述第二加法器用于将所述剩余的n-m₁位余量信号和第二延迟触发器负反馈到第二加法器的信号相加，产生的输出作为第二截位器的输入。

其中，所述第一滤波单元205的传递函数为H₁＝1。

其中，所述第二滤波单元207包括第三加法器和第三延迟触发器，第二级截位信号通至第三加法器的正输入端，第二级截位信号经第三延迟触发器通至第三加法器的负输入端，第三加法器的输出作为第二滤波单元207的输出。第二滤波单元207的传递函数为H₂＝1-z^-1。

其中，所述基本数字脉冲宽度调制器210包括计数器、比较器和R-S触发器，用于生成可驱动功率管的数字脉冲宽度调制信号。

该数字脉冲宽度调制装置的工作过程如下：

a.对输入的n位信号进行截位并产生第一级截位信号，对第一级截位信号进行滤波，产生第一级输出信号；

b.对经第一次截位后剩余的n-m₁位余量信号进行第二次截位，并产生第二级截位信号，对第二级截位信号进行滤波，产生第二级输出信号；

c.将第一次截位后产生的信号的限幅量值与第二级截位信号进行差运算，产生截位误差；

d.将第一级输出信号和第二级输出信号进行并置，产生噪声整形的并置输出，并将并置输出转化为标准的数字脉冲信号。

其中，所述第一级的输出信号为V₁(z)，截位误差为E₁(z)，第二级的输出信号为V₂(z)，截位误差为E₂(z)，则：

$\left\{\begin{array}{c}{V}_1\left(z\right)=U\left(z\right)+(1-H_e\left(z\right))\·E_1\left(z\right)\\ V_2\left(z\right)=-E_1\left(z\right)+(1-H_e\left(z\right))\·E_2\left(z\right)\end{array}\right.,$

其中，每级的信号传递函数为1，每级的噪声传递函数为1-H_e(z)，U(z)为第一级输入信号。

其中，所述基于MASH结构的数字脉冲宽度调制方法的传递函数可以表示为：

V(z)＝H₁·V₁(z)+H₂·V₂(z)

＝H₁·U(z)+H₁·(1-H_e(z))·E₁(z)+H₂·(-E₂(z))+H₂·(1-H_e(z))·E₂(z)，

其中，假设H₁·(1-H_e)＝H₂，则可消除第一级截位误差E₁(z)的影响。

其中，设置H₁＝1，H₂＝1-H_e(z)，且H_e(z)＝z^-1，则此噪声整形方程可以表示为标准的二阶噪声整形方程，如下所示：

V(z)＝U(z)+(1-z^-1)²E₂(z)

通过上述工作过程可知，与现有技术相比，本发明通过采用两次截位计算误差的方法，有效的在保证系统具有低功耗的条件下满足高的分辨率要求，使二阶噪声整形具有较快收敛速度的同时，能达到一阶Δ-Σ的稳定性。本发明完全兼容数字集成电路设计流程，使得本发明可以被综合到FPGA或者指定集成电路工艺下。本发明可以极大降低数字控制器中DPWM的时钟频率，并使数字控制的DC-DC开关电源实现高开关频率、低功耗成为可能。

下面将结合数个具体实施例，对本发明的方案进行详细描述。

首先，简要介绍现有技术中的误差反馈结构，如图2所示，电路由一个数字限幅器40、一个数字截位单元42、一个数字反馈滤波单元44以及两个数字加法器48和46组成。截位器(量化器)42的输入信号Y(z)53可能出现高于数字满量程的情况，即出现反转溢出。此情况主要发生在Y(z)53溢出后导致输出V(z)54错误的快速下降。限幅单元40可在信号52饱和之前限制其幅度。这种方法存在缺点如下：(1)高阶Δ-Σ结构潜在不稳定问题。二阶Δ-ΣDPWM工作在极高频率状态下会带来潜在不稳定性；(2)该方法部分采用了基于延迟单元的方法，容易受外界因素影响，使DPWM的实际分辨率降低。

图1示出了本发明的一个具体实施例，为一个非隔离型DC-DC升压转换器(Boost Converter)的结构框图100。MASHΔ-ΣDPWM10是本发明的主体，与基本的DPWM 12结合可以通过死区时间矫正器14和功率管驱动器产生驱动功率MOS管28的脉冲宽度调制信号32。本发明基于电感36、电容38、功率管对28和负载24的升压转换器。分压器26的输出模拟信号通过一个10位的模数转换器20量化成数字信号。模数转换器20是基于数字控制器的另一个重要组成部分110，量化的模拟信号以10位数字信号35的形式传输至控制器的其它处理单元内。部件110作为一个产生量化误差和量化延迟的单元，需要放在整个闭环系统中加以考虑。模数转换器20分辨率的选择由升压转换器的输出纹波等性能确定。而MASHΔ-ΣDPWM 10和基本DPWM 12组成的数字脉冲宽度调制器的有效分辨率32要大于模数转换器20的有效分辨率，即信号30的位数要高于信号35的位数，才可以保证升压转换器100的输出端34不会产生限制环振荡现象。模数转换器的输出35与相同位数的数字斜波信号18进行比较，得到的差值会送至某控制算法16进行补偿运算，产生实际分辨率11位30的数字输出。此11位数字补偿值30会随升压转换器输出电压34的变化进行调节，以满足开关电源瞬态和稳态的性能要求。

图4示出了本发明的另一个实施例，为一个有效分辨率11位的DPWM。设图4中输入位数n＝11，MASH结构中第一级截位后所得本级高有效位数m₁＝4，第二级截位后所得本级高有效位数m₂＝2。控制算法生成的11位数字输出由第一级一阶Δ-Σ误差反馈电路301产生高4位数字输出。剩余的7位信号被送入到第二级Δ-Σ误差反馈电路303中。两个截位信号各自通过后置滤波单元305和307产生4位和2位输出信号。这两个信号通过并置电路309产生一个6位的数字信号，通过基本DPWM 310产生PWM输出。

按照信号传递函数和噪声传递函数特性，以及系统整体二阶噪声整形特性，此处设置H₁＝1，H₂＝1-z^-1。需要说明，第一级截位后所得本级高有效位数为MASHΔ-ΣDPWM总输出的高4位MSBs，即m₁＝M′₁＝4。同理，第二级截位后所得本级高有效位数为MASHΔ-ΣDPWM总输出的低2位LSBs，即m₂＝M′₂＝2。据此，送入到基本DPWM输入端的信号减小为6位。

基本DPWM的硬件实现图如图5所示。该部分由基本的计数器-比较器型DPWM组成。6位二阶MASHΔ-ΣDPWM的输出信号被送入到此部分，通过一个数字比较器，与一个阶梯频率为f_sys＝2⁶f_s的计数器输出进行比较，通过一个标准的R-S触发器的复位和置位功能生成标准的PWM信号。此PWM信号控制功率管的导通和关断，并通过DC-DC的滤波器部分实现噪声的整形，其等效分辨率为11位。但是系统时钟由2¹¹f_s降低为2⁶f_s，极大地减轻了硬件综合过程中的时钟综合压力，并降低了功耗。

本方案同时在0.35μm CMOS工艺和Virtex-II Pro XC2VP30FPGA上进行了验证，两者的实验结果均符合系统对DPWM分辨率的要求，可以达到11位有效分辨率。根据本发明实施方式所建立的模型与测试结果符合很好。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他实施例，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，该快速瞬态响应方法也可用于其他数字控制电路。

Claims (5)

1.一种用于开关电源数字控制器的数字脉冲宽度调制装置，其特征在于，包括：

第一级截位单元(201)，用于对输入的n位数字信号进行第一次截位，将输入的n位数字信号量化为m₁位的第一级截位信号，其中m₁小于n；

第一滤波单元(205)，用于对第一级截位信号进行滤波，产生第一级输出信号；

第二级截位单元(203)，用于对经第一级截位单元处理后剩余的n-m₁位余量信号进行第二次截位，并将该剩余的n-m₁位余量信号量化为m₂位的第二级截位信号，其中m₂小于n-m₁；

第二滤波单元(207)，用于对第二级截位信号进行滤波，产生第二级输出信号；

并置运算器(209)，用于将第一、第二级输出信号按照高位和低位并置的方法加和成为噪声整形的并置输出；

基本数字脉冲宽度调制器(210)，用于将并置输出转换为标准的数字脉冲宽度调制信号。

2.根据权利要求1所述的数字脉冲宽度调制装置，其特征在于，所述第一级截位单元(201)包括：第一加法器、第一截位器和第一延迟触发器，其中，

所述第一截位器用于对第一截位器的输入进行截位；

所述第一延迟触发器用于将第一截位器的输出负反馈到第一加法器，作为第一加法器的输入；

所述第一加法器用于将输入的n位数字信号和第一延迟触发器负反馈到第一加法器的信号相加，产生的输出作为第一截位器的输入。

3.根据权利要求1所述的数字脉冲宽度调制装置，其特征在于，所述第二级截位单元(203)包括：第二加法器、第二截位器和第二延迟触发器，其中，

所述第二截位器用于对第二截位器的输入进行截位；

所述第二延迟触发器用于将第二截位器的输出负反馈到第二加法器，作为第二加法器的输入；

所述第二加法器用于将所述剩余的n-m₁位余量信号和第二延迟触发器负反馈到第二加法器的信号相加，产生的输出作为第二截位器的输入。

4.根据权利要求1所述的数字脉冲宽度调制装置，其特征在于，所述第一滤波单元(205)的传递函数为H₁＝1。

5.根据权利要求1所述的数字脉冲宽度调制装置，其特征在于，所述第二滤波单元(207)包括第三加法器和第三延迟触发器，第二级截位信号通至第三加法器的正输入端，第二级截位信号经第三延迟触发器通至第三加法器的负输入端，第三加法器的输出作为第二滤波单元(207)的输出。