KR19980052405A

KR19980052405A - Parallel addition comparator

Info

Publication number: KR19980052405A
Application number: KR1019960071393A
Authority: KR
Inventors: 이종화; 박용배
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-24
Filing date: 1996-12-24
Publication date: 1998-09-25
Also published as: KR100242467B1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

병렬 가산 비교기Parallel addition comparator

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

ACS 연산의 처리시 순차적으로 가산 및 비교 연산을 수행하는데 따르는 처리 속도의 저하를 방지하기 위하여 가산 및 비교 연산을 병렬로 처리할 수 있는 병렬 처리구조의 필요성이 증대되었다.The need for a parallel processing structure capable of processing addition and comparison operations in parallel has been increased in order to prevent a decrease in processing speed caused by sequentially performing addition and comparison operations when processing ACS operations.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

가산과 동시에 비교를 수행하는 중앙 교점(meet-in-the-middle) 방식으로 처리함으로써 동시에 두가지 연산을 수행한다.The two operations are performed at the same time by processing in a mean-in-the-middle manner, which performs the addition and the comparison at the same time.

4. 발명의 중요한 용도4. Important uses of the invention

가산 및 비교 선택(ACS) 연산 시스템Addition and comparison selection (ACS) calculation system

Description

Parallel addition comparator

본 발명은 순차적으로 이루어지는 가산 및 비교 선택(ACS:Add Compare Select)을 동시에 처리하는 병렬 가산 비교기에 관한 것이다.The present invention relates to a parallel add comparator that processes sequentially sequentially Add and Select (ACS).

종래의 ACS연산은 가산 및 비교 그리고 선택 연산이 순차적으로 이루어진다. 즉, 비교하고자 하는 두 수에 대한 가산이 이루어진 후 이를 비교하여 큰 수 혹은 작은 수를 선택하는 연산이 순차적으로 이루어지게 된다. 이렇게 ACS 연산은 순차적으로 처리하는 것이 일반적인 방법이지만 ACS 연산의 처리 속도가 중요한 경우에는 이에 소모되는 시간이 최단경로, 즉 임계경로(critical path)가 되어 처리시간에 따른 전체 시스템의 성능에 큰 영향을 미치게 된다.In the conventional ACS operation, addition, comparison, and selection operations are sequentially performed. That is, after the addition is made to the two numbers to be compared, the operation of selecting a large number or a small number by comparing them is sequentially performed. In this way, ACS operations are processed sequentially, but when the processing speed of ACS operations is important, the time consumed is the shortest path, that is, the critical path, which greatly affects the performance of the entire system according to the processing time. Go crazy.

다시 말하면, 상기와 같이 순차적으로 가산 및 비교 연산을 수행하는데 따르는 처리 속도의 저하를 방지하여 가산 및 비교 연산을 병렬로 처리할 수 있는 병렬처리 구조의 필요성이 증대되었다.In other words, the necessity of a parallel processing structure capable of processing the addition and comparison operations in parallel by preventing the degradation of the processing speed in performing the addition and comparison operations sequentially as described above has increased.

따라서 상기 필요에 부응하기 위하여 안출된 본 발명은 가산 연산은 LSB(Least Significant Bit)에서부터 MSB(Most Significant Bit)방향으로 연산이 진행되고, 비교연산은 반대로 MSB에서 LSB방향으로 연산이 수행되는 점을 이용하여 가산과 동시에 비교를 수행하는 중앙 교점(meat-in-the-middle) 방식으로 처리함으로써 동시에 두가지 연산을 수행하는 병렬 가산 비교기를 제공하는 데 그 목적이 있다.Therefore, the present invention devised to meet the above needs is that the addition operation is performed in the direction of the least significant bit (LSB) to the most significant bit (MSB), and the comparison operation is performed in the LSB direction in the MSB on the contrary. The object of the present invention is to provide a parallel add comparator which performs two operations at the same time by processing in a central-in-the-middle manner.

상기 목적을 달성하기 위하여 본 발명은, LSB(Least Significant Bit)의 덧셈연산을 수행하는 제1 및 제2 전가산수단; 상기 전가산 수단에서 덧셈을 수행하는 동안 동시에 MSB(Most Significant Bit)를 비교하여 선택 시그널(하이)을 생성하는 제1 비교수단; 상기 제1 및 제2 전가산수단 각각에서 생성된 캐리 신호를 입력으로하여 상기 제1 비교수단으로부터의 MSB 와 함께 각각 나머지 덧셈을 수행하는 제1 및 제2 반가산수단; 상기 제1 및 제2 전가산 수단으로부터의 LSB 에 대한 비교 연산을 통해 선택 시그널(로우)를 생성하는 제2 비교수단; 및 상기 제1 및 제2 비교수단에서 생성된 선택 시그널(하이/로우)을 이용하여 최종 선택을 하는 선택로직을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention, the first and second full addition means for performing the addition operation of the LSB (Least Significant Bit); First comparison means for generating a selection signal (high) by comparing the Most Significant Bit (MSB) at the same time while performing the addition in the full addition means; First and second half addition means for inputting a carry signal generated in each of the first and second full addition means as input and performing the remaining addition respectively with the MSB from the first comparison means; Second comparing means for generating a selection signal (row) through a comparison operation on the LSB from the first and second full addition means; And selection logic for performing final selection using the selection signals (high / low) generated by the first and second comparison means.

도1은 서로 다른 비트의 덧셈기 구조도,1 is a block diagram of an adder of different bits;

도2는 순차적인 가산 및 비교선택 연산기 구조도,2 is a structural diagram of a sequential addition and comparison selection operator;

도3은 본 발명에 따른 병렬 가산 비교기의 블록 구성도,3 is a block diagram of a parallel add comparator according to the present invention;

도4는 본 발명에 따른 저전력형 병렬 가산 비교기의 구성 예시도.Figure 4 is an exemplary configuration of a low power parallel add comparator according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

31,32 ; 전가산기 트리33,34 ; 비교기31,32; Full adder tree 33,34; Comparator

35,36 ; 반가산기 트리37 ; 선택 로직35,36; Semiadder tree 37; Selection logic

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도1은 본 발명에 따른 두수의 덧셈을 처리하는 방식을 도시한 것으로서, 즉 LSB쪽에서부터 트리구조로 연결되는 전가산기(FA : Full Adder) 혹은 반가산기(HA : Half Adder)를 통해 S(Sum)과 CO(Carry Out)을 계산해서 MSB 방향으로 캐리를 전달하게 된다.1 is a diagram illustrating a method of processing addition of two numbers according to the present invention, that is, S (Sum) through a full adder (FA) or a half adder (HA) connected to a tree structure from the LSB side. And Carry Out (CO) are calculated and carry in the MSB direction.

그러면 MSB 방향의 전가산기 혹은 반가산기는 이를 전달받아 똑같은 연산을 수행함으로써 덧셈이 수행되게 된다.Then, the full or half adder in the MSB direction receives the addition and performs the same operation.

그리고, 두수의 비교는 MSB 로부터 LSB 방향으로 입력받은 값이 큰지 작은지를 비교함으로써 비교 연산을 수행한다.In addition, the comparison of two numbers is performed by comparing whether the value inputted from the MSB in the LSB direction is large or small.

즉, MSB를 비교하여 한 수가 '1'이고 다른 수가 '0'인 경우 두수의 비교는 이루어진다. 만일 MSB 에서 이미 비교가 되었다면 LSB 에서의 비교는 의미가 없게 된다.That is, if one number is '1' and the other number is '0' by comparing the MSBs, the two numbers are compared. If a comparison has already been made in the MSB, the comparison in the LSB is meaningless.

그런데, 비터비 디코더와 같이 동적 알고리즘을 사용하는 시스템에서 빈번히 사용되는 연산이 ACS 연산이다. 즉, 새로운 값(비터비 디코더의 경우(경로 메트릭값:path metric)을 계산하기 위해서 새로운 값(비터비 디코더의 경우 브랜치 메트릭값:branch metric)과의 가산을 이용하여 가산 결과를 비교하여 그 중 하나를 선택한다.However, an operation frequently used in a system using a dynamic algorithm such as a Viterbi decoder is an ACS operation. That is, to calculate the new value (the Viterbi decoder (path metric), the addition result is compared with the addition of the new value (the branch metric for the Viterbi decoder (branch metric), and the Choose one.

이는 일반적으로 가산을 수행한 후 그 결과를 서로 비교하여 비교 결과를 선택하는 방식으로 순차적으로 이루어지는 것이 일반적인 방법이다.This is generally done sequentially by adding and then comparing the results with each other to select the comparison results.

그리고, 동적 알고리즘에서 사용되는 ACS 연산의 경우 사용되는 두수의 크기는 서로 다르다. 예를 들어 비터비 디코더의 경우 경로 메트릭은 7비트 혹은 8비트로, 더해지는 브랜치 메트릭은 3비트 혹은 4비트로 구성된다.In the case of the ACS operation used in the dynamic algorithm, the two numbers used are different. For example, in the case of a Viterbi decoder, the path metric consists of 7 or 8 bits, and the added branch metric consists of 3 or 4 bits.

상기와 같은 ACS 연산은 순차적으로 이루어지며, 도2는 ACS 처리에 이용되는 연산시스템을 개략적으로 설명하기 위한 개략도이며, 도3은 병렬 가산비교기의 전체 시스템 구조도이다.As described above, the ACS operation is performed sequentially, and FIG. 2 is a schematic diagram for schematically illustrating an operation system used for ACS processing, and FIG. 3 is an overall system structure diagram of a parallel add comparator.

도면에 도시한 바와 같이, 더해지는 숫자의 LSB 3비트는 전가산기 트리(FA tree)(31,32)에서 덧셈을 수행하게 된다. 동시에 MSB 4비트는 비교기(33)에 의해 비교가 이루어지며 비교된 결과에 의해 선택 시그널 하이(select_signal_high)가 생성된다. 상기 전가산기 트리(31,32)에서 생성된 캐리 신호는 다시 반가산기 트리(half adder tree)(35,36)의 캐리 입력으로 전달되어 MSB 의 4비트와 함께 나머지 덧셈을 수행한다. 이와 동시에 비교기(34)에서는 LSB 3비트에 대한 비교 연산을 통해 선택 시그널 로우(select_signal_low)를 생성한다.As shown in the figure, the LSB 3 bits of the added number perform addition in the FA trees 31 and 32. At the same time, the MSB 4 bits are compared by the comparator 33, and the selected signal high (select_signal_high) is generated by the result of the comparison. The carry signals generated in the full adder trees 31 and 32 are passed back to the carry inputs of the half adder trees 35 and 36 to perform the remaining addition with four bits of the MSB. At the same time, the comparator 34 generates a select signal low (select_signal_low) through a comparison operation on the LSB 3 bits.

상기 생성된 선택 시그널 하이(select_signal_high)와 선택 시그널 로우(select_signal_low)를 이용하여 선택로직(selection logic)(37)에서 최종 선택을 함으로써 덧셈을 하는 시간동안 덧셈과 동시에 비교연산을 수행할 수 있다.By using the generated selection signal high (select_signal_high) and the selection signal low (select_signal_low) to make a final selection in the selection logic (selection logic) 37, addition and comparison can be performed simultaneously during the addition time.

상기의 구조에서 MSB 4비트에 대한 상기 비교기(33)에서의 비교 결과가 2이상이면 LSB 3비트에 대한 비교는 의미가 없게된다. 이것을 도4와 같이 상기 비교기(33)의 LSB 에서의 비교 인에이블 시그널(enable_signal)을 상기 비교기(34)로 인가하여 비교연산을 하지 않게 함으로써 필요없는 전력을 소모하지 않아도 되므로 전력 소모의 감소를 도모할 수 있다.In the above structure, if the comparison result in the comparator 33 for MSB 4 bits is 2 or more, the comparison for LSB 3 bits becomes meaningless. As shown in FIG. 4, the comparison enable signal (enable_signal) in the LSB of the comparator 33 is applied to the comparator 34 so that the comparison operation is not performed, thereby eliminating unnecessary power consumption, thereby reducing power consumption. can do.

그리고, 본 발명의 병렬 가산 비교기는 비터비 디코더와 같이 ACS연산을 필요로 하는 알고리즘에 적용되며 또한 동적 알고리즘을 사용하는 다른 시스템에 활용가능하다.In addition, the parallel addition comparator of the present invention is applied to an algorithm requiring ACS operation, such as a Viterbi decoder, and is also applicable to other systems using a dynamic algorithm.

상기와 같은 본 발명에서는 전술한 바와 같이 가산연산을 수행하는 시간동안 비교연산이 동시에 수행됨으로써 고성능 시스템의 구성에 적합한 ACS 설계를 가능하게 한다. 이는 가산 연산의 수행 시간을 2단계로 나누어 생각함으로써 하드웨어의 연산 효율을 높인 것이다.In the present invention as described above, the comparative operation is performed at the same time during the addition operation as described above to enable the ACS design suitable for the configuration of a high performance system. This increases the computational efficiency of hardware by dividing the execution time of the addition operation into two stages.

Claims

First and second full addition means for performing an addition operation of the LSB;

First comparison means for generating a selection signal by simultaneously comparing MSBs during the addition in the full addition means;

First and second half addition means for inputting a carry signal generated in each of the first and second full addition means as input and performing the remaining addition respectively with the MSB from the first comparison means;

Second comparison means for generating a selection signal through a comparison operation on the LSBs from the first and second full addition means; And

Parallel add comparator, characterized in that it comprises a selection logic for the final selection by using the selection signal generated by the first and second comparison means,

The method of claim 1,

And a comparison enable signal from an LSB is applied to the second comparison means when the comparison result is two or more in the first comparison means so as not to perform a comparison operation.