KR102561909B1

KR102561909B1 - Power Semiconductor Module

Info

Publication number: KR102561909B1
Application number: KR1020210044054A
Authority: KR
Inventors: 장동근; 김영도
Original assignee: 주식회사 세미파워렉스
Priority date: 2021-04-05
Filing date: 2021-04-05
Publication date: 2023-08-02
Also published as: KR20220138206A

Abstract

본 발명은 전력용 반도체 모듈에 관한 것으로, 기판; 상기 기판위에 적층되는 제1 스위칭 디바이스와, 상기 제1 스위칭 디바이스 위에 적층되어 상기 제1 스위칭 디바이스와 연결되어 캐스코드 회로를 구성하는 제2 스위칭 디바이스를 포함하고, 서로 연결되어 H-브릿지 구조를 형성하는 적어도 4개의 캐스코드 회로; 및 서로 직렬로 연결된 상측 캐스코드 회로와 하측 캐스코드 회로 사이에 각각 연결되는 2개의 제3 스위칭 디바이스를 더 포함한다.
이에 의해 고조파 잡음을 최소화하여 무잡음 오디오를 완벽하게 구현할 수 있다.The present invention relates to a power semiconductor module, comprising: a substrate; A first switching device stacked on the substrate, and a second switching device stacked on the first switching device and connected to the first switching device to form a cascode circuit, and connected to each other to form an H-bridge structure. At least four cascode circuits that do; and two third switching devices respectively connected between the upper cascode circuit and the lower cascode circuit connected in series with each other.
As a result, harmonic noise can be minimized to perfectly implement noise-free audio.

Description

Power semiconductor module {Power Semiconductor Module}

본 발명은 전력용 반도체 모듈에 관한 것으로, 보다 구체적으로는 가청 잡음을 줄인 고속 스위칭 전력용 반도체 모듈에 관한 것이다.The present invention relates to a power semiconductor module, and more particularly, to a high-speed switching power semiconductor module with reduced audible noise.

BLDC(Brushless DC) 모터는 로보틱스, e-모빌리티, 및 드론 등에 주로 사용된다. 이러한 제품들은 경량, 소형, 낮은 토크 리플, 낮은 가청 소음 및 정밀 제어를 요구하며, 특히, 방송용 드론과 군사용 드론 등에서는 무소음 모터 작동을 요구한다.BLDC (Brushless DC) motors are mainly used in robotics, e-mobility, and drones. These products require light weight, small size, low torque ripple, low audible noise, and precise control. In particular, broadcast drones and military drones require silent motor operation.

이러한 무소음 모터 작동을 위해서 위해서 고주파수 스위칭이 가능한 Wide Band gap 소자, 특히 그 중에서도 GaN 디바이스가 많이 검토되고 있다. 그런데, 무소음 모터 작동을 위해서는 최소 20Khz이상의 주파수 작동 이외에 추가로 최소 수십 ns이하의 데드 타임(dead time) 제어를 통한 고조파 소음(harmonic noise)을 줄이는 것이 중요하다. 또한, 수십 ns이하의 데드 타임 제어를 함에 있어서 상측의 GaN과 하측의 GaN 디바이스의 슛-쓰루(shoot-through)를 방지하는 것이 중요하다.For such noiseless motor operation, wide band gap devices capable of high-frequency switching, especially GaN devices, are being reviewed a lot. However, for noiseless motor operation, it is important to reduce harmonic noise through dead time control of at least tens of ns or less in addition to frequency operation of at least 20 Khz or more. In addition, it is important to prevent shoot-through between the upper GaN device and the lower GaN device in performing dead time control of several tens of ns or less.

전술한 바와 같은 문제점을 해결하기 위하여, 본 발명에서는 캐스코드 GaN 소자로 이루어진 풀-브릿지(Full-Bridge) 회로에 에 추가적으로 저전압 스위칭 디바이스를 사용함으로써 고주파 작동과 더불어 데드 타임을 최소 수십 ns 혹은 수 ns 이하로 줄이면서도 슛-쓰루 현상이 없이 제어 가능하게 해주는 전력용 반도체 모듈을 제공하는데 목적이 있다.In order to solve the above-described problems, in the present invention, a low voltage switching device is used in addition to a full-bridge circuit made of cascode GaN devices, thereby reducing the dead time at least tens of ns or several ns along with high frequency operation. It is an object of the present invention to provide a power semiconductor module capable of being controlled without a shoot-through phenomenon while reducing to below.

상기 목적은 기판; 상기 기판위에 적층되는 제1 스위칭 디바이스와, 상기 제1 스위칭 디바이스 위에 적층되어 상기 제1 스위칭 디바이스와 연결되어 캐스코드 회로를 구성하는 제2 스위칭 디바이스를 포함하고, 서로 연결되어 H-브릿지 구조를 형성하는 적어도 4개의 캐스코드 회로; 및 서로 직렬로 연결된 상측 캐스코드 회로와 하측 캐스코드 회로 사이에 각각 연결되는 2개의 제3 스위칭 디바이스를 더 포함하는 것을 특징으로 하는 전력용 반도체 모듈에 의해 달성될 수 있다.The above object is a substrate; A first switching device stacked on the substrate, and a second switching device stacked on the first switching device and connected to the first switching device to form a cascode circuit, and connected to each other to form an H-bridge structure. At least four cascode circuits that do; and two third switching devices respectively connected between the upper cascode circuit and the lower cascode circuit connected in series with each other.

그리고, 상기 제1 스위칭 디바이스는 D-모드(Depletion mode)의 GaN HEMT 디바이스 또는 SiC JFET 디바이스를 포함하고; 상기 제2 스위칭 디바이스는 실리콘 기반 금속 산화막 반도체 전계효과 트랜지스터(Si MOSFET) 디바이스를 포함하며; 상기 제2 스위칭 디바이스는 상기 제1 스위칭 디바이스의 소스 위에 적층될 수 있다.And, the first switching device includes a GaN HEMT device or a SiC JFET device in D-mode (Depletion mode); the second switching device comprises a silicon-based metal oxide semiconductor field effect transistor (Si MOSFET) device; The second switching device may be stacked over the source of the first switching device.

또한, 상기 제3 스위칭 디바이스는 게이트와 소스는 내부적으로 단락되어 있고, 드레인은 상기 상측 캐스코드 회로의 게이트에 연결될 수 있다. In addition, a gate and a source of the third switching device may be internally shorted, and a drain may be connected to the gate of the upper cascode circuit.

아울러, 상기 제3 스위칭 디바이스는 실리콘 기반 금속 산화막 반도체 전계효과 트랜지스터(Si MOSFET) 디바이스를 포함할 수 있다.In addition, the third switching device may include a silicon-based metal oxide semiconductor field effect transistor (Si MOSFET) device.

그리고, 상기 상측 캐스코드 회로의 소스단에는 전원 또는 DC 커패시터가 연결되는 DC 전압입력단자(V_DC)가 연결되고, 상기 상측 캐스코드 회로의 드레인단에는 부하가 연결되는 전압출력단(Vout1, Vout2)이 연결되고, 상기 하측 캐스코드 회로의 드레인단에는 그라운드단(GND)이 연결될 수 있다. In addition, a DC voltage input terminal (V _DC ) to which a power source or a DC capacitor is connected is connected to the source terminal of the upper cascode circuit, and voltage output terminals (Vout1, Vout2) to which a load is connected to the drain terminal of the upper cascode circuit. is connected, and a ground terminal (GND) may be connected to the drain terminal of the lower cascode circuit.

여기서, 일측의 상측 캐스코드 회로의 제1 스위칭 디바이스(M1)와 타측의 하측 캐스코드 회로의 제1 스위칭 디바이스(M3)가 동시에 온 되고, 상기 일측의 하측 캐스코드 회로의 제1 스위칭 디바이스(M4)와 상기 타측의 상측 캐스코드 회로의 제1 스위칭 디바이스(M2)가 동시에 오프되어, 전압입력단자(V_DC)-제1 스위칭 디바이스(M1)-부하(전압출력단 Vout1, Vout2)-제1 스위칭 디바이스(M3)-그라운드(GND)로 전류의 패스가 형성되고; 제1 스위칭 디바이스(M1)와 타측의 하측 캐스코드 회로의 제1 스위칭 디바이스(M3)가 동시에 오프 되고, 상기 일측의 하측 캐스코드 회로의 제1 스위칭 디바이스(M4)와 상기 타측의 상측 캐스코드 회로의 제1 스위칭 디바이스(M2)가 동시에 온되어, 전압입력단자(V_DC)-제1 스위칭 디바이스(M2)-부하(전압출력단 Vout1, Vout2)-제1 스위칭 디바이스(M4)-그라운드(GND)로 전류의 패스가 형성되어 교환(commutation)을 형성될 수 있다.Here, the first switching device M1 of the upper cascode circuit on one side and the first switching device M3 of the lower cascode circuit on the other side are turned on at the same time, and the first switching device M4 of the lower cascode circuit on the one side ) and the first switching device M2 of the upper cascode circuit on the other side are turned off at the same time, the voltage input terminal (V _DC ) - the first switching device (M1) - the load (voltage output terminals Vout1 and Vout2) - the first switching A path of current is formed to device M3 - ground (GND); The first switching device M1 and the first switching device M3 of the lower cascode circuit of the other side are turned off at the same time, and the first switching device M4 of the lower cascode circuit of the one side and the upper cascode circuit of the other side are turned off. The first switching device M2 of is simultaneously turned on, voltage input terminal (V _DC ) - first switching device (M2) - load (voltage output terminals Vout1, Vout2) - first switching device (M4) - ground (GND) A path of the current may be formed to form a commutation.

상기한 바와 같이, 본 발명에 의한 전력용 반도체 모듈은 고조파 잡음을 최소화하여 무잡음 오디오를 완벽하게 구현할 수 있다.As described above, the power semiconductor module according to the present invention can perfectly implement noise-free audio by minimizing harmonic noise.

도 1은 본 발명의 일 실시예에 따른 전력용 반도체 모듈의 회로도이다.
도 2는 도 1에서 전력용 반도체 모듈의 일부(좌측)의 개략도이다.
도 3은 도 1의 전력용 반도체 모듈의 동작특성을 설명하기 위한 도면이다.
도 4는 종래 H-브릿지 구조의 캐스코드 회로 모듈에서의 전류 왜곡과 본 발명이 적용된 전력용 반도체 모듈의 전류 왜곡을 비교하기 위한 시간에 따른 순시 상전류값을 나타낸 그래프이다.
1 is a circuit diagram of a power semiconductor module according to an embodiment of the present invention.
FIG. 2 is a schematic diagram of a part (left side) of a power semiconductor module in FIG. 1 .
FIG. 3 is a diagram for explaining operating characteristics of the power semiconductor module of FIG. 1 .
4 is a graph showing instantaneous phase current values over time for comparing current distortion in a cascode circuit module having a conventional H-bridge structure with current distortion in a power semiconductor module to which the present invention is applied.

이하, 도면을 참조하여 본 발명의 구체적인 실시예들에 대해 설명하기로 한다.Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 전력용 반도체 모듈의 회로도이고, 도 2는 도 1에서 전력용 반도체 모듈의 일부(좌측)의 개략도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 전력용 반도체 모듈은 제1 스위칭 디바이스(M1, M2, M3, M4)와 제2 스위칭 디바이스(11, 21, 31, 41)가 연결되어 캐스코드를 구성하는 4개의 캐스코드 회로(10, 20, 30, 40)가 H-브릿지(또는 full-bridge) 구조를 형성하고, 서로 직렬로 연결된 상측 캐스코드 회로(10, 20)와 하측 캐스코드 회로(30, 40) 사이에 각각 연결되는 2개의 제3 스위칭 디바이스(50, 60)를 포함한다.1 is a circuit diagram of a power semiconductor module according to an embodiment of the present invention, and FIG. 2 is a schematic diagram of a part (left side) of the power semiconductor module in FIG. 1 . Referring to FIG. 1 , in a power semiconductor module according to an embodiment of the present invention, a first switching device M1 , M2 , M3 , and M4 and a second switching device 11 , 21 , 31 , and 41 are connected to a CAS The four cascode circuits 10, 20, 30, and 40 constituting the code form an H-bridge (or full-bridge) structure, and the upper cascode circuits 10 and 20 and the lower cascode connected in series with each other and two third switching devices 50 and 60 respectively connected between the circuits 30 and 40 .

제1 스위칭 디바이스(M1, M2, M3, M4)는 D-모드(Depletion mode)의 GaN(Gallium Nitride) HEMT(High Electron Mobility Transistor) 디바이스 또는 SiC(Silicon Carbide) JFET(Junction Gate Effect Transistor) 디바이스를 포함할 수 있다. 또한, 제1 스위칭 디바이스(M1, M2, M3, M4)는 전술한 디바이스 이외에도 소수 캐리어(minority carrier) 기반의 전력용 반도체 디바이스로 대체될 수 있다.The first switching devices M1 , M2 , M3 , and M4 may be D-mode (Depletion mode) GaN (Gallium Nitride) HEMT (High Electron Mobility Transistor) devices or SiC (Silicon Carbide) JFET (Junction Gate Effect Transistor) devices. can include In addition, the first switching devices M1 , M2 , M3 , and M4 may be replaced with minority carrier-based power semiconductor devices other than the above devices.

상기 제2 스위칭 디바이스(11, 21, 31, 41)는 Si(Silicon) 기반 금속 산화막 반도체 전계효과 트랜지스터(MOSFET, Metal-oxide semiconductor field-effect transistor) 디바이스를 포함할 수 있다. 또한, 제2 스위칭 디바이스(11, 21, 31, 41)는 전술한 디바이스 이외에도 캐드코드 회로를 구성할 수 있는 저전압 모스펫(Low Voltage MOSFET)이라면 어느 것으로도 대체 가능하다. 제2 스위칭 디바이스(11, 21, 31, 41)는 제1 스위칭 디바이스(M1, M2, M3, M4)와 서로 직렬 연결되어 캐드코드 회로를 구성한다. The second switching devices 11, 21, 31, and 41 may include a Si (Silicon)-based metal-oxide semiconductor field-effect transistor (MOSFET) device. In addition, the second switching devices 11, 21, 31, and 41 can be replaced with any low voltage MOSFET capable of constituting a CAD code circuit in addition to the above-described devices. The second switching devices 11, 21, 31, and 41 are serially connected to the first switching devices M1, M2, M3, and M4 to form a CAD code circuit.

4개의 캐스코드 회로(10, 20, 30, 40)는 칩온칩 스택 방식으로 제조될 수 있다. 도 2를 참조하면, 기판 위에 제1 스위칭 디바이스(M1, M2, M3, M4)가 적층되고, 제1 스위칭 디바이스(M1, M2, M3, M4)의 소스(a, c) 위에 제2 스위칭 디바이스(11, 21, 31, 41)가 적층되는 구조이다. 기판(100)은 Cu, Al, Al₂O₃, AlN, 및 Si₃N₄ 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따른 전력용 반도체 모듈은 노멀리-온(Normally-on) 기반의 SiC JFET 및 D-Mode GaN HEMT는 노멀리-오프(Normally-off) 구현을 위해서 캐스코드(Cascode) 방식을 사용한다. 이때, 본 발명에서는 기생 인덕턴스(stray inductance)를 최소화하기 위해서, Si기반의 Low Voltage MOSFET과 SiC JFET 혹은 D-Mode GaN HEMT사이의 연결을 와이어 인터커넥션(wire interconnection) 방식 대신에 칩-온-칩 적층 구조로 구현할 수 있다. The four cascode circuits 10, 20, 30, and 40 may be manufactured in a chip-on-chip stack method. Referring to FIG. 2 , first switching devices M1 , M2 , M3 , and M4 are stacked on a substrate, and second switching devices a and c of the first switching devices M1 , M2 , M3 , and M4 are stacked. (11, 21, 31, 41) is a stacked structure. The substrate 100 may include at least one of Cu, Al, Al ₂ O ₃ , AlN, and Si ₃ N ₄ . In the power semiconductor module according to an embodiment of the present invention, a normally-on based SiC JFET and a D-Mode GaN HEMT are cascoded for normally-off implementation. use the method At this time, in the present invention, in order to minimize parasitic inductance, the connection between the Si-based Low Voltage MOSFET and the SiC JFET or D-Mode GaN HEMT is replaced by a wire interconnection method, instead of a chip-on-chip method. It can be implemented as a layered structure.

제3 스위칭 디바이스(50, 60)는 Si(Silicon) 기반 금속 산화막 반도체 전계효과 트랜지스터(MOSFET, Metal-oxide semiconductor field-effect transistor) 디바이스를 포함할 수 있다. 또한, 제3 스위칭 디바이스(50, 60)는 전술한 디바이스 이외에도 저전압 모스펫(Low Voltage MOSFET)이라면 어느 것으로도 대체 가능하다. 제3 스위칭 디바이스(50, 60)는 직렬 연결된 상측 캐스코드 회로(10, 20)와 하측 캐스코드 회로(30, 40) 사이에 추가된다.The third switching devices 50 and 60 may include a Si (Silicon)-based metal-oxide semiconductor field-effect transistor (MOSFET) device. In addition, the third switching devices 50 and 60 can be replaced with any low voltage MOSFET other than the above devices. A third switching device 50, 60 is added between the upper cascode circuit 10, 20 and the lower cascode circuit 30, 40 connected in series.

도 1을 참조하면, 제3 스위칭 디바이스(50, 60)는 게이트와 소스는 내부적으로 단락되어 있고, 제3 스위칭 디바이스(50, 60)의 드레인은 상측 캐스코드 회로(10, 20)의 게이트에 연결된다. 본 발명의 일 실시예에서는 제3 스위칭 디바이스(50, 60)의 사양은 30V으로,내부저항 RDS(ON)은 D-Mode GaN 디바이스의 RDS(ON)의 약 10% 수준이다.Referring to FIG. 1, the gates and sources of the third switching devices 50 and 60 are internally shorted, and the drains of the third switching devices 50 and 60 are connected to the gates of the upper cascode circuits 10 and 20. Connected. In one embodiment of the present invention, the specification of the third switching devices 50 and 60 is 30V, and the internal resistance RDS(ON) is about 10% of the RDS(ON) of the D-Mode GaN device.

이하에서는 도 1을 참조하여 본 발명의 일 실시예에 따른 전력용 반도체 모듈의 구조 및 동작을 상세히 설명하기로 한다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 전력용 반도체 모듈은 전력변환시스템에 주로 사용되는 H-Bridge (Full-Bridge) 구조이다. 도 1에서 전압출력단(Vout1, Vout2)은 부하에 연결되며, 전압입력단자(V_DC)과 그라운드(GND)는 전원 혹은 DC 커패스터에 연결된다. 상측 캐스코스 회로의 소스단에는 DC 전압입력단자(V_DC)가 연결되고, 상측 캐스코드 회로(10, 20)의 드레인단에는 전압출력단(Vout1, Vout2)이 연결되고, 하측 캐스코드 회로(30, 40)의 드레인단에는 그라운드(GND)가 연결된다.Hereinafter, the structure and operation of a power semiconductor module according to an embodiment of the present invention will be described in detail with reference to FIG. 1 . Referring to FIG. 1 , a power semiconductor module according to an embodiment of the present invention has an H-Bridge (Full-Bridge) structure mainly used in a power conversion system. In FIG. 1, voltage output terminals Vout1 and Vout2 are connected to loads, and voltage input terminals V _DC and ground GND are connected to a power source or a DC capacitor. The DC voltage input terminal (V _DC ) is connected to the source terminal of the upper cascode circuit, the voltage output terminals Vout1 and Vout2 are connected to the drain terminals of the upper cascode circuits 10 and 20, and the lower cascode circuit 30 , 40) is connected to the ground (GND).

일반적인 동작은 일측의 상측과 타측의 하측 제1 스위칭 디바이스(M1, M3)가 동시에 온 되고, 나머지 일측의 하측과 타측의 상측 제1 스위칭 디바이스(M2, M4)가 동시에 오프되어, 전압입력단자(V_DC)-제1 스위칭 디바이스(M1)-부하(전압출력단 Vout1, Vout2)-제1 스위칭 디바이스(M3)-그라운드(GND)로 전류의 패스가 형성되고, 일측의 상측과 타측의 하측 제1 스위칭 디바이스(M1, M3)가 동시에 오프되고, 나머지 일측의 하측과 타측의 상측 제1 스위칭 디바이스(M2, M4)가 동시에 온되어, 전압입력단자(V_DC)-제1 스위칭 디바이스(M2)-부하(전압출력단 Vout1, Vout2)-제1 스위칭 디바이스(M4)-그라운드(GND)로 전류의 패스가 형성되어 교환(commutation)을 형성한다. In general operation, the upper side of one side and the lower side of the other side first switching devices (M1, M3) are turned on at the same time, and the lower side of the other side and the upper side of the other side are turned off at the same time, so that the voltage input terminal ( V _DC )-first switching device (M1)-load (voltage output terminals Vout1, Vout2)-first switching device (M3)-ground (GND), a current path is formed, and the first upper side of one side and the lower side of the other side The switching devices M1 and M3 are turned off at the same time, and the first switching devices M2 and M4 on the lower side of the other side and the upper side of the other side are turned on at the same time, so that the voltage input terminal V _DC -the first switching device M2- A current path is formed between the load (voltage output terminals Vout1 and Vout2) - the first switching device M4 - the ground (GND) to form a commutation.

제1 스위칭 디바이스(M1/M3)가 온이 되었을 때, 나머지 제1 스위칭 디바이스(M2/M4)는 반드시 오프가 되어야 레그(leg 또는 암(arm)) 슛-쓰루( shoot-through) 현상을 막을 수 있다. 제1 스위칭 디바이스(M1/M3)가 오프가 되고, 제1 스위칭 디바이스(M2/M4)가 온되기까지의 시간을 데드타임으로 정의하며, 이 데드타임 최소값은 스위칭 디바이스가 가지고 있는 고유의 스위칭 특성 (특히, td(off) : 스위치 오프 딜레이 타임과 tf : 스위치 오프 타임)에 의해 결정된다. When the first switching device M1/M3 is turned on, the remaining first switching devices M2/M4 must be turned off to prevent a leg or arm shoot-through phenomenon. can The time from when the first switching device M1/M3 is turned off to when the first switching device M2/M4 is turned on is defined as the dead time, and the minimum value of the dead time is the inherent switching characteristic of the switching device. (In particular, it is determined by td(off): switch off delay time and tf: switch off time).

도 3은 도 1의 전력용 반도체 모듈의 동작특성을 설명하기 위한 도면이다. 도 3에서 Vg는 게이트 전압, Vo는 출력전압을 나타낸다. 도 3을 참조하면, 제1 스위칭 디바이스(M1/M3)의 게이트 전압이 인가되어 온이 되었을 때, 나머지 제1 스위칭 디바이스(M2/M4)가 오프되고, 제1 스위칭 디바이스(M1/M3)가 오프가 되고 제1 스위칭 디바이스(M2/M4)의 게이트 전압이 인가되어 온되기까지의 시간을 데드타임이 도시되어 있다. 본 발명은 제3 스위칭 디바이스(50, 60)를 H-브릿지 구조의 캐스코드 회로(10, 20, 30, 40) 사이에 연결함으로써, 도 3에서 데드 타임을 최소화하더라도 상측 제1 스위칭 소자(M1, M2)과 하측 제2 스위칭 소자(M3, M4)가 슛-쓰루되는 현상을 방지할 수 있다. 이에 따라서, 데드 타임을 최소화함으로써 전류 왜곡 현상을 막을 수 있고, 이로 인해 발생되는 가청 노이즈를 최소화할 수 있다.FIG. 3 is a diagram for explaining operating characteristics of the power semiconductor module of FIG. 1 . 3, Vg represents a gate voltage and Vo represents an output voltage. Referring to FIG. 3 , when the gate voltage of the first switching devices M1/M3 is applied and turned on, the remaining first switching devices M2/M4 are turned off, and the first switching devices M1/M3 are turned on. The dead time is shown as the time from when the device is turned off to when the gate voltage of the first switching device M2/M4 is applied to turn it on. The present invention connects the third switching devices 50 and 60 between the cascode circuits 10, 20, 30, and 40 having an H-bridge structure, so that even if the dead time is minimized in FIG. 3, the upper first switching element M1 , M2) and the lower second switching elements M3 and M4 may prevent a shoot-through phenomenon. Accordingly, the current distortion phenomenon can be prevented by minimizing the dead time, and audible noise generated thereby can be minimized.

본 발명이 일 실시예에 따른 전력용 반도체 모듈의 제1 스위칭 소자는 GaN 기반 디바이스로서 스위치 오프 특성이 기존의 Si 기반 소자 및 SiC 기반 소자에 비해 Qg (Gate Charge)가 작아서 최소의 데드타임을 가진다는 장점이 있다. 일반적인 회로 설계에 있어서 데드타임은 스위치 디바이스가 갖고 있는 스위칭 오프 특성에 약 2배 이상의 마진을 두고 설계를 한다. 본 발명의 일 실시예에 따른 전력용 반도체 모듈은 기본적인 H-브릿지 구조에 제3 스위칭 디바이스 2개(50, 60)를 추가하여, 제3 스위칭 디바이스(50, 60)의 드레인을 상측의 제1 스위칭 디바이스(M1/M2)의 게이트와 연결하여 동전위를 만듦으로써, 상측의 제1 스위칭 디바이스(M1/M2)가 오프되어야 할 상황에 온이 되는 현상을 원칙적으로 방지하는 역할을 한다. 따라서, 데드타임을 최소화 과정을 레그 슛-쓰루(leg shoot-through) 현상에 대한 걱정없이 진행할 수 있으며, 이를 통해 데드타임을 수십 ns 이하로 제어함으로써 전류의 왜곡을 최소화할 수 있고, 이를 통해 가청 노이즈를 최소화할 수 있다.The first switching element of the power semiconductor module according to an embodiment of the present invention is a GaN-based device, and has a minimum dead time due to a small gate charge (Qg) compared to conventional Si-based and SiC-based devices in switch-off characteristics. has an advantage. In general circuit design, the dead time is designed with a margin of about twice or more to the switching off characteristics of the switch device. In a power semiconductor module according to an embodiment of the present invention, two third switching devices 50 and 60 are added to a basic H-bridge structure, and drains of the third switching devices 50 and 60 are connected to the upper first By connecting to the gates of the switching devices M1/M2 to make the same potential, the first switching device M1/M2 on the upper side serves to prevent, in principle, a phenomenon in which the first switching device M1/M2 is turned on when it should be turned off. Therefore, the process of minimizing the dead time can be performed without worrying about the leg shoot-through phenomenon, and through this, the distortion of the current can be minimized by controlling the dead time to tens of ns or less, and through this, audible noise can be minimized.

도 4는 제3 스위칭 디바이스(50, 60)를 적용하지 않은 종래 H-브릿지 구조의 캐스코드 회로 모듈에서의 전류 왜곡과 본 발명이 적용된 전력용 반도체 모듈의 전류 왜곡을 비교하기 위한 시간에 따른 순시 상전류값을 나타낸 그래프이다. 도 4를 참조하면, 본 발명기술을 적용한 전력용 반도체 모듈은 데드 타임(Td) 제어를 수십 ns이하로 가능하게 함으로써 고조파 잡음을 최소화할 수 있으며, 이를 통해 완벽한 가청 잡음 제거가 가능하다. 4 is an instantaneous time over time for comparing current distortion in a cascode circuit module having a conventional H-bridge structure to which third switching devices 50 and 60 are not applied and current distortion in a power semiconductor module to which the present invention is applied. It is a graph showing the phase current value. Referring to FIG. 4 , the power semiconductor module to which the technology of the present invention is applied can minimize harmonic noise by enabling dead time (Td) control to be less than several tens of ns, and through this, audible noise can be completely eliminated.

한편, 본 발명의 다른 실시예에 따른 실시예에 따른 전력용 반도체 모듈은 제1 스위칭 디바이스(M1) 위에 적층하며, 제1 스위칭 디바이스(M1)와 상기 제2 스위칭 디바이스(11)의 접합부의 온도를 센싱하기 위한 온도센서(70), 예컨대 베어 칩형 써미스터(Bare Thermistor Chip)를 더 포함할 수 있다.Meanwhile, the power semiconductor module according to another embodiment of the present invention is stacked on the first switching device M1, and the temperature of the junction between the first switching device M1 and the second switching device 11 A temperature sensor 70 for sensing , for example, a bare chip type thermistor (Bare Thermistor Chip) may be further included.

도 1의 전력용 반도체 모듈은 칩-온-칩 적층(Chip-On-Chip Stack) 구조를 갖는다. 제1 스위칭 디바이스(M1) 위에 제2 스위칭 디바이스(11)와 온도센서 즉, 베어 칩형 써미스터를 함께 적층함으로써, 제1 스위칭 디바이스(M1)와 제2 스위칭 디바이스(11)의 접합부 온도를 직접 센싱할 수 있다. 제1 스위칭 디바이스(M1)의 소스(a) 위에 제2 스위칭 디바이스(11)를 적층할 때, 온도 센서(70) 칩을 소스(a)에 함께 적층하고 와이어 인터커넥션하면, 제1 스위칭 디바이스(M1)의 소스 단에 제2 스위칭 디바이스(11)가 연결되어 캐스코드 회로(10)를 구성하며, 제1 스위칭 디바이스(M1)의 소스 단에 온도 센서(70)가 연결되면서 온도 센서(70)가 칩 접합부의 온도를 직접 센싱할 수 있는 회로를 구성할 수 있다. 온도센서(50)는 제1 스위칭 디바이스(M1)의 소스(a) 위에 접합되는데, 두 가지 인터커넥션(Interconnection) 방법이 있다. 한 가지 방법은, 칩형 써미스터(51)의 바텀은 솔더링, 소결 또는 에폭시를 이용하여 제1 스위칭 디바이스(M1)의 소스(a) 위에 부착하고, 탑에서 NTC (+), 제1 스위칭 디바이스(M1)의 소스 단에서 NTC (-)로 각각 와이어 인터커넥션 하면, 칩 접합부의 온도를 실시간으로 직접 센싱할 수 있다. 다른 한 가지 방법은, 베어 칩형 NTC 써미스터의 바텀은 솔더링, 소결 또는 에폭시를 이용하여 제1 스위칭 디바이스(M1)의 소스(a) 위에 부착하고, 탑은 양쪽 사이드에서 NTC (+), NTC (-) 로 와이어 인터커넥션 하면, 칩 접합부의 온도를 실시간으로 직접 센싱할 수 있다.The power semiconductor module of FIG. 1 has a chip-on-chip stack structure. The junction temperature of the first switching device M1 and the second switching device 11 can be directly sensed by stacking the second switching device 11 and the temperature sensor, that is, a bare chip thermistor, on the first switching device M1. can When stacking the second switching device 11 over the source a of the first switching device M1, stacking the temperature sensor 70 chip together on the source a and interconnecting the wires, the first switching device ( The second switching device 11 is connected to the source terminal of M1) to form the cascode circuit 10, and the temperature sensor 70 is connected to the source terminal of the first switching device M1 to form the temperature sensor 70 A circuit capable of directly sensing the temperature of a chip junction can be configured. The temperature sensor 50 is bonded on the source (a) of the first switching device (M1), and there are two interconnection methods. In one method, the bottom of the chip-type thermistor 51 is attached on the source (a) of the first switching device M1 by soldering, sintering or epoxy, and the NTC (+) at the top, the first switching device M1 ), the temperature of the chip junction can be directly sensed in real time. In another method, the bottom of the bare chip type NTC thermistor is attached on the source (a) of the first switching device (M1) by soldering, sintering or epoxy, and the top is NTC (+), NTC (-) on both sides. ), the temperature of the chip junction can be directly sensed in real time.

이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성 요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성 요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수 개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 그 컴퓨터 프로그램을 구성하는 코드들 및 코드 세그먼트들은 본 발명의 기술 분야의 당업자에 의해 용이하게 추론될 수 있을 것이다. 이러한 컴퓨터 프로그램은 컴퓨터가 읽을 수 있는 저장매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 저장매체로서는 자기 기록매체, 광 기록매체 등이 포함될 수 있다.In the above, even though all components constituting the embodiment of the present invention have been described as being combined or operated as one, the present invention is not necessarily limited to these embodiments. That is, within the scope of the object of the present invention, all of the components may be selectively combined with one or more to operate. In addition, although all of the components may be implemented as a single independent piece of hardware, some or all of the components are selectively combined to perform some or all of the combined functions in one or a plurality of hardware. It may be implemented as a computer program having. Codes and code segments constituting the computer program may be easily inferred by a person skilled in the art. Such a computer program may implement an embodiment of the present invention by being stored in a computer readable storage medium, read and executed by a computer. A storage medium of a computer program may include a magnetic recording medium, an optical recording medium, and the like.

또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.In addition, terms such as "comprise", "comprise" or "having" described above mean that the corresponding component may be present unless otherwise stated, and thus exclude other components. It should be construed as being able to further include other components. All terms, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art to which the present invention belongs, unless defined otherwise. Commonly used terms, such as terms defined in a dictionary, should be interpreted as being consistent with the contextual meaning of the related art, and unless explicitly defined in the present invention, they are not interpreted in an ideal or excessively formal meaning.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an example of the technical idea of the present invention, and various modifications and variations can be made to those skilled in the art without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed according to the claims below, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

10, 20, 30, 40: 캐스코드 회로
M1, M2, M3, M4: 제1 스위칭 디바이스
11, 21, 31, 41: 제2 스위칭 디바이스
50, 60: 제3 스위칭 디바이스
70: 온도 센서 10, 20, 30, 40: cascode circuit
M1, M2, M3, M4: first switching device
11, 21, 31, 41: second switching device
50, 60: third switching device
70: temperature sensor

Claims

Board;
A first switching device stacked on the substrate, and a second switching device stacked on the first switching device and connected to the first switching device to form a cascode circuit, and connected to each other to form an H-bridge structure. At least four cascode circuits that do; and
two third switching devices respectively connected between the upper cascode circuit and the lower cascode circuit connected in series with each other;
the drain of each said third switching device is connected to the gate of the first switching device of said upper cascode circuit;
the first switching device includes a GaN HEMT device or a SiC JFET device in D-mode (Depletion mode);
the second switching device comprises a first low power MOSFET device;
The power semiconductor module according to claim 1, wherein the third switching device includes a second low power MOSFET device.

According to claim 1,
the first low-power MOSFET device is a silicon-based metal oxide semiconductor field effect transistor (Si MOSFET) device;
The power semiconductor module according to claim 1 , wherein the second switching device is stacked on the source of the first switching device.

According to claim 1 or 2,
The third switching device is a power semiconductor module, characterized in that the gate and the source are internally shorted.

According to claim 3,
The second low-power MOSFET device is a power semiconductor module, characterized in that the silicon-based metal oxide semiconductor field effect transistor (Si MOSFET) device.

According to claim 4,
A DC voltage input terminal (V _DC ) to which a power source or a DC capacitor is connected is connected to the source terminal of the upper cascode circuit,
Voltage output terminals Vout1 and Vout2 to which loads are connected are connected to the drain terminal of the upper cascode circuit,
A power semiconductor module, characterized in that a ground terminal (GND) is connected to the drain terminal of the lower cascode circuit.

According to claim 4,
The first switching device M1 of the upper cascode circuit on one side and the first switching device M3 of the lower cascode circuit on the other side are turned on at the same time, and the first switching device M4 of the lower cascode circuit on the one side and The first switching device M2 of the upper cascode circuit on the other side is turned off at the same time, the voltage input terminal (V _DC ) - the first switching device (M1) - the load (voltage output terminals Vout1 and Vout2) - the first switching device ( M3) - A path of current is formed to the ground (GND);
The first switching device M1 and the first switching device M3 of the lower cascode circuit of the other side are turned off at the same time, and the first switching device M4 of the lower cascode circuit of the one side and the upper cascode circuit of the other side are turned off. The first switching device M2 of is simultaneously turned on, voltage input terminal (V _DC ) - first switching device (M2) - load (voltage output terminals Vout1, Vout2) - first switching device (M4) - ground (GND) A power semiconductor module characterized in that a path of low current is formed to form commutation.