KR100983071B1 - Balancer of electric double layer capacitor - Google Patents

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Abstract

본 발명은 전기이중층커패시터의 밸런서에 관한 것으로, 해결하고자 하는 기술적 과제는 대기 시간동안 발생되는 에너지손실을 극소화 하면서, 전기이중층커패시터 모듈의 충전전압, 주위온도의 변화, 적용 소자의 고유 파라미터 산포에 상관없이 항상 안정된 모니터 전류를 출력하는 데 있다.The present invention relates to a balancer of an electric double layer capacitor, and the technical problem to be solved is related to the charging voltage, the change of ambient temperature, the inherent parameter distribution of the applied element while minimizing the energy loss generated during the standby time. To always output a stable monitor current.

이를 위해 본 발명은 제1전극과 제2전극을 포함하는 전기이중층커패시터의 제1전극에 전기적으로 연결된 모니터부와, 모니터부와 전기이중층커패시터의 제2전극 사이에 전기적으로 연결된 스위칭 소자와, 스위칭 소자의 제어전극과 모니터부 사이에 전기적으로 연결된 부하저항 및 전기이중층커패시터의 제1전극과 제2전극 및 스위칭 소자의 제어전극에 전기적으로 연결된 전압검출기를 포함하는 전기이중층커패시터의 밸런서를 개시한다.To this end, the present invention provides a switching unit electrically connected to the first electrode of the electric double layer capacitor including the first electrode and the second electrode, a switching element electrically connected between the monitor unit and the second electrode of the electric double layer capacitor, A balancer of an electric double layer capacitor including a load resistor electrically connected between a control electrode of a device and a voltage detector electrically connected to a first electrode and a second electrode of a double layer capacitor and a control electrode of a switching device is disclosed.

전기이중층커패시터, 밸런서, 모니터, 전기이중층커패시터모듈, EDLC Electric Double Layer Capacitors, Balancers, Monitors, Electric Double Layer Capacitor Modules, EDLC

Description

전기이중층커패시터의 밸런서{BALANCER OF ELECTRIC DOUBLE LAYER CAPACITOR}BALANCER OF ELECTRIC DOUBLE LAYER CAPACITOR}

본 발명은 전기이중층커패시터의 밸런서에 관한 것으로서, 보다 자세하게는 대기 시간동안 발생되는 에너지손실을 극소화 하면서, 전기이중층커패시터 모듈의 충전전압, 주위온도의 변화, 적용 소자의 고유 파라미터 산포에 상관없이 항상 안정된 모니터 전류를 출력할 수 있는 전기이중층커패시터의 밸런서에 관한 것이다.The present invention relates to a balancer of an electric double layer capacitor, and more particularly, to minimize energy loss generated during standby time, and is always stable regardless of the charging voltage of the electric double layer capacitor module, change of ambient temperature, and distribution of inherent parameters of the applied device. The present invention relates to a balancer of an electric double layer capacitor capable of outputting a monitor current.

화석에너지의 고갈과 지구온난화 그리고 독극성 화학물질로 인한 환경오염은 심각한 사회문제가 되고 있다. 이러한 문제를 해결하기 위해서 태양전지, 풍력발전, 조력발전, 연료전지등의 신재생 전기에너지의 활용방안이 다방면으로 검토되고 있으며, 전기자동차와 하이브리드자동차 또한 활발하게 개발되고 있다. 이러한 다양한 전기에너지의 활용에 필요한 에너지저장장치로 이차전지가 많이 사용된다. 그러나 이차전지는 독극성 화합물질을 재료로 사용하는데, 수명이 1~3년으로 짧아서 폐기물에 의한 환경오염의 우려가 크고 순간적 에너지 방출능력에 한계가 있다는 단점이 있다. Depletion of fossil energy, global warming and environmental pollution caused by toxic chemicals are becoming serious social problems. In order to solve this problem, the utilization of renewable electric energy such as solar cell, wind power, tidal power, fuel cell, etc. has been considered in various fields, and electric and hybrid vehicles are also actively developed. Secondary batteries are widely used as energy storage devices for the utilization of such various electric energy. However, secondary batteries use a toxic compound as a material, and have a short lifespan of 1 to 3 years, which is a concern about environmental pollution due to waste, and has a limitation in instantaneous energy emission capability.

즉, 이차전지는 충전용량은 크지만 출력전력이 낮아서 순간적 부하변동에 적 절히 대응하기 어려운 문제가 있다. 이러한 이차전지의 대체재 또는 보완재로 전기이중층커패시터(Electric Double Layer Capacitor, 이하'EDLC')가 거론되고 있다. EDLC는 재료에 독극성 화학물질을 포함하고 있지 않을 뿐만아니라 수명이 반영구적이어서 폐기물에 의한 환경오염이 발생되지 않는다. That is, the secondary battery has a large charging capacity but low output power, so it is difficult to adequately respond to instantaneous load changes. An electric double layer capacitor (EDLC) has been discussed as an alternative or supplement to the secondary battery. EDLC not only contains no toxic chemicals in the material, but also has a semi-permanent lifespan, which prevents environmental pollution from waste.

그러나 EDLC는 정전용량은 수백 내지 수천 패러드(Farad, F)로 크지만 정격전압이 2~3V로 낮아 실용에서 요구되는 수십 내지 수백 볼트(Voltage, V)를 구현하기 위해서는 수백 내지 수천개의 EDLC셀을 직병렬로 조합한 EDLC모듈을 사용해야 한다. EDLC, however, has a large capacitance of several hundred to several thousand Farad (F), but its low rated voltage is 2 to 3V, so it is hundreds to thousands of EDLC cells to realize tens to hundreds of volts (V) required for practical use. You must use an EDLC module with a combination of.

다수의 EDLC셀을 직병렬로 조합한 EDLC모듈에서 개별 EDLC모듈을 구성하는 개별 EDLC셀의 고유 파라미터인 정전용량 산포에 의하여 각각 셀의 충전전압은 차이가 발생하게 된다. 그리고 EDLC모듈이 최고전압으로 충전되었을 때 일부 정전용량이 작은 셀은 정격전압을 초과하여 파손될 가능성이 있다. 그리고 개별 EDLC셀은 고유 파라미터인 누설전류가 상이하여, 누설전류가 큰 셀과 직렬로 연결된 누설전류가 작은 셀은 시간이 흐를수록 충전전압이 상승하여 결국 정격전압을 초과하여 파손될수 있다. In the EDLC module combining a plurality of EDLC cells in series and in parallel, the charging voltage of each cell is caused by the capacitance distribution which is a unique parameter of the individual EDLC cells constituting the individual EDLC modules. And when the EDLC module is charged to the highest voltage, some of the smaller capacitance cells may break beyond the rated voltage. In addition, since individual EDLC cells have different leakage currents, which are inherent parameters, cells with small leakage currents connected in series with cells having large leakage currents may be damaged in excess of their rated voltages as the charging voltage increases over time.

이와 같이 다수의 EDLC셀을 직병렬로 조합한 EDLC모듈에서 EDLC셀의 특성 산포(unbalance)가 원인이 되어 발생되는 문제점을 해결하는 방법은 EDLC모듈이 충전상태에서 장시간 대기하고 있을 때 누설전류 산포에 의해 발생하는 전압상승을 방지하는 패시브 밸런싱(passive balancing)과 EDLC모듈이 충방전 동작할 때 정전용량 산포에 의하여 발생하는 전압상승을 방지하는 액티브 밸런싱(active balancing) 등이 있다. In this way, the EDLC module combining a plurality of EDLC cells in series and in parallel causes a problem caused by unbalance of EDLC cells. Passive balancing prevents voltage rise caused by active balancing, and active balancing prevents voltage rise caused by capacitance distribution when the EDLC module is charged and discharged.

상기 패시브 밸런싱을 위해서는 밸런싱 전류를 지속적으로 EDLC모듈에 인가해야 하는데, 그 값은 충방전전류에 비한다면 작은 값이지만 충전상태로 대기하는 시간이 길기 때문에 그로 인한 에너지 손실이 증가하게 된다. 이를 방지하기 위하여 임계값이 넘는 EDLC셀에 한정하여 짧은 순간 액티브 밸런서를 활성화시켜 방전하는 방법이 사용된다. 그러나 액티브 밸런서는 활성화 상태를 검지하기 위한 모니터회로로 인하여 비활성화 상태에서도 전력손실이 발생하고, 장시간을 비활성 상태로 유지해야 하므로 에너지 손실이 증가하게 된다. 상기 밸런서는 EDLC모듈이 아무런 작동을 하지 않는 대기상태에서도 지속적으로 에너지를 소비하고 있으며, 대기 시간은 매우 길기 때문에 EDLC모듈이 에너지 저장효율을 향상하는 데는 한계가 있다.For the passive balancing, the balancing current must be continuously applied to the EDLC module. The value is smaller than the charging / discharging current, but the energy loss is increased because the waiting time in the charging state is long. In order to prevent this, a method of activating and discharging the active balancer for a short time is limited to the EDLC cell exceeding a threshold value. However, the active balancer loses power even in the inactive state due to the monitor circuit for detecting the active state, and the energy loss increases because the active balance must be kept inactive for a long time. The balancer continuously consumes energy even in the standby state in which the EDLC module does not operate at all, and since the standby time is very long, there is a limit in improving the energy storage efficiency of the EDLC module.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 대기 시간동안 발생되는 에너지손실을 극소화 하면서, 전기이중층커패시터 모듈의 충전전압, 주위온도의 변화, 적용 소자의 고유 파라미터 산포에 상관없이 항상 안정된 모니터 전류를 출력할 수 있는 전기이중층커패시터의 밸런서를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned conventional problems, and an object of the present invention is to minimize the energy loss generated during the standby time, and to change the charging voltage, the change of the ambient temperature, and the inherent parameter distribution of the applied element of the electric double layer capacitor module. It is to provide a balancer of electric double layer capacitor which can always output stable monitor current regardless.

상기한 목적을 달성하기 위해 본 발명에 의한 전기이중층커패시터의 밸런서는 제1전극과 제2전극을 포함하는 전기이중층커패시터의 제1전극에 전기적으로 연결된 모니터부와, 상기 모니터부와 상기 전기이중층커패시터의 제2전극 사이에 전기적으로 연결된 스위칭 소자와, 상기 스위칭 소자의 제어전극과 상기 모니터부 사이에 전기적으로 연결된 부하저항 및 상기 전기이중층커패시터의 제1전극과 제2전극 및 상기 스위칭 소자의 제어전극에 전기적으로 연결된 전압검출기를 포함할 수 있다.In order to achieve the above object, a balancer of an electric double layer capacitor according to the present invention includes a monitor unit electrically connected to a first electrode of an electric double layer capacitor including a first electrode and a second electrode, and the monitor unit and the electric double layer capacitor. A switching element electrically connected between the second electrode of the control element, a load resistor electrically connected between the control electrode of the switching element and the monitor unit, and a first electrode and a second electrode of the electric double layer capacitor, and a control electrode of the switching element. It may include a voltage detector electrically connected to.

상기 모니터부는 상기 부하저항과 상기 스위칭 소자 사이에 전기적으로 연결된 밸런스저항과, 상기 전압검출기와 상기 밸런스저항 사이에 제어전극이 전기적으로 연결된 트랜지스터 및 상기 트랜지스터에 제1전극이 전기적으로 연결되고, 상기 스위칭소자와 상기 밸런스저항 사이에 제2전극이 전기적으로 연결된 모니터저항을 포함할 수 있다.The monitor unit includes a balance resistor electrically connected between the load resistor and the switching element, a transistor having a control electrode electrically connected between the voltage detector and the balance resistor, and a first electrode electrically connected to the transistor. The display electrode may include a monitor resistor electrically connected between the device and the balance resistor.

상기 트랜지스터는 제1전극이 모니터 전류를 출력하는 모니터 단자에 전기적으로 연결되고, 제2전극이 상기 모니터저항에 전기적으로 연결되며, 제어전극이 상기 전기이중층커패시터의 제1전극, 부하저항, 밸런스저항 및 상기 전압검출기 사이에 전기적으로 연결될 수 있다.The transistor includes a first electrode electrically connected to a monitor terminal outputting a monitor current, a second electrode electrically connected to the monitor resistor, and a control electrode connected to the first electrode of the electric double layer capacitor, a load resistor, and a balance resistor. And an electrical connection between the voltage detector.

상기 밸런스저항은 제1전극이 상기 부하저항, 상기 전압검출기, 상기 전기이중층커패시터의 제1전극 및 상기 트랜지스터의 제어전극 사이에 전기적으로 연결되고, 제2전극이 상기 스위칭 소자와 상기 모니터저항 사이에 전기적으로 연결될 수 있다.The balance resistor may include a first electrode electrically connected between the load resistor, the voltage detector, a first electrode of the electric double layer capacitor, and a control electrode of the transistor, and a second electrode between the switching element and the monitor resistor. Can be electrically connected.

상기 스위칭 소자는 제1전극이 상기 모니터부에 전기적으로 연결되고, 제2전극이 상기 전기이중층커패시터의 제2전극에 전기적으로 연결되며, 제어전극이 상기 전압검출기와 상기 부하저항 사이에 전기적으로 연결될 수 있다.The switching element may include a first electrode electrically connected to the monitor unit, a second electrode electrically connected to a second electrode of the electric double layer capacitor, and a control electrode electrically connected between the voltage detector and the load resistor. Can be.

상기 전압검출기는 제1단자와 제2단자 및 제3단자를 포함하며, 제1단자는 상기 부하저항과 상기 전기이중층커패시터의 제1전극 사이에 전기적으로 연결되고, 제2단자는 상기 스위칭 소자와 상기 전기이중층커패시터의 제2전극 사이에 전기적으로 연결되며, 제3단자는 상기 부하저항과 상기 스위칭 소자의 제어전극 사이에 전기적으로 연결될 수 있다.The voltage detector includes a first terminal, a second terminal, and a third terminal, the first terminal being electrically connected between the load resistor and the first electrode of the electric double layer capacitor, and the second terminal is connected to the switching element. The second electrode of the electric double layer capacitor is electrically connected, and the third terminal may be electrically connected between the load resistor and the control electrode of the switching element.

상기 모니터부는 상기 부하저항과 상기 스위칭 소자 사이에 전기적으로 연결된 밸런스저항과, 상기 밸런스저항과 상기 스위칭 소자 사이에 제어전극이 전기적으로 연결된 트랜지스터 및 상기 밸런스저항과 상기 전기이중층커패시터의 제1전극 사이에 제1전극이 전기적으로 연결되고, 상기 트랜지스터에 제2전극이 전기적으로 연결된 모니터저항을 포함할 수 있다.The monitor unit includes a balance resistor electrically connected between the load resistor and the switching element, a transistor electrically connected between the balance resistor and the switching element, and between the balance resistor and the first electrode of the electric double layer capacitor. The first electrode may be electrically connected, and the transistor may include a monitor resistor electrically connected to the second electrode.

상기 밸런스저항은 제1전극이 상기 전압검출기, 상기 부하저항, 상기 모니터저항 및 상기 전기이중층커패시터의 제1전극 사이에 전기적으로 연결되고, 제2전극이 상기 스위칭 소자와 상기 트랜지스터의 제어전극 사이에 전기적으로 연결될 수 있다.The balance resistor may include a first electrode electrically connected between the voltage detector, the load resistor, the monitor resistor, and a first electrode of the electric double layer capacitor, and a second electrode between the switching element and the control electrode of the transistor. Can be electrically connected.

상기 트랜지스터는 제1전극이 상기 모니터저항에 전기적으로 연결되고, 제2전극이 모니터 전류를 출력하는 모니터 단자에 전기적으로 연결될 수 있다.The transistor may include a first electrode electrically connected to the monitor resistor, and a second electrode electrically connected to a monitor terminal outputting a monitor current.

상기 모니터저항은 제1전극이 상기 전압검출기, 상기 부하저항, 상기 밸런스저항 및 상기 전기이중층커패시터의 제1전극 사이에 전기적으로 연결될 수 있다.The monitor resistor may include a first electrode electrically connected between the voltage detector, the load resistor, the balance resistor and the first electrode of the electric double layer capacitor.

상술한 바와 같이, 본 발명에 의한 전기이중층커패시터의 밸런서는 모니터부를 스위칭 소자에 연결하여 전기이중층커패시터의 밸런서가 비활성화 상태인 대기 시간동안 발생되는 에너지손실을 극소화 할 수 있다.As described above, the balancer of the electric double layer capacitor according to the present invention can minimize the energy loss generated during the standby time when the balancer of the electric double layer capacitor is inactive by connecting the monitor unit to the switching element.

또한 상기와 같이 하여 본 발명에 의한 전기이중층커패시터의 밸런서는 모니터부를 의사정전류 특성을 갖도록 하여, 전기이중층커패시터 모듈의 충전전압, 주위온도의 변화, 적용 소자의 고유 파라미터와 상관없이 항상 안정된 모니터 전류를 출력할 수 있게 된다.In addition, as described above, the balancer of the electric double layer capacitor according to the present invention allows the monitor unit to have a pseudo-constant current characteristic, so that the monitor current is always stable regardless of the charging voltage of the electric double layer capacitor module, the change in the ambient temperature, and the inherent parameters of the applied device. You can print it out.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결(electrically coupled)되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals. In addition, when a part is electrically coupled to another part, this includes not only a case in which the part is directly connected, but also a case in which another part is connected in between.

도 1을 참조하면, 본 발명의 일실시예에 따른 전기이중층커패시터의 밸런서를 도시한 회로도가 도시되어 있다.1, there is shown a circuit diagram showing a balancer of an electric double layer capacitor according to an embodiment of the present invention.

도 1에 도시된 바와 같이 전기이중층커패시터의 밸런서(100)는 전압검출기(VD), 스위칭소자(SW), 부하저항(RL) 및 모니터부(110)를 포함하며, 전기이중층커패시터(EDLC)와 전기적으로 연결되어 상기 전기이중층커패시터(EDLC)를 밸런싱(balancing)한다. 그리고 상기 모니터부(110)는 밸런스저항(RB), 모니터저항(RM) 및 트랜지스터(TR)를 포함한다.As shown in FIG. 1, the balancer 100 of the electric double layer capacitor includes a voltage detector VD, a switching element SW, a load resistor RL, and a monitor 110, and an electric double layer capacitor EDLC. It is electrically connected to balance the electric double layer capacitor (EDLC). The monitor 110 includes a balance resistor RB, a monitor resistor RM, and a transistor TR.

상기 전압검출기(VD)는 제1단자가 상기 전기이중층커패시터(EDLC)의 제1전극과 부하저항(RL) 사이에 전기적으로 연결되고, 제2단자가 상기 전기이중층커패시터(EDLC)의 제2전극과 스위칭소자(SW)의 제2전극 사이에 전기적으로 연결되며, 제3단자가 상기 스위칭소자(SW)의 제어전극에 전기적으로 연결된다. 상기 전압검출 기(VD)는 상기 전기이중층커패시터(EDLC)의 제1전극과 제2전극 사이의 전압인 전기이중층커패시터(EDLC)에 충전된 충전전압을 측정하여, 내부에 임으로 설정된 임계전압과 비교하여 출력전류를 제3단자로 출력한다. 이때, 상기 전기이중층커패시터(EDLC)의 제1전극의 전압은 제2전극의 전압에 비하여 더 높은 전압일 수 있다. 그리고 전기이중층커패시터(EDLC)에 충전된 충전전압이 상기 전압검출기(VD)에 저장되어 있는 임계전압보다 작으면 상기 스위칭 소자(SW)를 턴오프 시키고, 전기이중층커패시터(EDLC)에 충전된 충전전압이 상기 전압검출기(VD)에 저장되어 있는 임계전압보다 크면 상기 스위칭 소자(SW)를 턴온 시킨다. 즉, 상기 전압검출기(VD)는 제1단자와 제2단자 사이의 전압을 측정한 후에, 내부에 임으로 설정된 임계전압과 비교한 후에, 제3단자로 출력전류를 출력하여, 상기 스위칭 소자(SW)를 온/오프 시킨다.The voltage detector VD has a first terminal electrically connected between a first electrode of the electric double layer capacitor EDLC and a load resistor RL, and a second terminal of the voltage detector VD has a second electrode of the electric double layer capacitor EDLC. And the second electrode of the switching device SW are electrically connected, and the third terminal is electrically connected to the control electrode of the switching device SW. The voltage detector VD measures the charging voltage charged in the electric double layer capacitor EDLC, which is a voltage between the first electrode and the second electrode of the electric double layer capacitor EDLC, and compares it with a threshold voltage set therein. To output the output current to the third terminal. In this case, the voltage of the first electrode of the electric double layer capacitor EDLC may be higher than that of the second electrode. When the charging voltage charged in the electric double layer capacitor EDLC is smaller than the threshold voltage stored in the voltage detector VD, the switching element SW is turned off and the charging voltage charged in the electric double layer capacitor EDLC. When the voltage is greater than the threshold voltage stored in the voltage detector VD, the switching device SW is turned on. That is, the voltage detector VD measures a voltage between the first terminal and the second terminal, compares the voltage with a threshold voltage set therein, and then outputs an output current to the third terminal, thereby outputting the switching element SW. ) To on / off.

상기 스위칭소자(SW)는 제1전극(드레인 또는 소스)이 상기 모니터부(110)의 밸런스저항(RB)의 제2전극과 모니터저항(RM)의 제2전극 사이에 전기적으로 연결되고, 제2전극(소스 또는 드레인)이 상기 전압검출기(VD)의 제2단자와 전기이중층커패시터(EDLC)의 제2전극 사이에 전기적으로 연결되며, 제어전극(게이트)이 상기 전압검출기(VD)의 제3단자와 부하저항(RL)의 제2전극 사이에 전기적으로 연결된다. 상기 전압검출기(VD)의 제3단자를 통해 출력되는 출력전류에 의해서 부하저항( RL )에 전압이 발생된다 . 그리고, 상기 스위칭소자(SW)는 상기 부하저항( RL )에서 발생 되는 전압에 의하여 턴온된다. 그리고 상기 스위칭소자(SW)가 턴온되면, 상기 모니터부(110)의 밸런스저항(RB)을 통해서 밸런스 전류가 흐르도록 하며, 턴오프되면 상기 밸런스 전류가 흐르는 것을 차단한다. 상기 스위칭소자(SW)는 도 1에서 N형 트랜지스터로 도시하였으나, P형 트랜지스터 및 등가 스위칭 소자로 이루어질 수 있다. The switching device SW has a first electrode (drain or source) electrically connected between the second electrode of the balance resistor RB of the monitor unit 110 and the second electrode of the monitor resistor RM. A second electrode (source or drain) is electrically connected between the second terminal of the voltage detector VD and the second electrode of the electric double layer capacitor EDLC, and the control electrode (gate) is connected to the first electrode of the voltage detector VD. It is electrically connected between the three terminals and the second electrode of the load resistor RL. The voltage is generated in the load resistor RL by the output current output through the third terminal of the voltage detector VD . In addition, the switching device (SW) is turned on by a voltage generated in the load resistance (RL). When the switching device SW is turned on, the balance current flows through the balance resistor RB of the monitor 110, and when turned off, the balance current is blocked. Although the switching device SW is illustrated as an N-type transistor in FIG. 1, the switching device SW may be formed of a P-type transistor and an equivalent switching device.

상기 부하저항(RL)은 제1전극이 전압검출기(VD)의 제1단자와 모니터부(110) 및 전기이중층커패시터(EDLC)의 제1전극 사이에 전기적으로 연결되고, 제2전극은 스위칭소자(SW)의 제어전극과 전압검출기(VD)의 제3단자 사이에 전기적으로 연결된다. 상기 부하저항(RL)은 상기 전압검출기(VD)의 제3단자로 출력하는 출력전류를 전압으로 변환하여, 상기 스위칭 소자(SW)의 제어전극으로 전달한다. 이때, 상기 스위칭 소자(SW)의 제어전극과 제2전극 사이의 전압이 로우레벨이면 상기 스위칭 소자(SW)는 턴 오프 되고, 상기 스위칭 소자(SW)의 제어전극과 제2전극 사이의 전압이 하이레벨이면 상기 스위칭 소자(SW)는 턴온된다. The load resistor RL has a first electrode electrically connected between the first terminal of the voltage detector VD and the first electrode of the monitor 110 and the electric double layer capacitor EDLC, and the second electrode is a switching element. It is electrically connected between the control electrode of (SW) and the third terminal of the voltage detector (VD). The load resistor RL converts an output current output to the third terminal of the voltage detector VD into a voltage and transfers it to a control electrode of the switching element SW. At this time, when the voltage between the control electrode and the second electrode of the switching element SW is at a low level, the switching element SW is turned off, and the voltage between the control electrode and the second electrode of the switching element SW is If the level is high, the switching device SW is turned on.

상기 모니터부(110)는 상기 전기이중층커패시터(EDLC)의 제1전극과 스위칭소자(SW)의 제1전극, 상기 부하저항(RL)의 제1전극 및 상기 전압검출기(VD)의 제1단자 사이에 전기적으로 연결된다. 상기 모니터부(110)는 전기이중층커패시터(EDLC)의 밸런서(100)에 의한 전력손실을 최소화하기 위해서는 활성화 시간을 최소화해야하므로, 밸런서(100)가 활성화되어 있다는 정보를 외부에 설치된 제어장치(미도시)에 전달한다. 그리고 밸런서(100)의 활성화 상태가 임의로 지정된 수준에 도달하면 외부에 설치된 제어장치가 충전기를 제어하여 충전을 중지한다. 즉, 전기이중층커패시터의 밸런서의 작동 상태를 모니터링하여 적정한 수준에 도달하면 충전을 중단하여 전기이중층커패시터(EDLC)의 전압상승을 제어할 수 있다. 상기 모니터부(110) 는 밸런스저항(RB), 모니터저항(RM) 및 트랜지스터(TR)를 포함한다. The monitor 110 may include a first electrode of the electric double layer capacitor EDLC, a first electrode of the switching device SW, a first electrode of the load resistor RL, and a first terminal of the voltage detector VD. Is electrically connected between. The monitor 110 should minimize the activation time in order to minimize the power loss caused by the balancer 100 of the electric double layer capacitor (EDLC), so that the control device (not shown) installed outside the information that the balancer 100 is activated. To deliver). Then, when the activation state of the balancer 100 reaches a predetermined level, the controller installed outside of the controller controls the charger to stop charging. That is, when the operation state of the balancer of the electric double layer capacitor is reached to reach an appropriate level, charging can be stopped to control the voltage rise of the electric double layer capacitor (EDLC). The monitor 110 includes a balance resistor RB, a monitor resistor RM, and a transistor TR.

상기 밸런스저항(RB)은 제1전극이 상기 전압검출기(VD)의 제1단자, 상기 부하저항(RL)의 제1전극, 트랜지스터(TR)의 제어전극 및 전기이중층커패시터(EDLC)의 제1전극 사이에 전기적으로 연결되고, 제2전극이 상기 스위칭소자(SW)의 제1전극과 모니터저항(RM)의 제2전극 사이에 전기적으로 연결된다. 상기 밸런스저항(RB)은 상기 전기이중층커패시터(EDLC)의 충전전압이 상기 전압검출기(VD)의 임계전압 보다 클 경우에 상기 스위칭소자(SW)가 턴온 되어, 전기이중층커패시터(EDLC)와 병렬로 연결된다. 이때, 상기 밸런스저항(RB)을 통해서 밸런싱 전류가 흐르게 되므로, 상기 전기이중층커패시터(EDLC)가 방전하여, 상기 전기이중층커패시터(EDLC)의 충전전압은 강하된다. 이때, 상기 전기이중층커패시터(EDLC)의 충전전압이 상기 전압검출기(VD)의 임계전압 이하의 값이 되면, 상기 스위칭소자(SW)가 턴오프되어 상기 전기이중층커패시터(EDLC)의 방전이 종료 된다. The balance resistor RB may include a first electrode of the first terminal of the voltage detector VD, a first electrode of the load resistor RL, a control electrode of the transistor TR, and a first of the electric double layer capacitor EDLC. The second electrode is electrically connected between the electrodes, and the second electrode is electrically connected between the first electrode of the switching device SW and the second electrode of the monitor resistor RM. The balance resistor RB is turned on when the charging voltage of the electric double layer capacitor EDLC is greater than the threshold voltage of the voltage detector VD, so that the switching element SW is turned on in parallel with the electric double layer capacitor EDLC. Connected. At this time, since a balancing current flows through the balance resistor RB, the electric double layer capacitor EDLC is discharged, and the charging voltage of the electric double layer capacitor EDLC drops. At this time, when the charge voltage of the electric double layer capacitor EDLC becomes less than or equal to the threshold voltage of the voltage detector VD, the switching device SW is turned off to terminate the discharge of the electric double layer capacitor EDLC. .

상기 모니터저항(RM)은 제1전극이 상기 트랜지스터(TR)의 제2전극에 전기적으로 연결되고, 제2전극이 상기 스위칭소자(SW)의 제1전극과 밸런스저항(RB)의 제2전극 사이에 전기적으로 연결된다. 상기 모니터저항(RM)은 모니터 전류를 결정하는 저항으로 온도 및 스위칭소자(SW)의 특성 산포와 무관하게 안정된 값의 모니터 전류를 유지한다. 이러한 상기 모니터저항(RM)의 동작은 하기할 도 2에서 설명하고자 한다.In the monitor resistor RM, a first electrode is electrically connected to the second electrode of the transistor TR, and the second electrode is the first electrode of the switching element SW and the second electrode of the balance resistor RB. Is electrically connected between. The monitor resistor RM is a resistor for determining a monitor current and maintains a stable monitor current regardless of temperature and characteristics of the switching device SW. The operation of the monitor resistor RM will be described with reference to FIG. 2.

상기 트랜지스터(TR)는 제1전극(컬렉터)이 모니터단자(M)에 전기적으로 연결되고, 제2전극(이미터)이 상기 모니터저항(RM)의 제1전극에 전기적으로 연결되며, 제어전극(베이스)이 상기 전압검출기(VD)의 제1단자, 상기 부하저항(RL)의 제1전극, 상기 밸런스저항(RB)의 제1전극 및 상기 전기이중층커패시터(EDLC)의 제1전극 사이에 전기적으로 연결된다. 상기 트랜지스터(TR)는 상기 모니터저항(RM)에 의하여 결정된 모니터 전류가 상기 모니터단자(M)를 통하여 흐르도록 한다. 상기 트랜지스터(TR)는 상기 스위칭소자(SW)가 턴오프되었을 때는 밸런스 전류가 흐르지 않기 때문에 밸런스저항(RB)의 양단에 강하되는 전압이 없으므로 차단된다. 이때, 상기 트랜지스터(TR)가 차단되면, 상기 트랜지스터(TR)와 상기 모니터저항(RM)으로 모니터 전류가 흐르지 않게 되므로, 외부에 설치된 제어장치에 해당 밸런서(100)가 활성화되어 있지 않다는 정보를 제공한다. 상기 트랜지스터(TR)는 NPN 트랜지스터일 수 있다. 이때, 모니터 단자(M)에서 인가되는 전압은 전기이중층커패시터(EDLC)의 제1전극의 전압과 같거나 또는 높아야 한다. 그러나 의사정전류 특성을 만들기 위하여 모니터회로에는 약간의 전압 여유가 필요하므로, 도 1의 전기이중층커패시터의 밸런서(100)는 전기이중층커패시터(EDLC) 모듈의 양극에 직접적으로 연결되는 전기이중층커패시터(EDLC)셀에는 적용할 수 없다. In the transistor TR, a first electrode (collector) is electrically connected to the monitor terminal M, a second electrode (emitter) is electrically connected to the first electrode of the monitor resistor RM, and a control electrode. A base is formed between the first terminal of the voltage detector VD, the first electrode of the load resistor RL, the first electrode of the balance resistor RB, and the first electrode of the electric double layer capacitor EDLC. Electrically connected. The transistor TR allows the monitor current determined by the monitor resistor RM to flow through the monitor terminal M. Since the transistor current does not flow when the switching element SW is turned off, the transistor TR is cut off because there is no voltage drop across the balance resistor RB. At this time, when the transistor TR is cut off, since the monitor current does not flow to the transistor TR and the monitor resistor RM, the controller 100 provides information that the corresponding balancer 100 is not activated to an external control device. do. The transistor TR may be an NPN transistor. In this case, the voltage applied from the monitor terminal M should be equal to or higher than the voltage of the first electrode of the electric double layer capacitor EDLC. However, since a slight voltage margin is required in the monitor circuit to make the pseudo constant current characteristic, the balancer 100 of the electric double layer capacitor of FIG. 1 is directly connected to the anode of the electric double layer capacitor (EDLC) module. Not applicable to cells.

도 2를 참조하면, 도 1의 전기이중층커패시터의 밸런서의 전압분포도를 도시한 회로도가 도시되어 있다. 상기 전기이중층커패시터(EDLC)의 충전전압(VC)이 전압검출기(VD)의 임계전압(Vref)보다 크면, 스위칭소자(SW)를 통해서 밸런스 전류(IB)가 흐른다. 그리고 밸런스 전류(IB)가 흐르면 트랜지스터(TR)를 통해서 모니터 전류(IM)가 흐르게 되는데, 이때를 전기이중층커패시터의 밸런서(100)가 활성화 되었다고 한다. Referring to FIG. 2, there is shown a circuit diagram showing the voltage distribution of the balancer of the electric double layer capacitor of FIG. When the charging voltage VC of the electric double layer capacitor EDLC is greater than the threshold voltage Vref of the voltage detector VD, the balance current IB flows through the switching element SW. When the balance current IB flows, the monitor current IM flows through the transistor TR, which is called as the balancer 100 of the electric double layer capacitor is activated.

상기 전기이중층커패시터의 밸런서(100)는 전기이중층커패시터(EDLC)의 충전전압(VC)이 전압검출기(VD)의 임계전압(Vref)보다 클 때 활성화 되고 활성화가 되면 충전전압이 더 이상 상승하지 않으므로 활성화되었을 때의 전압은 수학식 1과 같다.The balancer 100 of the electric double layer capacitor is activated when the charge voltage VC of the electric double layer capacitor EDLC is greater than the threshold voltage Vref of the voltage detector VD. When activated, the voltage is shown in Equation 1.

Figure 112008036335530-pat00001
Figure 112008036335530-pat00001

그리고 전기이중층커패시터의 밸런서(100)가 활성화되면 스위칭소자(SW)가 턴온되어, 밸런스저항(RB)을 통해서 밸런스 전류(IB)가 흐르게 된다. 상기 밸런스저항(RB)은 제1전극과 제2전극 사이에 밸런스 전류(IB)로 인한 밸런스강하전압(VRB)이 발생되고, 스위칭소자(SW)의 제1전극(드레인)과 제2전극(소스) 사이에도 스위칭전압(VDS)이 발생된다. 이때, 상기 스위칭전압(VDS)은 밸런스강하전압(VRB)에 비하여 무시 가능할 정도의 작은 값이다. 그러므로, 밸런스저항(RB) 양단에서 강하되는 밸런스강하전압(VRB)은 전기이중층커패시터(EDLC)에 충전된 전압(VC) 또는 전압검출기(VD)의 내부에 임계전압(Vref)과 거의 같게 되므로 수학식2와 같이 표현할 수 있다. When the balancer 100 of the electric double layer capacitor is activated, the switching element SW is turned on so that the balance current IB flows through the balance resistor RB. In the balance resistor RB, a balance drop voltage VRB is generated between the first electrode and the second electrode due to the balance current IB, and the first electrode (drain) and the second electrode (s) of the switching device SW are generated. The switching voltage VDS is also generated between the sources. At this time, the switching voltage VDS is a value that is negligible compared to the balance drop voltage VRB. Therefore, the balance drop voltage VRB dropped across the balance resistor RB becomes almost equal to the threshold voltage Vref inside the voltage detector VC or the voltage detector VD charged in the electric double layer capacitor EDLC. It can be expressed as Equation 2.

Figure 112008036335530-pat00002
Figure 112008036335530-pat00002

따라서, 상기 밸런스 전류(IB)는 수학식 3과 같이 표현할 수 있다. Therefore, the balance current IB may be expressed as Equation 3 below.

Figure 112008036335530-pat00003
Figure 112008036335530-pat00003

그리고 트랜지스터(TR)의 제어전극(베이스)과 제2전극(이미터)사이의 순방향 전압(VBE)은 수학식 4와 같다. The forward voltage VBE between the control electrode base of the transistor TR and the second electrode (emitter) is expressed by Equation 4 below.

Figure 112008036335530-pat00004
Figure 112008036335530-pat00004

여기서, k는 볼츠만 상수이고, T는 절대온도이고, q는 전자의 전하량이며, IS는 트랜지스터(TR)에서 컬렉터의 포화전류이다. 즉 트랜지스터(TR)의 순방향 전압(VBE)과 트랜지스터(TR)의 제1전극(컬렉트)에 전기적으로 연결된 모니터 단자를 통해 흐르는 모니터 전류(IM) 사이의 관계가 수학식 4와 같다. 그러므로 트랜지스터(TR)는 주위온도가 대략 25℃일 경우에, 약 0.6V의 순방향 전압(VBE)과 약 -2mV/℃의 온도 계수를 갖게 된다. Where k is the Boltzmann constant, T is the absolute temperature, q is the charge of the electron, and IS is the saturation current of the collector in the transistor TR. That is, the relationship between the forward voltage VBE of the transistor TR and the monitor current IM flowing through the monitor terminal electrically connected to the first electrode (collection) of the transistor TR is expressed by Equation 4 below. Therefore, the transistor TR has a forward voltage VBE of about 0.6V and a temperature coefficient of about -2mV / ° C when the ambient temperature is about 25 ° C.

그리고 밸런스저항(RB)은 트랜지스터(TR)의 제어전극(베이스)과 제2전극(이미터)사이 및 모니터저항(RM)과 병렬로 연결된다. 그러므로 밸런스저항(RB)의 양단에서 강하되는 밸런스강하전압(VRB)과 모니터저항(RM)의 제1전극과 제2전극 사이에서 강하되는 모니터강하전압(VRM)은 수학식 5와 같다. The balance resistor RB is connected in parallel between the control electrode base and the second electrode emitter of the transistor TR and the monitor resistor RM. Therefore, the balance drop voltage VRB dropping at both ends of the balance resistor RB and the monitor drop voltage VRM dropping between the first electrode and the second electrode of the monitor resistor RM are expressed by Equation 5 below.

Figure 112008036335530-pat00005
Figure 112008036335530-pat00005

이때, 모니터 전류(IM)는 수학식 6과 같다. At this time, the monitor current IM is shown in Equation 6.

Figure 112008036335530-pat00006
Figure 112008036335530-pat00006

그러므로 상기 전기이중층커패시터(EDLC)에서 충전할 수 있는 정격전압이 2.5V라고 할 때, 전압검출기(VD)에 설정된 임계전압(Vref)은 2.5V에 근접하는 값이 되고, 전기이중층커패시터의 밸런서(100)가 활성화 될 때 전기이중층커패시터(EDLC)는 대략 2.5V 정도가 된다. 그리고 수학식 4에서 트랜지스터(TR)의 순방향 전압(VBE)이 대략 0.6V이므로 모니터강하전압(VRM)은 대략 1.9V가 된다. 그러므로 모니터 전류(IM)는 수학식 7과 같다.Therefore, when the rated voltage that can be charged by the electric double layer capacitor EDLC is 2.5V, the threshold voltage Vref set in the voltage detector VD is close to 2.5V, and the balancer of the electric double layer capacitor ( When 100) is activated, the electric double layer capacitor (EDLC) becomes approximately 2.5V. In addition, since the forward voltage VBE of the transistor TR is approximately 0.6V in Equation 4, the monitor drop voltage VRM becomes approximately 1.9V. Therefore, the monitor current IM is expressed by Equation 7.

Figure 112008036335530-pat00007
Figure 112008036335530-pat00007

모니터강하전압(VRM)은 약 1.9V로 상기 트랜지스터(TR)의 순방향 전압(VBE)의 온도계수 -2mV/℃나 수십 mV정도의 값을 가지는 스위칭소자(SW)의 스위칭전압(VDS)에 비하여 그 값이 매우커서 모니터 전류(IM)는 주위 온도의 변화나 스위칭소자(SW)의 특성 산포와 무관하게 언제나 안정된 값을 유지할 수 있는 의상정전류 특성을 가지게 된다.The monitor drop voltage VRM is about 1.9 V, compared to the switching voltage VDS of the switching element SW having a temperature coefficient of about -2 mV / ° C or several tens of mV of the forward voltage VBE of the transistor TR. Since the value is very large, the monitor current IM has a constant constant current characteristic that can maintain a stable value at all times regardless of changes in ambient temperature or distribution of the switching element SW.

또한 상기 트랜지스터(TR)의 직류전류증폭률(hFE)이나 컬렉터포화전류의 산포 등으로 발생하는 순방향 전압(VBE)의 변화량은 모니터강하저항(VRM)에 비하여 무시 가능할 정도로 작다. 그러므로 모니터 전류(IM)는 트랜지스터(TR)의 특성 산포와도 무관하게 안정된 값을 유지할 수 있는 의사정전류 특성을 가지게 된다..In addition, the amount of change in the forward voltage VBE caused by the distribution of the DC current amplification hFE and the collector saturation current of the transistor TR is negligible compared to the monitor drop resistance VRM. Therefore, the monitor current IM has a pseudo constant current characteristic capable of maintaining a stable value regardless of the characteristic distribution of the transistor TR.

또한 상기 전기이중층커패시터(EDLC) 모듈은 여러 개의 전기이중층커패시터(EDLC)를 직병렬로 조합하여 만들어지므로, 전기이중층커패시터의 밸런서(100)의 위치에 따라서 트랜지스터(TR)의 제1전극(컬렉터)에 인가되는 전압이 다르다. 그리고 전기이중층커패시터(EDLC) 모듈의 충방전 상태에 따라서도 차이가 많이 발생한다. 그러나 모니터 전류(IM)가 의사정전류 특성을 갖게 되므로 전기이중층커패시터의 밸런서(100)의 위치나 전기이중층커패시터(EDLC) 모듈의 충전상태와 무관하게 항상 안정된 모니터 전류(IM)를 얻을 수 있다. In addition, since the electric double layer capacitor (EDLC) module is made by combining a plurality of electric double layer capacitor (EDLC) in series and in parallel, the first electrode (collector) of the transistor TR according to the position of the balancer 100 of the electric double layer capacitor. The voltage applied to the is different. In addition, many differences occur depending on the state of charge and discharge of the electric double layer capacitor (EDLC) module. However, since the monitor current IM has a pseudo-constant current characteristic, a stable monitor current IM can always be obtained regardless of the position of the balancer 100 of the electric double layer capacitor or the state of charge of the electric double layer capacitor (EDLC) module.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 전기이중층커패시터의 밸런서를 도시한 회도로가 도시되어 있다. 3, there is shown a circuit diagram showing a balancer of an electric double layer capacitor according to another embodiment of the present invention.

도 3에 도시된 바와 같이, 전기이중층커패시터의 밸런서(200)는 전압검출기(VD), 스위칭소자(SW), 부하저항(RL) 및 모니터부(210)를 포함하며, 상기 모니터부(210)의 모니터 저항(RM')과 트랜지스터(TR')를 제외하면 전기이중층커패시터의 밸런서(100)와 동일한 구조로 이루어져 있다. 그러므로 전기이중층커패시터의 밸런서(100)와 다른 부분을 위주로 설명하면, 상기 모니터 저항(RM')은 제1전극이 상기 전압검출기(VD)의 제1단자, 상기 부하저항(RL)의 제1전극, 상기 밸런스저항(RB)의 제1전극 및 상기 전기이중층커패시터(EDLC)의 제1전극 사이에 전기적으로 연결되고, 제2전극이 상기 트랜지스터(TR')의 제1전극에 전기적으로 연결된다. 상기 모니터저항(RM')은 모니터 전류를 결정하는 저항으로 온도 및 스위칭소자(SW)의 특성 산포와 무관하게 안정된 값의 모니터 전류를 유지한다. 이러한 상기 모니터저항(RM')의 동작은 전기이중층커패시터의 밸런서(100)의 모니터저항(RM)과 동일하다. As shown in FIG. 3, the balancer 200 of the electric double layer capacitor includes a voltage detector VD, a switching element SW, a load resistor RL, and a monitor 210, and the monitor 210. Except for the monitor resistor (RM ') and the transistor (TR') of the same structure as the balancer 100 of the electric double layer capacitor. Therefore, in the description of the parts different from the balancer 100 of the electric double layer capacitor, the monitor resistor RM 'is a first electrode of the first terminal of the voltage detector VD and a first electrode of the load resistor RL. The first electrode of the balance resistor RB and the first electrode of the electric double layer capacitor EDLC are electrically connected to each other, and the second electrode is electrically connected to the first electrode of the transistor TR '. The monitor resistor RM 'is a resistor that determines the monitor current and maintains a stable monitor current regardless of temperature and characteristics of the switching device SW. The operation of the monitor resistor RM 'is the same as the monitor resistor RM of the balancer 100 of the electric double layer capacitor.

상기 트랜지스터(TR')는 제1전극이 모니터저항(RM')의 제2전극에 전기적으로 연결되고, 제2전극이 모니터 단자(M)에 전기적으로 연결되며, 제어전극이 밸런스저항(RB)의 제2전극과 스위칭소자(SW)의 제1전극 사이에 전기적으로 연결된다. 상기 트랜지스터(TR')는 상기 모니터저항(RM')에 의하여 결정된 모니터 전류가 상기 모니터단자(M)를 통하여 흐르도록 한다. 상기 트랜지스터(TR')는 상기 스위칭소자(SW)가 턴오프되었을 때는 밸런스 전류가 흐르지 않기 때문에 밸런스저항(RB)의 양단에 강하되는 전압이 없으므로 차단된다. 이때, 상기 트랜지스터(TR')가 차단되므로, 상기 트랜지스터(TR')와 상기 모니터저항(RM')으로 모니터 전류가 흐르지 않게 된다. 상기 트랜지스터(TR')는 PNP 트랜지스터가 될 수 있다. 이때, 모니터 단자(M)에서 인가되는 전압은 전기이중층커패시터(EDLC)의 제2전극의 전압과 같거나 또는 낮아야 한다. 그러나 의사정전류 특성을 만들기 위하여 모니터 회로에는 약간의 전압 여유가 필요하므로 도 3의 전기이중층커패시터의 밸런서(200)는 전기이중층커패시터(EDLC) 모듈의 음극에 직접적으로 연결되는 전기이중층커패시터(EDLC)에는 적용할 수 없다. In the transistor TR ', a first electrode is electrically connected to the second electrode of the monitor resistor RM', a second electrode is electrically connected to the monitor terminal M, and the control electrode is the balance resistor RB. Is electrically connected between the second electrode of the first electrode and the first electrode of the switching device SW. The transistor TR 'allows a monitor current determined by the monitor resistor RM' to flow through the monitor terminal M. FIG. Since the transistor current does not flow when the switching element SW is turned off, the transistor TR 'is cut off because there is no voltage falling across the balance resistor RB. At this time, since the transistor TR 'is cut off, a monitor current does not flow to the transistor TR' and the monitor resistor RM '. The transistor TR 'may be a PNP transistor. In this case, the voltage applied from the monitor terminal M should be equal to or lower than the voltage of the second electrode of the electric double layer capacitor EDLC. However, a slight voltage margin is required for the monitor circuit in order to create pseudo constant current characteristics, so that the balancer 200 of the electric double layer capacitor of FIG. 3 is connected to the electric double layer capacitor (EDLC) directly connected to the negative electrode of the electric double layer capacitor (EDLC) module. Not applicable

도 4를 참조하면 본발명에 따른 전기이중층커패시터 모듈의 밸런서를 도시한 회로도가 도시되어 있다.4, there is shown a circuit diagram showing a balancer of an electric double layer capacitor module according to the present invention.

도 4에 도시된 바와 같이, 전기이중층커패시터 모듈의 밸런서(300)에서 전기이중층커패시터 모듈은 세 개의 전기이중층커패시터인 제1전기이중층커패시터(EDLC1), 제2전기이중층커패시터(EDLC2) 및 제3전기이중층커패시터(EDLC3)를 포함한다. 상기 각각의 전기이중층커패시터는 전기이중층커패시터를 밸런싱(balancing)하는 제1밸런서(B1), 제2밸런서(B2) 및 제3밸런서(B3)와 전기적으로 연결된다. 이때, 전기이중층커패시터 모듈의 음극(B)에 연결된 제1밸런서(B1)는 도 1에 도시된 밸런서(100)와 동일하고, 전기이중층커패시터 모듈의 양극(A)에 연결된 제3밸런서(B3)와 제2밸런서(B2)는 도 3에 도시된 밸런서(200)와 동일하다. As shown in FIG. 4, in the balancer 300 of the electric double layer capacitor module, the electric double layer capacitor module includes three first electric double layer capacitors EDLC1, a second electric double layer capacitor EDLC2, and a third electric double layer capacitor. And a double layer capacitor EDLC3. Each of the electric double layer capacitors is electrically connected to a first balancer B1, a second balancer B2, and a third balancer B3 balancing the electric double layer capacitors. At this time, the first balancer B1 connected to the negative electrode B of the electric double layer capacitor module is the same as the balancer 100 shown in FIG. 1, and the third balancer B3 connected to the positive electrode A of the electric double layer capacitor module. And the second balancer B2 are the same as the balancer 200 shown in FIG. 3.

그리고 상기 제1밸런서(B1)는 전위변환을 위한 풀업저항(RU), 모니터 트랜지스터(TRM), 제1저항(R1) 및 제2저항(R2)과 전기적으로 연결되어, 상기 제2저항(R2)으로 제1모니터 단자(M1)로 출력되는 모니터 전압을 생성한다. 그리고 상기 제2밸런서(B2)는 제1풀다운저항(RD1)과 전기적으로 연결되어, 상기 제1풀다운저항(RD1)으로 제2모니터 단자(M2)로 출력되는 모니터 전압을 생성한다. 그리고 상기 제3밸런서(B3)는 제2풀다운저항(RD2)과 전기적으로 연결되어, 상기 제2풀다운저항(RD2)으로 제3모니터 단자(M3)로 출력되는 모니터 전압을 생성한다.The first balancer B1 is electrically connected to a pull-up resistor RU, a monitor transistor TRM, a first resistor R1, and a second resistor R2 for the potential conversion, and thus the second resistor R2. ) Generates a monitor voltage output to the first monitor terminal M1. The second balancer B2 is electrically connected to a first pull-down resistor RD1 to generate a monitor voltage output to the second monitor terminal M2 through the first pull-down resistor RD1. The third balancer B3 is electrically connected to a second pull-down resistor RD2 to generate a monitor voltage output to the third monitor terminal M3 through the second pull-down resistor RD2.

도 5a 내지 도 5b를 참조하면, 도 4의 전기이중층커패시터 모듈의 밸런서에 서 각각의 밸런서와 전위변환회로 및 저항을 도시한 회로도가 도시되어 있다. 상기 도 5a에 도시된 밸런서는 도 4의 제1밸런서(B1)와 전위변환회로(310)이며, 도 5b에 도시된 밸런서는 제2밸런서(B2)와 제1풀다운저항(RD1)이다. 그리고 제3밸런서(B3)와 제2풀다운저항(RD2)은 도 5b에 도시된 제2밸런서(B2)와 제1풀다운저항(RD1)와 동일한 구조로, 동일하게 동작한다. 5A to 5B, a circuit diagram showing each balancer, a potential conversion circuit, and a resistor in the balancer of the electric double layer capacitor module of FIG. 4 is shown. The balancer illustrated in FIG. 5A is the first balancer B1 and the potential conversion circuit 310 of FIG. 4, and the balancer illustrated in FIG. 5B is the second balancer B2 and the first pull-down resistor RD1. The third balancer B3 and the second pull-down resistor RD2 have the same structure as that of the second balancer B2 and the first pull-down resistor RD1 illustrated in FIG. 5B and operate the same.

도 5a 도시된 바와 같이 제1밸런서(B1)와 전위변환회로(310)는 제1전기이중층커패시터(EDLC1)에 전기적으로 연결된다. 여기서 상기 제1밸런서(B1)는 도 1에 도시된 전기이중층커패시터의 밸런서(100)와 동일하므로 제1밸런서(B1)에 관한 설명은 생략 한다. 그리고 상기 전위변환회로(310)는 풀업저항(RU), 모니터 트랜지스터(TRM), 제1저항(R1) 및 제2저항(R2)을 포함한다. As shown in FIG. 5A, the first balancer B1 and the potential conversion circuit 310 are electrically connected to the first electric double layer capacitor EDLC1. Here, since the first balancer B1 is the same as the balancer 100 of the electric double layer capacitor illustrated in FIG. 1, the description of the first balancer B1 will be omitted. The potential conversion circuit 310 includes a pull-up resistor RU, a monitor transistor TRM, a first resistor R1, and a second resistor R2.

상기 풀업저항(RU)은 제1전극이 상기 전기이중층커패시터 모듈의 양극(A)에 전기적으로 연결되고, 제2전극이 상기 제1밸런서(B1)와 상기 모니터 트랜지스터(TRM) 사이에 전기적으로 연결된다. 상기 풀업저항(RU)은 상기 제1밸런서(B1)가 활성화 되면, 상기 전기이중층커패시터 모듈의 양극(A)에서 공급되는 제1모니터 전류(IM1)를 상기 제1밸런서(B1)의 트랜지스터(TR)를 통해 흐르도록 하고, 상기 모니터 트랜지스터(TRM)가 동작하게 된다. 이때, 상기 제1모니터 전류(IM1)는 상기 제1밸런서(B1)를 통해서 의사정전류 특성을 갖는다.The pull-up resistor RU has a first electrode electrically connected to the anode A of the electric double layer capacitor module, and a second electrode is electrically connected between the first balancer B1 and the monitor transistor TRM. do. When the first balancer B1 is activated, the pull-up resistor RU transfers the first monitor current IM1 supplied from the anode A of the electric double layer capacitor module to the transistor TR of the first balancer B1. ) And the monitor transistor TRM is operated. In this case, the first monitor current IM1 has a pseudo constant current characteristic through the first balancer B1.

상기 모니터 트랜지스터(TRM)는 제어전극이 상기 제1밸런서(B1)와 풀업저항(RU)사이에 전기적으로 연결되고, 제1전극이 제1저항(R1)에 전기적으로 연결되며, 제2전극이 제1모니터 단자(M1)에 전기적으로 연결된다. 상기 모니터 트랜지스 터(TRM)는 상기 제1밸런서(B1)가 활성화 되지 않으면, 제1모니터 전류(IM1)가 흐르지 않기 때문에 차단되고, 제1밸런서(B1)가 활성화 되면, 제1모니터 전류(IM1)가 흐르게 되므로 동작하게 된다. 이때, 상기 모니터 트랜지스터(TRM)에는 상기 제1모니터 전류(IM1)가 의사정전류 특성을 가지므로, 전기이중층커패시터 모듈의 양극(A)에 연결된 제1저항(R1)을 일정한 값으로 유지하면, 의사정전류 특성을 갖는 제2모니터 전류(IM2)가 흐르게 된다. 여기서 상기 모니터 트랜지스터(TRM)는 PNP 트랜지스터가 될 수 있다.The monitor transistor TRM has a control electrode electrically connected between the first balancer B1 and the pull-up resistor RU, a first electrode electrically connected to the first resistor R1, and a second electrode. It is electrically connected to the first monitor terminal M1. When the first balancer B1 is not activated, the monitor transistor TRM is cut off because the first monitor current IM1 does not flow, and when the first balancer B1 is activated, the first monitor current IM1) flows and operates. In this case, since the first monitor current IM1 has a pseudo constant current characteristic in the monitor transistor TRM, when the first resistor R1 connected to the anode A of the electric double layer capacitor module is kept at a constant value, The second monitor current IM2 having the constant current characteristic flows. The monitor transistor TRM may be a PNP transistor.

상기 제1저항(R1)은 제1전극이 상기 전기이중층커패시터 모듈의 양극(A)에 전기적으로 연결되고, 제2전극이 상기 모니터 트랜지스터(TRM)에 전기적으로 연결된다. 상기 제1저항(R1)은 일정한 저항 값을 유지하여, 상기 모니터 트랜지스터(TRM)를 통해 흐르는 제2모니터 전류(IM2)가 의사정전류 특성을 갖도록 한다. The first resistor R1 has a first electrode electrically connected to the anode A of the electric double layer capacitor module, and a second electrode is electrically connected to the monitor transistor TRM. The first resistor R1 maintains a constant resistance value such that the second monitor current IM2 flowing through the monitor transistor TRM has a pseudo constant current characteristic.

상기 제2저항(R2)은 제1전극이 제1모니터 단자(M1)와 상기 모니터 트랜지스터(TRM) 사이에 전기적으로 연결되고, 제2전극이 상기 전기이중층커패시터 모듈의 양극(B)에 전기적으로 연결된다. 상기 제2저항(R2)은 풀다운 저항으로 제1모니터 단자(M1)로 인가되는 모니터 전압을 생성 할 수 있다. The second resistor R2 has a first electrode electrically connected between the first monitor terminal M1 and the monitor transistor TRM, and the second electrode is electrically connected to the anode B of the electric double layer capacitor module. Connected. The second resistor R2 may generate a monitor voltage applied to the first monitor terminal M1 as a pull-down resistor.

도 5b 도시된 바와 같이, 제2밸런서(B2)와 제1풀다운저항(RD1)은 제2전기이중층커패시터(EDLC2)와 전기적으로 연결된다. 여기서 상기 제2밸런서(B2)는 도 3에 도시된 전기이중층커패시터의 밸런서(200)와 동일하므로 제2밸런서(B2)에 관한 설명은 생략 한다. As shown in FIG. 5B, the second balancer B2 and the first pull-down resistor RD1 are electrically connected to the second electric double layer capacitor EDLC2. Here, since the second balancer B2 is the same as the balancer 200 of the electric double layer capacitor illustrated in FIG. 3, the description of the second balancer B2 will be omitted.

상기 제1풀다운저항(RD1)은 제1전극이 제2모니터 단자(M2)와 상기 제2밸런서(B2)의 트랜지스터(TR') 사이에 전기적으로 연결되고, 제2전극이 상기 전기이중층커패시터 모듈의 음극(B)에 전기적으로 연결된다. 상기 제1풀다운저항(RD1)은 제2모니터 단자(M2)로 인가되는 모니터 전압을 생성 할 수 있다. The first pull-down resistor RD1 has a first electrode electrically connected between the second monitor terminal M2 and the transistor TR 'of the second balancer B2, and the second electrode is the electric double layer capacitor module. Is electrically connected to the cathode (B). The first pull-down resistor RD1 may generate a monitor voltage applied to the second monitor terminal M2.

상기 제2밸런서(B2)가 전기이중층커패시터 모듈의 양극(A)과 무관하게 밸런스 전류(IB)의 일부를 이용한 모니터 전류(IM)가 트랜지스터(TR')를 통해 흐르게 되므로 모니터 전류(IM)에 의한 전력 손실이 발생되지 않는다. 그러나 제1밸런서(B1)는 제1모니터 전류(IM1)와 제2모니터 전류(IM2)를 모두 전기이중층커패시터 모듈의 양극(A)에서 공급받으므로 모니터 전류(IM1, IM2)에 의한 전력 손실이 발생한다. 또한, 풀업저항(RU), 모니터 트랜지스터(TRM) 및 제1저항(R1)을 사용하기 때문에 원가가 상승하므로 전기이중층커패시터 모듈의 음극(B)에 전기적으로 직접적으로 연결되는 전기이중층커패시터를 제외한 모든 전기이중층커패시터에는 제2밸런서(B2)와 동일한 밸런서를 사용하는 것이 바람직하나, 본 발명에서 제1밸런서(B1)의 사용을 한정하는 것은 아니다. The monitor current IM using a part of the balance current IB flows through the transistor TR 'regardless of the anode A of the electric double layer capacitor module so that the second balancer B2 flows through the transistor TR'. No power loss occurs. However, since the first balancer B1 receives both the first monitor current IM1 and the second monitor current IM2 from the anode A of the electric double layer capacitor module, power loss caused by the monitor currents IM1 and IM2 is reduced. Occurs. In addition, since the cost increases due to the use of the pull-up resistor RU, the monitor transistor TRM, and the first resistor R1, all except the electric double layer capacitor electrically connected directly to the negative electrode B of the electric double layer capacitor module. It is preferable to use the same balancer as the second balancer B2 for the electric double layer capacitor, but the use of the first balancer B1 is not limited in the present invention.

이상에서 설명한 것은 본 발명에 의한 전기이중층커패시터의 밸런서를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for implementing the balance of the electric double layer capacitor according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the following claims of the present invention Without departing from the gist of the present invention, one of ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

도 1은 본 발명의 일실시예에 따른 전기이중층커패시터의 밸런서를 도시한 회로도이다.1 is a circuit diagram illustrating a balancer of an electric double layer capacitor according to an embodiment of the present invention.

도 2는 도 1의 전기이중층커패시터의 밸런서의 전압분포도를 도시한 회로도이다.FIG. 2 is a circuit diagram illustrating a voltage distribution diagram of a balancer of the electric double layer capacitor of FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 전기이중층커패시터의 밸런서를 도시한 회로도이다.3 is a circuit diagram illustrating a balancer of an electric double layer capacitor according to another embodiment of the present invention.

도 4는 본 발명에 따른 전기이중층커패시터 모듈의 밸런서를 도시한 회로도이다.4 is a circuit diagram illustrating a balancer of an electric double layer capacitor module according to the present invention.

도 5 내지 도 5b는 도 4의 전기이중층커패시터 모듈의 밸런서에서 각각의 밸런서와 전위변환회로 및 저항을 도시한 회로도이다.5 through 5B are circuit diagrams illustrating respective balancers, potential conversion circuits, and resistors in the balancer of the electric double layer capacitor module of FIG. 4.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200; 전기이중층커패시터의 밸런서100, 200; Balancer of Electric Double Layer Capacitor

VD; 전압검출기 SW; 스위칭소자VD; Voltage detector SW; Switching element

RL; 부하저항 110, 210; 모니터부RL; Load resistance 110, 210; Monitor

EDLC; 전기이중층커패시터 RB; 밸런스저항EDLC; Electric double layer capacitor RB; Balance resistance

RM; 모니터저항 TR; 트랜지스터RM; Monitor resistance TR; transistor

Claims (10)

제1전극과 제2전극을 포함하는 전기이중층커패시터의 제1전극에 전기적으로 연결된 모니터부;A monitor unit electrically connected to a first electrode of an electric double layer capacitor including a first electrode and a second electrode; 상기 모니터부와 상기 전기이중층커패시터의 제2전극 사이에 전기적으로 연결된 스위칭 소자;A switching element electrically connected between the monitor unit and a second electrode of the electric double layer capacitor; 상기 스위칭 소자의 제어전극과 상기 모니터부 사이에 전기적으로 연결된 부하저항; 및A load resistor electrically connected between the control electrode of the switching element and the monitor unit; And 상기 전기이중층커패시터의 제1전극과 제2전극 및 상기 스위칭 소자의 제어전극에 전기적으로 연결된 전압검출기를 포함하고,A voltage detector electrically connected to the first and second electrodes of the electric double layer capacitor and the control electrode of the switching element, 상기 스위칭 소자는 제1전극이 상기 모니터부에 전기적으로 연결되고, 제2전극이 상기 전기이중층커패시터의 제2전극에 전기적으로 연결되며, 제어전극이 상기 전압검출기와 상기 부하저항 사이에 전기적으로 연결된 것을 특징으로 하는 전기이중층커패시터의 밸런서.The switching element has a first electrode electrically connected to the monitor, a second electrode electrically connected to a second electrode of the electric double layer capacitor, and a control electrode electrically connected between the voltage detector and the load resistor. Balancer of electric double layer capacitor, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 모니터부는 상기 부하저항과 상기 스위칭 소자 사이에 전기적으로 연결된 밸런스저항;The monitor unit comprises a balance resistor electrically connected between the load resistor and the switching element; 상기 전압검출기와 상기 밸런스저항 사이에 제어전극이 전기적으로 연결된 트랜지스터;및A transistor electrically connected between the voltage detector and the balance resistor; and 상기 트랜지스터에 제1전극이 전기적으로 연결되고, 상기 스위칭소자와 상기 밸런스저항 사이에 제2전극이 전기적으로 연결된 모니터저항을 포함하여 이루어진 것을 특징으로 하는 전기이중층커패시터의 밸런서.And a monitor resistor having a first electrode electrically connected to the transistor and a second electrode electrically connected between the switching element and the balance resistor. 2. 제 2 항에 있어서,The method of claim 2, 상기 트랜지스터는 제1전극이 모니터 전류를 출력하는 모니터 단자에 전기적으로 연결되고, 제2전극이 상기 모니터저항에 전기적으로 연결되며, 제어전극이 상기 전기이중층커패시터의 제1전극, 부하저항, 밸런스저항 및 상기 전압검출기 사이에 전기적으로 연결된 것을 특징으로 하는 전기이중층커패시터의 밸런서.The transistor includes a first electrode electrically connected to a monitor terminal outputting a monitor current, a second electrode electrically connected to the monitor resistor, and a control electrode connected to the first electrode of the electric double layer capacitor, a load resistor, and a balance resistor. And a balancer electrically connected between the voltage detectors. 제 2 항에 있어서,The method of claim 2, 상기 밸런스저항은 제1전극이 상기 부하저항, 상기 전압검출기, 상기 전기이중층커패시터의 제1전극 및 상기 트랜지스터의 제어전극 사이에 전기적으로 연결되고, 제2전극이 상기 스위칭 소자와 상기 모니터저항 사이에 전기적으로 연결된 것을 특징으로 하는 전기이중층커패시터의 밸런서.The balance resistor may include a first electrode electrically connected between the load resistor, the voltage detector, a first electrode of the electric double layer capacitor, and a control electrode of the transistor, and a second electrode between the switching element and the monitor resistor. Balancer of electric double layer capacitor, characterized in that electrically connected. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 전압검출기는 제1단자와 제2단자 및 제3단자를 포함하며, 제1단자는 상기 부하저항과 상기 전기이중층커패시터의 제1전극 사이에 전기적으로 연결되고, 제2단자는 상기 스위칭 소자와 상기 전기이중층커패시터의 제2전극 사이에 전기적으로 연결되며, 제3단자는 상기 부하저항과 상기 스위칭 소자의 제어전극 사이에 전기적으로 연결된 것을 특징으로 하는 전기이중층커패시터의 밸런서.The voltage detector includes a first terminal, a second terminal, and a third terminal, the first terminal being electrically connected between the load resistor and the first electrode of the electric double layer capacitor, and the second terminal is connected to the switching element. And a third terminal is electrically connected between the second electrode of the electric double layer capacitor, and a third terminal is electrically connected between the load resistor and the control electrode of the switching element. 제 1 항에 있어서,The method of claim 1, 상기 모니터부는 상기 부하저항과 상기 스위칭 소자 사이에 전기적으로 연결된 밸런스저항;The monitor unit comprises a balance resistor electrically connected between the load resistor and the switching element; 상기 밸런스저항과 상기 스위칭 소자 사이에 제어전극이 전기적으로 연결된 트랜지스터; 및A transistor having a control electrode electrically connected between the balance resistor and the switching element; And 상기 밸런스저항과 상기 전기이중층커패시터의 제1전극 사이에 제1전극이 전기적으로 연결되고, 상기 트랜지스터에 제2전극이 전기적으로 연결된 모니터저항을 포함하여 이루어진 것을 특징으로 하는 전기이중층커패시터의 밸런서.And a monitor resistor electrically connected between the balance resistor and the first electrode of the electric double layer capacitor, the second electrode being electrically connected to the transistor. 제 7 항에 있어서,The method of claim 7, wherein 상기 밸런스저항은 제1전극이 상기 전압검출기, 상기 부하저항, 상기 모니터저항 및 상기 전기이중층커패시터의 제1전극 사이에 전기적으로 연결되고, 제2전극이 상기 스위칭 소자와 상기 트랜지스터의 제어전극 사이에 전기적으로 연결된 것을 특징으로 하는 전기이중층커패시터의 밸런서.The balance resistor may include a first electrode electrically connected between the voltage detector, the load resistor, the monitor resistor, and a first electrode of the electric double layer capacitor, and a second electrode between the switching element and the control electrode of the transistor. Balancer of electric double layer capacitor, characterized in that electrically connected. 제 7 항에 있어서,The method of claim 7, wherein 상기 트랜지스터는 제1전극이 상기 모니터저항에 전기적으로 연결되고, 제2전극이 모니터 신호를 출력하는 모니터 단자에 전기적으로 연결된 것을 특징으로 하는 전기이중층커패시터의 밸런서.The transistor is a balancer of the electric double layer capacitor, characterized in that the first electrode is electrically connected to the monitor resistor, the second electrode is electrically connected to the monitor terminal for outputting the monitor signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 모니터저항은 제1전극이 상기 전압검출기, 상기 부하저항, 상기 밸런스저항 및 상기 전기이중층커패시터의 제1전극 사이에 전기적으로 연결된 것을 특징으로 하는 전기이중층커패시터의 밸런서.The monitor resistor is a balancer of the electric double layer capacitor, characterized in that the first electrode is electrically connected between the voltage detector, the load resistance, the balance resistor and the first electrode of the electric double layer capacitor.
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