JPS6052456B2 - Error control method - Google Patents
Error control methodInfo
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- JPS6052456B2 JPS6052456B2 JP55102053A JP10205380A JPS6052456B2 JP S6052456 B2 JPS6052456 B2 JP S6052456B2 JP 55102053 A JP55102053 A JP 55102053A JP 10205380 A JP10205380 A JP 10205380A JP S6052456 B2 JPS6052456 B2 JP S6052456B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
本発明はエラー制御方式に関し、特にリトライ機構に
エラーが発生してもエラートラップを行なわないように
したエラー制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an error control system, and more particularly to an error control system in which error trapping is not performed even if an error occurs in a retry mechanism.
従来、データ処理装置においては、ハードウェアによ
るエラーが発生すると、そのエラーのリトライを行なう
。Conventionally, in data processing devices, when a hardware error occurs, a retry is performed for the error.
そしてこのために種々のリトライ機構、例えばリトライ
回数のカウンタ、リトライ用のオペランド・セーブ用レ
ジスタ等が設けられている。そしてこれらのリトライ機
構にエラーが発生したときに、エラートラップによるマ
イクロプログラムの割込制御が行なわれ、場合によつて
はデータ処理装置が停止するように構成されていた。し
カルながら、このリトライ機構は、リトライのときのみ
しか使用されないものであつて、データ処理部にエラー
が発生しなければ、実際に動作されないものである。換
言すればこのリトライ機構に故障が発生したとしても、
本来のデータ処理部に故障が発生しなければ何の支障も
ないものである。したがつて、従来の如く、本来のデー
タ処理部に故障が発生しない場合であつて、リトライ機
構に故障が発生した場合に、エラートラップ制御が行な
われる。この結果、マイクロ・プログラムに対する割込
制御が行なわれ、場合によつてデータ処理装置の動作が
ストップすることは、データ処理の効率上問題がある。
したがつて、本発明ではこのような問題を改善するた
めに、リトライ機構にエラー発生しても本来のデータ処
理部にエラーが発生しない場合には、もしも本来のデー
タ処理部にエラーが発生しても、そのリトライ不能モー
ドを設定するにとどめて、本来のデータ処理を続行する
ようにしたエラー制御方式を提供することを目的とする
ものであつて、このために本発明におけるエラー制御方
式では、パートウェアにおいてエラーが発生したとき、
そのリトライを行なうリトライ機構を有するデータ処理
装置において、ハードエラー信号入力手段であつてデー
タ処理部のハードウェアにエラーが発生したときこれを
表示するハードウェア・エラー信号が入力されるものと
、リトライエラー信号入力手段であつて、リトライ機構
においてエラーが発生したときこれを表示するリトライ
・エラー信号が入力されるものを具備し、上記ハードウ
エアにおけるエラーのみが発生したときにリトライ可能
を表示するリトライ可能信号を発生し、リトライ機構に
エラーが発生したときには、リトライ下能を表示するリ
トライ不能信号を発生するようにしたことを特徴とする
。For this purpose, various retry mechanisms are provided, such as a retry count counter, a retry operand save register, and the like. When an error occurs in these retry mechanisms, the microprogram is interrupted by an error trap, and the data processing device is stopped in some cases. However, this retry mechanism is used only for retrying, and is not actually operated unless an error occurs in the data processing section. In other words, even if a failure occurs in this retry mechanism,
There is no problem unless a failure occurs in the original data processing section. Therefore, as in the prior art, error trap control is performed when a failure does not occur in the original data processing section but a failure occurs in the retry mechanism. As a result, interrupt control is performed on the microprogram, and in some cases, the operation of the data processing device is stopped, which poses a problem in terms of data processing efficiency.
Therefore, in the present invention, in order to improve such a problem, even if an error occurs in the retry mechanism, if an error does not occur in the original data processing unit, if an error occurs in the original data processing unit, The object of the present invention is to provide an error control method that only sets the retry disabled mode and continues the original data processing. , when an error occurs in the partware,
In a data processing device that has a retry mechanism that performs the retry, there is a hardware error signal input means that inputs a hardware error signal that indicates when an error occurs in the hardware of the data processing section; An error signal input means that is provided with a retry error signal that indicates when an error occurs in the retry mechanism, and that displays that retry is possible when only an error occurs in the hardware. The present invention is characterized in that it generates a retry enable signal, and when an error occurs in the retry mechanism, generates a retry disable signal indicating retry capability.
以下本発明の一実施例を添付図面にもとづき説明する。An embodiment of the present invention will be described below based on the accompanying drawings.
この図面は本発明の一実施例構成を示す。図中、１はオ
ア回路、２はＤタイプフリツプ・フロツプ（以下ＦＦと
いう）、３はアンド回路、４はオア回路、５はＪＫタイ
プＦＦｌ６はアンド回路、７はＪＫタイプＦＦｌ８はア
ンド回路を示す。オア回路１は、いわゆるリトライ機構
を除いた通常のデータ処理部におけるハードウエアにエ
ラーが発生したときに、これを表示するハードウエア・
エラー信号が入力されるものであつて、例えばレジスタ
Ａに、エラーの発生したことを表示するＥＲＲ−ＲＥＧ
Ａ信号や、レジスタＢにエラーの発生したことを表示す
るＥＲＲ−ＲＥＧＢ信号や、演算回路にエラーの発生し
たことを表示するＥＲＲ一ＡＬＵ信号や、主メモリにエ
ラーの発生したことを表示するＥＲＲ−ＭＳＵ信号や、
ストレンジ・コントロール●ユニツトにエラーの発生し
たことを表示するＥＲＲ−ＳＣＵ信号や、ゼネラル●レ
ジスタにエラーの発生したことを表示するＥＲＲ−ＧＲ
信号等が入力されるものである。This drawing shows the configuration of one embodiment of the present invention. In the figure, 1 is an OR circuit, 2 is a D type flip-flop (hereinafter referred to as FF), 3 is an AND circuit, 4 is an OR circuit, 5 is a JK type FF16 is an AND circuit, and 7 is a JK type FF18 is an AND circuit. The OR circuit 1 is a hardware system that displays an error when an error occurs in the hardware in the normal data processing section excluding the so-called retry mechanism.
An error signal is inputted, for example, ERR-REG, which indicates that an error has occurred in register A.
A signal, the ERR-REGB signal that indicates that an error has occurred in register B, the ERR-ALU signal that indicates that an error has occurred in the arithmetic circuit, and the ERR that indicates that an error has occurred in the main memory. -MSU signal,
Strange control ● ERR-SCU signal that indicates that an error has occurred in the unit, and ERR-GR that indicates that an error has occurred in the general register.
This is where signals etc. are input.
ＦＦ２はハードウエアにエラーの発生したことを表示し
てマイクロ・プログラムに対する割込みを行なうための
エラー・トラツプ信号を発生するものである。FF2 generates an error trap signal for indicating that an error has occurred in the hardware and for interrupting the microprogram.
アンド回路３は、通常のハードウエアにエラーが発生し
たときに生ずるオア回路１の出力と、リトライ機構にお
いてリトライを８回繰返して行な一つたときにリトライ
●カウンタから発生されるリトライ実行信号（ＲＴＣＴ
信号）が入力される。The AND circuit 3 uses the output of the OR circuit 1, which is generated when an error occurs in normal hardware, and the retry execution signal (which is generated from the retry counter) when a retry is repeated eight times in the retry mechanism. RTCT
signal) is input.
オア回路４は、リトライ機構にエラーが発生したとき、
これを表示する信号、例えば、リトライ・カウンタにエ
ラーの発生したことを表示する−ＥＲＲ−ＲＴＣＴ信号
や、データ退避用のセーブ●レジスタにエラーの発生し
たことを表示するＥＲＲ−ＳＡＶＥ信号や、リトライの
処理単位毎にその処理単位の開始時点の状態を保持する
チエツクポイント機構にエラーの発生したことを表示す
るＥＲＲ−ＣＫＰＴ信号の如き各信号や、また、エラー
ではないが、マイクロ・プログラムでリトライ不能モー
ドにセツトしたいときに印加するＳＥＴ−ＲＴＤＩＳ信
号や、アンド回路３からの出力信号が入力されるもので
ある。ＦＦ５は、オア回路４から「１」が出力されたと
き、リトライを実行することができないことを表示する
リトライ不能モード信号（ＲＴ一ＩＤＩＳＡＢＬＥ信号
）を発生するものである。OR circuit 4, when an error occurs in the retry mechanism,
Signals that indicate this, such as the -ERR-RTCT signal that indicates that an error has occurred in the retry counter, the ERR-SAVE signal that indicates that an error has occurred in the save register, and the retry Signals such as the ERR-CKPT signal that indicates that an error has occurred in the checkpoint mechanism that maintains the state at the start of the processing unit for each processing unit, and retry by the micro program even though it is not an error. The SET-RTDIS signal applied when setting to the disabled mode and the output signal from the AND circuit 3 are input. When "1" is output from the OR circuit 4, the FF 5 generates a retry disabled mode signal (RT-IDISABLE signal) indicating that retry cannot be executed.
ＦＦ７はリトライ機構において、リトライを実行できる
ことを表示するリトライ可能信号（ＲＴＥＮ信号）を発
生する。In the retry mechanism, FF7 generates a retry enable signal (RTEN signal) indicating that retry can be executed.
いま、リトライ機構にエラーの発生していない状態で、
データ処理を行なつているときに、そのハードウエアに
おいてエラーが発生したとき、例えば演算回路において
エラーが発生すれば、演算回路でエラーの発生したこと
を表示するＥＲＲ一ＡＬ．Ｕ信号「１」がオア回路１に
印加され、オア゛回路１は「１」を出力する。Now, with no errors occurring in the retry mechanism,
When an error occurs in the hardware during data processing, for example, if an error occurs in the arithmetic circuit, ERR-AL is displayed to indicate that an error has occurred in the arithmetic circuit. The U signal "1" is applied to the OR circuit 1, and the OR circuit 1 outputs "1".
そしてＦＦ２が「１」を出力し、工ラードラップ信号（
ＥＲＲ−ＴＲＡＰ信号）「１」を発生し、マイクロプロ
グラムによるエラー割込み制御が行なわれる。このとき
、オア回路４から「１」が出力され、ＦＦ５のバ一出力
側にインバータが設けられているので、該ＦＦ５のバ一
出力信号は「０」となる。この結果、アンド回路６が「
１」を出力し、ＦＦ７はリトライ可能を表示するＲＴＥ
，Ｎ信号「１」を出力する。したがつて、このＲＴＥＮ
信号「１」をみて、マイクロプログラムはリトライ機構
により、そのリトライを繰返すことになる。ところがリ
トライを８回繰返しても、正常な結果が得られないとき
には、リトライ・カウンタから、アンド回路３に対しＲ
ＴＣＴ信号「１」が印加される。このときオア回路１は
「１」を出力しているので、アンド回路３は「１」を出
力してオア回路４は「１」を出力する。そしてＦＦ５は
「１」を出力してリトライ不能を表示するＲＴ−ＤＩＳ
ＡＢＬＥ信号「１」を出力し、同時にＦＦ５のバ一出力
信号が「１」に反転し、アンド回路６は「０」を出力す
る。この結果ＦＦ７から出力されていたリトライ可能を
示すＲＴＥＮ信号も「０」になる。しかしながらリトラ
イ機構にエラーが存在する場合、例えばセーブ・レジス
タに故障が発生している場合には、ＥＲＲ−ＳＡＶＥ信
号が「０」になり、オア回路４は「１」を出力する。Then, FF2 outputs “1” and the factory lap signal (
ERR-TRAP signal) "1" is generated, and error interrupt control is performed by the microprogram. At this time, "1" is output from the OR circuit 4, and since an inverter is provided on the output side of the FF 5, the output signal of the FF 5 becomes "0". As a result, the AND circuit 6 is
1” and FF7 displays RTE that retry is possible.
, N outputs a signal "1". Therefore, this RTEN
Upon seeing the signal "1", the microprogram uses its retry mechanism to repeat the retry. However, when a normal result is not obtained even after repeating the retry 8 times, the retry counter indicates that the R
TCT signal "1" is applied. Since the OR circuit 1 is outputting "1" at this time, the AND circuit 3 outputs "1" and the OR circuit 4 outputs "1". Then, FF5 outputs "1" and indicates that retry is not possible.RT-DIS
The ABLE signal "1" is output, and at the same time, the output signal of the FF 5 is inverted to "1", and the AND circuit 6 outputs "0". As a result, the RTEN signal output from FF7, which indicates that retry is possible, also becomes "0". However, if there is an error in the retry mechanism, for example if a failure occurs in the save register, the ERR-SAVE signal becomes "0" and the OR circuit 4 outputs "1".
これにより、ＦＦ５が「１」を出力してリトライ不可能
状態を表示する。ときＦＦ５のバ一出力信号も「１」に
なるので、アンド回路６はオフになる。その故、このと
き、演算回路にエラーが発生し、ＥＲＲ−，ＡＬＵ信号
が「１」になれば、オア回路１は「１」を出力し、ＦＦ
２は工ラードラップ信号「１」を発生し、マイクロ・プ
ログラムに対してエラー発生を報告する。しかしながら
このときアンド回路６はオフ状態にあるので、ＦＦ７は
、「１」を出力せず、リトライ可能であることを表示し
ない。したがつて、上記工ラードラップ信号が「１」に
なつてもリトライは行なわれない。リトライ機構の故障
が回復して、ＦＦ５にりセツト信号（ＲＳＴ−ＲＴＤＩ
Ｓ信号）を印加すればＦＦ５の出力は「０」になり、も
との状態に復旧することになる。以上説明の如く、本発
明によれば、リトライ機構にエラーが発生しても工ラー
ドラップ信号は発生せず、通常のハードウエアにエラー
が生じたときにのみ工ラードラップ信号を発生するよう
に構成したので、リトライ機構に故障が生じても通常の
ハードウエアが正常に動作している場合には、データ処
理装置は平常通りの動作を行なうことになる。As a result, FF5 outputs "1" to indicate a retry impossible state. At this time, the output signal of the FF 5 also becomes "1", so the AND circuit 6 is turned off. Therefore, at this time, if an error occurs in the arithmetic circuit and the ERR-, ALU signal becomes "1", the OR circuit 1 outputs "1" and the FF
2 generates an error wrap signal "1" and reports the occurrence of an error to the micro program. However, since the AND circuit 6 is in the off state at this time, the FF 7 does not output "1" and does not indicate that retry is possible. Therefore, even if the above-mentioned engineer wrap signal becomes "1", no retry is performed. When the failure of the retry mechanism is recovered, the reset signal (RST-RTDI) is sent to FF5.
If the S signal is applied, the output of FF5 becomes "0" and the original state is restored. As explained above, according to the present invention, even if an error occurs in the retry mechanism, an engineered Lap Lap signal is not generated, but an engineered Lap signal is generated only when an error occurs in normal hardware. With this configuration, even if a failure occurs in the retry mechanism, if the normal hardware is operating normally, the data processing device will operate as usual.
そしてリトライができない場合には、ハードウエアが故
障してリトライできないのか、それともリトライ機構の
故障によるものかを識別するものかを識別することがで
きる。If retry is not possible, it is possible to identify whether the retry is not possible due to a hardware failure or whether the retry mechanism is at fault.
図面は本発明の一実施例構成を示す。
図中、１はオア回路、２はＤタイプＦＦｌ３はアンド回
路、４はオア回路、５はＪＫタイプＦＦｌ６はアンド回
路、７はＪＫタイプＦＦｌ８はアンド回路をそれぞれ示
す。The drawing shows the configuration of an embodiment of the present invention. In the figure, 1 is an OR circuit, 2 is a D type FF13 is an AND circuit, 4 is an OR circuit, 5 is a JK type FF16 is an AND circuit, and 7 is a JK type FF18 is an AND circuit.
Claims (1)
リトライを行なうリトライ機構を有するデータ処理装置
において、ハードエラー信号入力手段であつてデータ処
理部のハードウェアにエラーが発生したとき、これを表
示するハードウェア・エラー信号が入力されるものと、
リトライエラー信号入力手段であつて、リトライ機構に
おいてエラーが発生したとき、これを表示するリトライ
・エラー信号が入力されるものを具備し、上記ハードウ
ェアにおけるエラーのみが発生したときにリトライ可能
を表示するリトライ可能信号を発生し、リトライ機構に
エラーが発生したときには、リトライ不能を表示するリ
トライ不能信号を発生するようにしたことを特徴とする
エラー制御方式。1. In a data processing device that has a retry mechanism that performs a retry when an error occurs in the hardware, hardware that is a hardware error signal input means and that indicates when an error occurs in the hardware of the data processing unit.・The one where the error signal is input,
The retry error signal input means is provided with a retry error signal that indicates when an error occurs in the retry mechanism, and indicates that retry is possible when only an error occurs in the above hardware. An error control system characterized in that a retry enable signal is generated to indicate that retry is not possible, and when an error occurs in the retry mechanism, a retry disable signal is generated to indicate that retry is disabled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55102053A JPS6052456B2 (en) | 1980-07-25 | 1980-07-25 | Error control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55102053A JPS6052456B2 (en) | 1980-07-25 | 1980-07-25 | Error control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727345A JPS5727345A (en) | 1982-02-13 |
| JPS6052456B2 true JPS6052456B2 (en) | 1985-11-19 |
Family
ID=14317018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55102053A Expired JPS6052456B2 (en) | 1980-07-25 | 1980-07-25 | Error control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052456B2 (en) |
-
1980
- 1980-07-25 JP JP55102053A patent/JPS6052456B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727345A (en) | 1982-02-13 |
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