JPH0573297A - マイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】マイクロコンピュータに関し、動作クロックを
高速化させずに消費電力の低減及びノイズの低減を図り
つつ、マイクロコンピュータを高速化できることを目的
とする。 【構成】コントローラ１１は動作クロックＴ１がＨレベ
ルの時Ｈレベルの制御信号Ｃ１と、動作クロックＴ１が
Ｌレベルの時Ｈレベルの制御信号Ｃ２を出力する。レジ
スタ４，６は制御信号Ｃ１と動作クロックＴ１とに基づ
くラッチ制御信号ＬＣ１にて被演算数及び演算数を保持
し、レジスタ５，７は制御信号Ｃ２と動作クロックＴ１
とに基づくラッチ制御信号ＬＣ２にて被演算数及び演算
数を保持する。セレクタ８，９は動作クロックＴ１がＨ
レベルの時レジスタ５，７を選択し、動作クロックＴ１
がＬレベルの時レジスタ４，６を選択する。演算器１０
はセレクタ８，９から入力された被演算数及び演算数に
基づいて算術演算を行い、演算結果をデータバスＤＢ３
を介してレジスタ群２に転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関する。近年のコンピュータシステムの高速化に対する
要求に伴い、マイクロコンピュータへの高速化の要求は
強い。そして、コンピュータの高速化には発振器（クロ
ックジェネレータ）の動作クロック即ち命令サイクルの
高速化が不可欠であるが、動作クロックを高速化すると
安定したクロックジェネレータの製作がむずかしくなる
とともに、クロックジェネレータの消費電力も増大し、
ノイズも多くなる。このため、動作クロックを高速化さ
せずに消費電力の低減及びノイズの低減を図りつつ、マ
イクロコンピュータを高速化させることが望まれてい
る。

【０００２】

【従来の技術】従来のマイクロコンピュータ３０の概略
を図５に示す。コントローラ３１は図示しない発振器
（クロックジェネレータ）から１命令サイクル毎に出力
される動作クロックＴ１を入力し、レジスタ群３２を制
御して被演算数及び演算数をそれぞれデータバスＤＢ
１，ＤＢ２を介して転送させるとともに、動作クロック
Ｔ１に同期した制御信号をＣ０を出力する。被演算数レ
ジスタ３３及び演算数レジスタ３４には動作クロックＴ
１とコントローラ３１の制御信号Ｃ０とを入力するＡＮ
Ｄ回路３６，３７が接続され、被演算数レジスタ３３及
び演算数レジスタ３４はＡＮＤ回路３６，３７から出力
されるラッチ制御信号ＬＣ０に基づいて被演算数及び演
算数を保持し、その保持した被演算数及び演算数を演算
器３５に出力する。演算器３５は被演算数レジスタ３３
及び演算数レジスタ３４から出力された被演算数及び演
算数を入力して、所定の演算、例えば加算を行い、演算
結果をデータバスＤＢ３を介してレジスタ群３２に出力
する。

【０００３】そして、上記マイクロコンピュータ３０に
おける演算の実行は、図６に示すように、各命令サイク
ルにおいて動作クロックＴ１の立ち上がりエッジで当該
命令サイクルの前の命令サイクルにおけるデータバスＤ
Ｂ１，ＤＢ２のデータが被演算数レジスタ３３及び演算
数レジスタ３４にラッチされて演算器３５にて演算さ
れ、データバスＤＢ１，ＤＢ２には新たな被演算数及び
演算数が転送される。従って、動作クロックＴ１の１つ
の周期の間に演算器３５は１回の動作を行うようになっ
ていた。

【０００４】

【発明が解決しようとする課題】上記従来のマイクロコ
ンピュータ３０では動作クロックＴ１の１つの周期の間
に演算器３５は１回の動作を行うようになっているた
め、マイクロコンピュータを高速化するためには発振器
の動作クロックを高速化しなければならない。しかしな
がら、動作クロックを高速化すると安定した発振器の製
作がむずかしくなり、発振器の消費電力が増大するとと
もにノイズも多くなるという問題があった。

【０００５】本発明は上記問題点を解決するためになさ
れたものであって、動作クロックを高速化させずに消費
電力の低減及びノイズの低減を図りつつ、マイクロコン
ピュータを高速化できることを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、第１発明は、被演算数を保持しその保持した被演算
数を出力する第１及び第２の被演算数レジスタと、演算
数を保持しその保持した演算数を出力する第１及び第２
の演算数レジスタと、第１又は第２の被演算数レジスタ
のいずれか一方を選択してそのレジスタに保持された被
演算数を出力する第１のセレクタと、第１又は第２の演
算数レジスタのいずれか一方を選択してそのレジスタに
保持された演算数を出力する第２のセレクタと、第１の
セレクタにて選択された被演算数と第２のセレクタにて
選択された演算数とを入力し算術演算を行う演算器と、
命令サイクルの前半及び後半において算術演算が行われ
るように演算器を制御し、それぞれ一方の被演算数レジ
スタ及び演算数レジスタが選択されるように第１及び第
２のセレクタを制御するとともに、第１及び第２のセレ
クタにて選択されない他方の被演算数レジスタ及び演算
数レジスタに別の被演算数及び演算数が保持されるよう
に他方の被演算数レジスタ及び演算数レジスタを制御す
るコントローラとを備えて構成した。

【０００７】又、第２発明は、被演算数と演算数とを入
力し算術演算を行う演算器と、演算器の演算結果を保持
しその保持した演算結果を出力する第１及び第２の出力
レジスタと、命令サイクルの前半及び後半においてそれ
ぞれ算術演算が行われるように演算器を制御するととも
に、命令サイクルの前半及び後半における演算結果が異
なる出力レジスタに保持されるように第１及び第２の出
力レジスタを制御するコントローラとを備えて構成し
た。

【０００８】

【作用】第１発明では、命令サイクルの前半及び後半に
おいて、一方の被演算数レジスタ及び演算数レジスタに
被演算数及び演算数が転送され、それと同時に他方の被
演算数レジスタ及び演算数レジスタの出力が第１及び第
２のセレクタにより選択され演算器により演算されるの
で、１命令サイクルで演算器が２回動作することとな
り、マイクロコンピュータのスピードが高速化される。

【０００９】又、第２発明では、命令サイクルの前半及
び後半において演算器により演算が実行され、それらの
演算結果は命令サイクルの前半及び後半で異なる出力レ
ジスタに保持されるので、１命令サイクルにおいて２回
の演算結果を出力することが可能となり、マイクロコン
ピュータのスピードが高速化される。

【００１０】

【実施例】

［第１実施例］以下、本発明を具体化した第１実施例を
図１，図２に従って説明する。

【００１１】図１は本実施例のマイクロコンピュータ１
を示し、レジスタ群２の出力側は複数のスイッチバッフ
ァ３を介してデータバスＤＢ１，ＤＢ２に接続されると
ともに、レジスタ群２の入力側はデータバスＤＢ３に接
続されている。データバスＤＢ１には第１及び第２の被
演算数レジスタ４，５が接続され、データバスＤＢ２に
は第１及び第２の演算数レジスタ６，７が接続されてい
る。そして、第１及び第２の被演算数レジスタ４，５に
はそれぞれＡＮＤ回路１２，１３が接続され、各レジス
タ４，５はＡＮＤ回路１２，１３から出力されるラッチ
制御信号ＬＣ１，ＬＣ２に基づいて被演算数を保持す
る。又、第１及び第２の演算数レジスタ６，７にはそれ
ぞれＡＮＤ回路１４，１５が接続され、各レジスタ６，
７はＡＮＤ回路１４，１５から出力されるラッチ制御信
号ＬＣ１，ＬＣ２に基づいて演算数を保持する。

【００１２】第１及び第２の被演算数レジスタ４，５に
は第１のセレクタ８が接続され、第１及び第２の演算数
レジスタ６，７には第２のセレクタ９が接続されてい
る。第１及び第２のセレクタ８，９には図示しない発振
器（クロックジェネレータ）から１命令サイクル毎に出
力される動作クロックＴ１（図２参照）が入力され、各
セレクタ８，９は動作クロックＴ１がＨレベルである命
令サイクルの前半においてそれぞれ第２の被演算数レジ
スタ５及び第２の演算数レジスタ７を選択し、動作クロ
ックＴ１がＬレベルである命令サイクルの後半において
それぞれ第１の被演算数レジスタ４及び第１の演算数レ
ジスタ６を選択するようになっている。

【００１３】第１及び第２のセレクタ８，９には演算器
１０が接続され、演算器１０は第１及び第２のセレクタ
８，９から入力された被演算数及び演算数に基づいて算
術演算、例えば加算を行い、その演算結果を前記データ
バスＤＢ３を介してレジスタ群２に転送するようになっ
ている。

【００１４】コントローラ１１は前記動作クロックＴ１
を入力し、動作クロックＴ１がＨレベルの時にＬレベル
となる制御信号ＣＢ１と、動作クロックＴ１がＬレベル
の時にＬレベルとなる制御信号ＣＢ２とを各スイッチバ
ッファ３に出力し、被演算数及び演算数をそれぞれデー
タバスＤＢ１，ＤＢ２を介して転送させる。又、コント
ローラ１１は演算器１０に動作クロックＴ１がＨレベル
の時の演算モードと、動作クロックＴ１がＬレベルの時
の演算モードとを指定する制御信号Ｍ１を出力し、１命
令サイクルにおいて演算器１０に２回加算処理を行わせ
るようになっている。

【００１５】又、コントローラ１１は動作クロックＴ１
がＨレベルの時にＨレベルとなる制御信号Ｃ１と、動作
クロックＴ１がＬレベルの時にＨレベルとなる制御信号
Ｃ２とを出力するようになっている。

【００１６】前記ＡＮＤ回路１２，１４はコントローラ
１１の制御信号Ｃ１と動作クロックＴ１とを入力し、両
信号Ｃ１，Ｔ１が共にＨレベルのときラッチ制御信号Ｌ
Ｃ１を出力するようになっている。又、ＡＮＤ回路１
３，１５はインバータ１６にて反転された動作クロック
バーＴ１を入力するとともにコントローラ１１の制御信
号Ｃ２を入力し、両信号Ｃ２，バーＴ１が共にＨレベル
のときラッチ制御信号ＬＣ２を出力するようになってい
る。

【００１７】従って、上記マイクロコンピュータ１で
は、図２に示すように、動作クロックＴ１の立ち上がり
エッジが入力される各命令サイクルの前半においては、
第１の被演算数レジスタ４及び第１の演算数レジスタ６
にそれぞれ被演算数及び演算数が保持されるとともに、
第１及び第２のセレクタ８，９によりそれぞれ第２の被
演算数レジスタ５及び第２の演算数レジスタ７が選択さ
れる。そして、演算器１０により被演算数レジスタ５の
被演算数と演算数レジスタ７の演算数とに基づいて算術
演算が実行される。

【００１８】又、動作クロックＴ１の立ち下がりエッジ
が入力される各命令サイクルの後半においては、第２の
被演算数レジスタ５及び第２の演算数レジスタ７にそれ
ぞれ被演算数及び演算数が保持されるとともに、第１及
び第２のセレクタ８，９によりそれぞれ第１の被演算数
レジスタ４及び第１の演算数レジスタ６が選択される。
そして、演算器１０により被演算数レジスタ４の被演算
数と演算数レジスタ６の演算数とに基づいて算術演算が
実行される。

【００１９】このように、本実施例では動作クロックＴ
１を高速化させなくても、各命令サイクルの前半及び後
半において２回の演算を実行でき、マイクロコンピュー
タ１を高速化することができる。又、動作クロックＴ１
を高速化させずに済むため、消費電力の低減及びノイズ
の低減を図ることができる。

【００２０】［第２実施例］次に第２実施例を図３，図
４に従って説明する。図３はマイクロコンピュータ２０
を示し、本実施例におけるレジスタ群２の出力側はデー
タバスＤＢ１，ＤＢ２に接続されるとともに、入力側は
データバスＤＢ３に接続されている。演算器２１はデー
タバスＤＢ１，ＤＢ２に接続され、演算器２１は両デー
タバスＤＢ１，ＤＢ２を介してレジスタ群２から転送さ
れる被演算数Ａ及び演算数Ｂに基づいて算術演算、例え
ば加算を行うようになっている。

【００２１】コントローラ２６は図示しない発振器（ク
ロックジェネレータ）から１命令サイクル毎に出力され
る動作クロックＴ１（図４参照）を入力し、動作クロッ
クＴ１がＨレベルの時の演算モードと動作クロックＴ１
がＬレベルの時の演算モードとを指定する制御信号Ｍ１
を演算器２１に出力し、１命令サイクルにおいて演算器
１０に２回加算処理を行わせるようになっている。

【００２２】又、コントローラ２６は動作クロックＴ１
がＨレベルの時にＬレベルとなる制御信号ＣＢ１をスイ
ッチバッファ２４に出力するとともに、動作クロックＴ
１がＬレベルの時にＬレベルとなる制御信号ＣＢ２をス
イッチバッファ２５に出力するようになっている。又、
コントローラ２６は動作クロックＴ１がＨレベルの時に
Ｈレベルとなる制御信号Ｃ１をＡＮＤ回路２７に出力す
るとともに、動作クロックＴ１がＬレベルの時にＨレベ
ルとなる制御信号Ｃ２をＡＮＤ回路２８に出力出力する
ようになっている。

【００２３】ＡＮＤ回路２７はコントローラ２６の制御
信号Ｃ１と動作クロックＴ１とを入力し、両信号Ｃ１，
Ｔ１が共にＨレベルのときラッチ制御信号ＬＣ１を第１
の出力レジスタ２２に出力する。又、ＡＮＤ回路２８は
インバータ２９にて反転された動作クロックバーＴ１を
入力するとともにコントローラ２６の制御信号Ｃ２を入
力し、両信号Ｃ２，バーＴ１が共にＨレベルのときラッ
チ制御信号ＬＣ２を第２の出力レジスタ２３に出力する
ようになっている。

【００２４】演算器２１の出力側には第１及び第２の出
力レジスタ２２，２３が接続され、各出力レジスタ２
２，２３はそれぞれスイッチバッファ２４，２５を介し
てデータバスＤＢ３に接続されている。第１の出力レジ
スタ２２はＡＮＤ回路２７からのラッチ制御信号ＬＣ１
に基づいて演算器２１の演算結果を保持し、第２の出力
レジスタ２３はＡＮＤ回路２８からのラッチ制御信号Ｌ
Ｃ２に基づいて演算器２１の演算結果を保持するように
なっている。

【００２５】スイッチバッファ２４はコントローラ２６
から入力される制御信号ＣＢ１がＬレベルのとき、第１
の出力レジスタ２２に保持された演算結果をデータバス
ＤＢ３を介してレジスタ群２に転送し、スイッチバッフ
ァ２５はコントローラ２６から入力される制御信号ＣＢ
２がＬレベルのとき、第２の出力レジスタ２３に保持さ
れた演算結果をデータバスＤＢ３を介してレジスタ群２
に転送するようになっている。

【００２６】従って、上記マイクロコンピュータ２０で
は、図４に示すように、動作クロックＴ１の立ち上がり
エッジ及び立ち下がりエッジが入力される各命令サイク
ルの前半及び後半において演算器２１により２回の算術
演算、例えば加算が実行される。

【００２７】そして、各命令サイクルの前半において第
１の出力レジスタ２２に演算器２１の演算結果が保持さ
れるとともに、第２の出力レジスタ２３に保持された演
算結果がデータバスＤＢ３を介してレジスタ群２に転送
される。又、各命令サイクルの後半において第２の出力
レジスタ２３に演算器２１の演算結果が保持されるとと
もに、第１の出力レジスタ２２に保持された演算結果が
データバスＤＢ３を介してレジスタ群２に転送される。

【００２８】このように、本実施例においても動作クロ
ックＴ１を高速化させずに各命令サイクルの前半及び後
半において２回の演算を実行でき、マイクロコンピュー
タ２０を高速化することができる。又、動作クロックＴ
１を高速化させずに済むため、消費電力の低減及びノイ
ズの低減を図ることができる。

【００２９】

【発明の効果】以上詳述したように、本発明によれば、
動作クロックを高速化させずに消費電力の低減及びノイ
ズの低減を図りつつ、マイクロコンピュータを高速化で
きる優れた効果がある。

【図面の簡単な説明】

【図１】第１実施例のマイクロコンピュータを示すブロ
ック図である。

【図２】第１実施例の作用を示すタイミングチャートで
ある。

【図３】第２実施例のマイクロコンピュータを示すブロ
ック図である。

【図４】第２実施例の作用を示すタイミングチャートで
ある。

【図５】従来のマイクロコンピュータを示すブロック図
である。

【図６】従来例の作用を示すタイミングチャートであ
る。

【符号の説明】

４ 第１の被演算数レジスタ ５ 第２の被演算数レジスタ ６ 第１の演算数レジスタ ７ 第２の演算数レジスタ ８ 第１のセレクタ ９ 第２のセレクタ １０，２１ 演算器 １１，２６ コントローラ ２２ 第１の出力レジスタ ２３ 第２の出力レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被演算数を保持しその保持した被演算数
   を出力する第１及び第２の被演算数レジスタ（４，５）
   と、 演算数を保持しその保持した演算数を出力する第１及び
   第２の演算数レジスタ（６，７）と、 第１又は第２の被演算数レジスタ（４，５）のいずれか
   一方を選択してそのレジスタに保持された被演算数を出
   力する第１のセレクタ（８）と、 第１又は第２の演算数レジスタ（６，７）のいずれか一
   方を選択してそのレジスタに保持された演算数を出力す
   る第２のセレクタ（９）と、 第１のセレクタ（８）にて選択された被演算数と第２の
   セレクタ（９）にて選択された演算数とを入力し算術演
   算を行う演算器（１０）と、 命令サイクルの前半及び後半において算術演算が行われ
   るように演算器（１０）を制御し、それぞれ一方の被演
   算数レジスタ及び演算数レジスタが選択されるように第
   １及び第２のセレクタ（８，９）を制御するとともに、
   第１及び第２のセレクタ（８，９）にて選択されない他
   方の被演算数レジスタ及び演算数レジスタに別の被演算
   数及び演算数が保持されるように他方の被演算数レジス
   タ及び演算数レジスタを制御するコントローラ（１１）
   とを備えることを特徴とするマイクロコンピュータ。
2. 【請求項２】 被演算数と演算数とを入力し算術演算を
   行う演算器（２１）と、 演算器の演算結果を保持しその保持した演算結果を出力
   する第１及び第２の出力レジスタ（２２，２３）と、 命令サイクルの前半及び後半においてそれぞれ算術演算
   が行われるように演算器（２１）を制御するとともに、
   命令サイクルの前半及び後半における演算結果が異なる
   出力レジスタに保持されるように第１及び第２の出力レ
   ジスタ（２２，２３）を制御するコントローラ（２６）
   とを備えることを特徴とするマイクロコンピュータ。