JPH0512102A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH0512102A JPH0512102A JP16793591A JP16793591A JPH0512102A JP H0512102 A JPH0512102 A JP H0512102A JP 16793591 A JP16793591 A JP 16793591A JP 16793591 A JP16793591 A JP 16793591A JP H0512102 A JPH0512102 A JP H0512102A
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- JP
- Japan
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- memory
- board
- bus
- boards
- board enable
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Abstract
(57)【要約】
【構成】各メモリボード７〜９ごとにボードイネーブル
信号１２〜１４によってメモリ制御装置６が各メモリボ
ードの有効アドレス域を設定する。また中央処理装置
４、リフレッシュ制御装置５からの要求１０，１１によ
ってメモリ制御装置６は複数のメモリボードに同時にボ
ードイネーブル信号１２〜１４を供給する。 【効果】メモリボードの接続位置や記憶容量によらず任
意の接続位置に任意の容量のメモリボードを手動設定な
しに設置できる。また初期値の同時書き込みやリフレッ
シュの高速化が可能になる。
信号１２〜１４によってメモリ制御装置６が各メモリボ
ードの有効アドレス域を設定する。また中央処理装置
４、リフレッシュ制御装置５からの要求１０，１１によ
ってメモリ制御装置６は複数のメモリボードに同時にボ
ードイネーブル信号１２〜１４を供給する。 【効果】メモリボードの接続位置や記憶容量によらず任
意の接続位置に任意の容量のメモリボードを手動設定な
しに設置できる。また初期値の同時書き込みやリフレッ
シュの高速化が可能になる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御装置に関し、
特に情報処理装置の共通バス上の複数のメモリボードの
制御装置に関する。
特に情報処理装置の共通バス上の複数のメモリボードの
制御装置に関する。
【０００２】
【従来の技術】従来共通バス上に複数のメモリボードを
有する情報処理装置においては、指定された位置にメモ
リボードを設置するか、メモリボード上に有効とすべき
アドレスを設定しておくかの方式が用いられており、同
時に複数のメモリボードにアクセスを許さない方式とな
っていた。
有する情報処理装置においては、指定された位置にメモ
リボードを設置するか、メモリボード上に有効とすべき
アドレスを設定しておくかの方式が用いられており、同
時に複数のメモリボードにアクセスを許さない方式とな
っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のあらか
じめ決められたアドレス域で有効となる設置場所へ順に
メモリボードを設置するか、メモリボード上で有効なア
ドレス域をスイッチで設定する方式では、異なった容量
のメモリボードを定められた位置に設置していかなけれ
ばならないか、メモリボード構成の変更時にスイッチの
切り換えをしなければならないという問題点がある。さ
らに、異なったメモリボードに対して初期値書き込みな
どのために同時にアクセスしたり同時にリフレッシュし
たりすることができないという問題点があった。
じめ決められたアドレス域で有効となる設置場所へ順に
メモリボードを設置するか、メモリボード上で有効なア
ドレス域をスイッチで設定する方式では、異なった容量
のメモリボードを定められた位置に設置していかなけれ
ばならないか、メモリボード構成の変更時にスイッチの
切り換えをしなければならないという問題点がある。さ
らに、異なったメモリボードに対して初期値書き込みな
どのために同時にアクセスしたり同時にリフレッシュし
たりすることができないという問題点があった。
【０００４】
【課題を解決するための手段】本発明のメモリ制御装置
は、情報を転送する共通の第１のバスと情報を記憶する
領域を指定する共通の第２のバスとに接続され、ボード
イネーブル信号入力端子をそれぞれ持つ複数の記憶単位
（メモリボード）に対し個別にボードイネーブル信号を
第２のバスの内容および外部からの入力信号により作成
する手段を有する。
は、情報を転送する共通の第１のバスと情報を記憶する
領域を指定する共通の第２のバスとに接続され、ボード
イネーブル信号入力端子をそれぞれ持つ複数の記憶単位
（メモリボード）に対し個別にボードイネーブル信号を
第２のバスの内容および外部からの入力信号により作成
する手段を有する。
【０００５】好ましくは、本発明のメモリ制御装置は、
各メモリボードと共通バスとの間の信号の授受を許可す
るボードイネーブル信号を発生する手段をメモリボード
設置の数だけ独立して備え、複数のボードイネーブル信
号を同時に発生する制御手段をさらに設けて同時に複数
のメモリボードにアクセスできるようにする。
各メモリボードと共通バスとの間の信号の授受を許可す
るボードイネーブル信号を発生する手段をメモリボード
設置の数だけ独立して備え、複数のボードイネーブル信
号を同時に発生する制御手段をさらに設けて同時に複数
のメモリボードにアクセスできるようにする。
【０００６】
【実施例】次に本発明をその実施例について図面を用い
て説明する。
て説明する。
【０００７】図１を参照すると、本発明の一実施例のメ
モリ制御装置６を用いたシステムは、情報を記憶する領
域を指定する信号（アドレス信号）のための共通のバス
ライン（アドレスバス）１と、情報を転送する共通のバ
スライン（データバス）２と、制御信号を転送する共通
のバスライン（制御バス）３と、これら３つのバス１〜
３にそれぞれ接続する中央処理装置４および記憶単位
（メモリボード）７，８および９と、アドレスバス１お
よび制御バス３に接続するリフレッシュ制御装置５とを
有する。メモリ制御装置６はアドレスバス１、データバ
ス２、制御バス３にそれぞれ接続バス６１，６２，６３
を介して接続され、メモリボード７，８，９にボードイ
ネーブル信号１２，１３，１４をそれぞれ供給する。
モリ制御装置６を用いたシステムは、情報を記憶する領
域を指定する信号（アドレス信号）のための共通のバス
ライン（アドレスバス）１と、情報を転送する共通のバ
スライン（データバス）２と、制御信号を転送する共通
のバスライン（制御バス）３と、これら３つのバス１〜
３にそれぞれ接続する中央処理装置４および記憶単位
（メモリボード）７，８および９と、アドレスバス１お
よび制御バス３に接続するリフレッシュ制御装置５とを
有する。メモリ制御装置６はアドレスバス１、データバ
ス２、制御バス３にそれぞれ接続バス６１，６２，６３
を介して接続され、メモリボード７，８，９にボードイ
ネーブル信号１２，１３，１４をそれぞれ供給する。
【０００８】中央処理装置４はメモリ制御装置６を用い
てそのボードイネーブル信号１２，１３，１４のうちの
１つを有効にし、有効なボードイネーブル信号が供給さ
れたメモリボード（７〜９の１つ）に対し順次書き込み
読み出し検査を行ってメモリボードの有無および記憶容
量を調べ、各ボードイネーブル信号１２〜１４を有効に
するアドレス域をメモリ制御装置６に設定する。中央処
理装置４はまた、マルチボードイネーブル信号１０をメ
モリ制御装置６に送って複数のボードイネーブル信号
（１２〜１４の２つ以上）を有効にする。リフレッシュ
制御装置５もマルチボードイネーブル信号１１をメモリ
制御装置６へ送り、複数のメモリボード（７〜９の２つ
以上）を有効にさせる。
てそのボードイネーブル信号１２，１３，１４のうちの
１つを有効にし、有効なボードイネーブル信号が供給さ
れたメモリボード（７〜９の１つ）に対し順次書き込み
読み出し検査を行ってメモリボードの有無および記憶容
量を調べ、各ボードイネーブル信号１２〜１４を有効に
するアドレス域をメモリ制御装置６に設定する。中央処
理装置４はまた、マルチボードイネーブル信号１０をメ
モリ制御装置６に送って複数のボードイネーブル信号
（１２〜１４の２つ以上）を有効にする。リフレッシュ
制御装置５もマルチボードイネーブル信号１１をメモリ
制御装置６へ送り、複数のメモリボード（７〜９の２つ
以上）を有効にさせる。
【０００９】図２を参照すると、メモリ制御装置６にお
いてはアドレスバス６１および制御バス６３からの信号
の条件によりタイミング制御部２０によりそれぞれ発生
したラッチ制御信号２２，２３，２４によってデータバ
ス６２からの信号をラッチ２５，２６，２７にそれぞれ
記憶する。これらのラッチのラッチ出力２８，２９，３
０とアドレスバス６１からの信号とを比較器３１，３
２，３３によって比較し、比較出力３４，３５，３６を
それぞれ出力する。
いてはアドレスバス６１および制御バス６３からの信号
の条件によりタイミング制御部２０によりそれぞれ発生
したラッチ制御信号２２，２３，２４によってデータバ
ス６２からの信号をラッチ２５，２６，２７にそれぞれ
記憶する。これらのラッチのラッチ出力２８，２９，３
０とアドレスバス６１からの信号とを比較器３１，３
２，３３によって比較し、比較出力３４，３５，３６を
それぞれ出力する。
【００１０】中央処理装置４からのマルチボードイネー
ブル信号１０、リフレッシュ制御装置５からのマルチボ
ードイネーブル信号１１によってマルチボードイネーブ
ル制御部２１はマルチボードイネーブル制御信号３７，
３８，３９を発生する。これらのマルチボードイネーブ
ル制御信号３７，３８，３９と比較出力３４，３５，３
６とからゲート４０，４１，４２はボードイネーブル信
号１２，１３，１４をそれぞれ発生する。
ブル信号１０、リフレッシュ制御装置５からのマルチボ
ードイネーブル信号１１によってマルチボードイネーブ
ル制御部２１はマルチボードイネーブル制御信号３７，
３８，３９を発生する。これらのマルチボードイネーブ
ル制御信号３７，３８，３９と比較出力３４，３５，３
６とからゲート４０，４１，４２はボードイネーブル信
号１２，１３，１４をそれぞれ発生する。
【００１１】これにより、ラッチ２５，２６，２７に記
憶させるアドレス域によって目的のメモリボードに対応
したボードイネーブル信号１２，１３，１４を有効にす
ることにより、任意の記憶域を割りあてることができ
る。
憶させるアドレス域によって目的のメモリボードに対応
したボードイネーブル信号１２，１３，１４を有効にす
ることにより、任意の記憶域を割りあてることができ
る。
【００１２】中央処理装置からのマルチボードイネーブ
ル信号１０によって複数のボードイネーブル信号１２，
１３，１４を有効にして、一度に複数のメモリボード
７，８，９に書き込むことができる。またリフレッシュ
制御装置からのマルチボードイネーブル信号１１によっ
て複数のボードイネーブル信号１２，１３，１４を有効
にして、一度に複数のメモリボード７，８，９をリフレ
ッシュすることができる。
ル信号１０によって複数のボードイネーブル信号１２，
１３，１４を有効にして、一度に複数のメモリボード
７，８，９に書き込むことができる。またリフレッシュ
制御装置からのマルチボードイネーブル信号１１によっ
て複数のボードイネーブル信号１２，１３，１４を有効
にして、一度に複数のメモリボード７，８，９をリフレ
ッシュすることができる。
【００１３】
【発明の効果】以上説明したように本発明によれば、メ
モリ制御装置が各メモリボードごとにボードイネーブル
信号によって各メモリボードの有効アドレス域を設定す
ることにより、メモリボードの接続位置や記憶容量によ
らずに任意の接続位置に任意の容量のメモリボードを手
動設定なしに設置することができるという効果がある。
モリ制御装置が各メモリボードごとにボードイネーブル
信号によって各メモリボードの有効アドレス域を設定す
ることにより、メモリボードの接続位置や記憶容量によ
らずに任意の接続位置に任意の容量のメモリボードを手
動設定なしに設置することができるという効果がある。
【００１４】また、中央処理装置、リフレッシュ制御装
置からのマルチボードイネーブル要求によってメモリ制
御装置に複数のメモリボードを同時に有効にさせること
により、初期値の書き込み、リフレッシュの高速化がで
きるという効果がある。
置からのマルチボードイネーブル要求によってメモリ制
御装置に複数のメモリボードを同時に有効にさせること
により、初期値の書き込み、リフレッシュの高速化がで
きるという効果がある。
【図１】本発明の一実施例のメモリ制御装置を用いたシ
ステムのブロック図。
ステムのブロック図。
【図２】本発明の一実施例のメモリ制御装置のブロック
図。
図。
１ アドレスバス
２ データバス
３ 制御バス
４ 中央処理装置
５ リフレッシュ制御装置
６ メモリ制御装置
７，８，９ メモリボード
１０ マルチボードイネーブル信号（中央処理装置
側） １１ マルチボードイネーブル信号（リフレッシュ制
御装置側） １２，１３，１４ ボードイネーブル信号 ２０ タイミング制御部 ２１ マルチボードイネーブル制御部 ２２，２３，２４ ラッチ制御信号 ２５，２６，２７ ラッチ ２８，２９，３０ ラッチ出力 ３１，３２，３３ 比較器 ３４，３５，３６ 比較出力 ３７，３８，３９ マルチボードイネーブル制御出力 ６１ アドレスバスへの接続 ６２ データバスへの接続 ６３ 制御バスへの接続
側） １１ マルチボードイネーブル信号（リフレッシュ制
御装置側） １２，１３，１４ ボードイネーブル信号 ２０ タイミング制御部 ２１ マルチボードイネーブル制御部 ２２，２３，２４ ラッチ制御信号 ２５，２６，２７ ラッチ ２８，２９，３０ ラッチ出力 ３１，３２，３３ 比較器 ３４，３５，３６ 比較出力 ３７，３８，３９ マルチボードイネーブル制御出力 ６１ アドレスバスへの接続 ６２ データバスへの接続 ６３ 制御バスへの接続
Claims (2)
- 【請求項１】 情報を転送する共通の第１のバスと情報
を記憶する領域を指定する共通の第２のバスとに接続さ
れ、ボードイネーブル信号入力端子をそれぞれ持つ複数
のメモリボードに対し個別にボードイネーブル信号を前
記第２のバスの内容および外部からの入力信号により作
成する手段を有することを特徴とするメモリ制御装置。 - 【請求項２】 各メモリボードと共通バスとの間の信号
の授受を許可するボードイネーブル信号を発生する手段
をメモリボード設置の数だけ独立して備え、複数の前記
ボードイネーブル信号を同時に発生する制御手段をさら
に設けたことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16793591A JPH0512102A (ja) | 1991-07-09 | 1991-07-09 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16793591A JPH0512102A (ja) | 1991-07-09 | 1991-07-09 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512102A true JPH0512102A (ja) | 1993-01-22 |
Family
ID=15858787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16793591A Pending JPH0512102A (ja) | 1991-07-09 | 1991-07-09 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512102A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779630B2 (en) | 2009-03-09 | 2014-07-15 | Sma Solar Technology Ag | Power generation system and inverter for feeding power into a three-phase grid |
-
1991
- 1991-07-09 JP JP16793591A patent/JPH0512102A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779630B2 (en) | 2009-03-09 | 2014-07-15 | Sma Solar Technology Ag | Power generation system and inverter for feeding power into a three-phase grid |
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