JPH02216582A

JPH02216582A - パイプライン演算回路

Info

Publication number: JPH02216582A
Application number: JP3748289A
Authority: JP
Inventors: Yukio Endo; 幸男遠藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-16
Filing date: 1989-02-16
Publication date: 1990-08-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパイプライン演算回路に関し、特にディジタル
信号処理プロセッサのパイプライン演算回路に関する。

〔従来の技術〕

音声信号や画像信号に対して実時間処理を施す場合のよ
うに、一連の演算処理を高速に実行するには、乗算器や
加算器などの専用演算器を用いるとともに、これらの演
算器を並列もしくは直列に接続して演算処理の並列化を
図り高速な処理速度を実現する事が多い。

特に、演算器を演算処理の順序に合せて直列接続し、い
わゆるパイプライン処理を実現する構成法は、比較的容
易に演算処理の並列度を上げ、スループットの向上を図
る事ができるためよく用いられている。その−例として
、第４図に、日本電気（株）の信号処理プロセッサμＰ
Ｄ７７２０に採用されているパイプライン演算回路を示
す。詳細な説明は昭和６１年１月発行のμＰＤ７７２０
１５ファずり、シグナル・プロセ、去ユーザーズ壷マニ
ュアルを参照されたい。第４図において、２１は乗算器
、２２は算術論理演算回路、２３はレジスタ、２４．２
５はアキ、ムレータ、２６．２７は入力端子、２８はバ
スである。

このパイプライン演算回路を用いて（１）式に示すよう
な２つのベクトルＸ　＝　（Ｘｏ　、Ｘ　ｔ　−−−−
、Ｘｍ−ｔ）とＹ＝　（Ｙｏ　、　Ｙｔ　、　−−一、
　Ｙ　ｒｒｌ−りとの内積Ａを求める場合の処理の流れ
を考える。

入力端子２６．２７に入力した両ベクトルの要素Ｘｏ、
Ｙｏを乗算器２１が乗算し、乗算結果をレジスタ２３に
格納する。次のステ、ブで、この乗算結果は算術論理演
算回路２２のＰ入力を介してアキュムレータ２５にロー
ドされる。この時、入力端子２６．２７に入力したＸｌ
、Ｙｌに対して乗算器２１で乗算が可能であり、レジス
タ２３にはＸｌ、　Ｙｌの乗算結果が格納される。次の
ステ、プで、算術論理演算回路２２では、先にアキュム
レータ２５にロードされているＸＩ）＊Ｙｏ（Ｑ入力よ
り入力される）とレジスタ２３の値Ｘ１＊Ｙ１とが加算
され、アキュムレータ２５に加算結果を格納する。以下
、ｉ＝２からｍ−１について同様な演算が繰り返され、
アキュムレータ２５にベクトルＸとＹとの内積値Ａが求
まる。

又、同じパイプライン演算回路を用いて（２）式に示す
ようなフィルタ処理を行なう場合にも、上述した内積Ａ
を求める場合のベクトルＹをフィルタ係数Ｃと置換えて
考えれば、同様にしてアキュムレータ２５にフィルタ処
理結果Ｂが求まる。

以上のように、乗算と加算とが繰り返し行われる積和演
算においては、乗算器２１と算術論理演算回路２２とで
同時に乗算と加算が実行できる。

したがって、ベクトルの内積を求める演算や畳み込み演
算のように積和演算を中心とする演算処理に有効である
。

〔発明が解決しようとする課題〕

上述した（１）式の内積演算処理では、パイプライン演
算回路の演算語長を考慮する必要がある。（１）式はｍ
回の累積であるから内積結果Ａは最大ｍ倍になり、演算
回路でオーバーフローしてしまうことがある。このオー
バーフローを避けるため、従来は乗算結果を（１／ｍ）
にした後、累算する方法をとっていた。この方法を上述
した従来のパイプライン演算回路で実現した場合、（１
／ｍ）を乗算するステップが必要となり、パイプライン
を有効に利用出来なくなり、著しい処理効率の劣化が生
じる欠点がある。

又、−船釣に画像信号処理等では、入力信号の振幅がＯ
から１．０の信号として扱う事が多い。上述したパイプ
ライン演算回路で画像信号に対してフィルタ演算処理を
行なう場合、処理結果が負または１．０以上になる場合
が生じる。従って、（２）式の処理後、さらに出力を０
から１．０にリミットする演算処理が必要となる。この
処理を実現する方法として、まず（２）式の結果を以下
のように場合分けし、各場合に対して結果をリミットす
る。

（３）式の処理を上述した従来のパイプライン演算回路
で実現する場合、３回の条件ジャンプと各分岐先での値
の代入処理とが必要となる。これらの処理を行なう場合
も、パイプラインを有効に使用することができず、処理
効率が低下する欠点がある。

本発明の目的は、これら処理効率の低下が起らず、ｌサ
ンプル入力あたりｌインストラクシ、ンで直接計算する
ことができる処理効率の良い演算回路を提供することに
ある。

〔課題を解決するための手段〕

第１の発明のパイプライン演算回路は、外部から供給さ
れる２つの入力をそれぞれ独立に予め設定した量だけビ
ットシフトする可変シフト回路と、この可変シフト回路
の出力を入力として所定の演第２の発明のパイプライン
演算回路は、外部から２つの入力が供給される算術演算
回路と、この算術演算回路の出力を入力とする累算回路
と、この累算回路の出力を予め定めた上限値及び下限値
と並列に比較する比較回路と、この比較回路の比較結果
に基づき前記累算回路の出力、前記上限値又は前記下限
値のいずれか１つを選択出力する選択回路とを備えてい
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブａワク図であり
、ｌ、２は入力端子、１０．２０は可変シフト回路、３
０は乗算を含む算術演算回路、４０は累算回路、３は出
力端子である。

以下、第１図に示した実施例を用いて前述した（１）式
のベクトル内積の計算をする場合について、ベクトルの
次元ｍ　＝　４として、説明する。

入力端子１からＸｏを可変シフト回路１０に入力し、入
力端子２からＹｏを可変シフト回路２゜に入力する。可
変シフト回路１０．２０は、入力信号ｌｏｏ、ｘｏ［−
ｔビット右シフトする演算を施し、入力信号１００，１
０１をｌ／２倍する。

次のステップで、可変シフト回路１０及び２ｏの出力１
０２及び１０３を算術演算回路３０に出力する。算術演
算回路３０は２つの入力を乗算し、乗算結果（１／４　
）　（Ｘｏ＊ｙｏ）を計算する。同時に、可変シフト回
路１０．２０は、入力端子ｌ。

２から次のデータＸｌ、Ｙ１を入力し、入力信号Ｚｏｏ
、１０１を１ビツト右シフトする演算を施す。さらに次
のステ、プで、算術演算回路３ｏの出力１０４を累算回
路４０に転送し、同時に、可変シフト回路１０．２０で
は次の入力Ｘ、、Ｙ！のｌビットシフト演算、算術演算
回路３ｏは（１／４　）　（Ｘ；　＊Ｙ；）を計算する
。

以降、可変シフト回路１０．２０では、入力端子１．２
から入力サンプルＸｉ　、　Ｙｉを入力し、入力信号１
００，１０１を１ビツト右シフトする演算を施す。算術
演算回路３０では、２つの入力の乗算（１／４　）　（
Ｘｉ＊Ｙｉ）を計算し累算回路４０に転送することを繰
り返す。累算回路４０では、転送されてくる乗算結果１
０４と前ステップまでの累算結果との加算を繰シ返す。

以上のようにして、Ｘ３．Ｙ３までの演算を繰り返すと
、累算回路４０では、オーバフローすることなくベクト
ルＸとＹとの内積であるＡ＝（１／４　）（（Ｘｏ＊Ｙ
ｏ）＋（Ｘｔ＊Ｙｔ）＋（Ｘｔ＊Ｙｚ）＋（Ｘｓ’ｋＹ
ｓ））が得られる。

第２図は、本発明の第２の実施例を示すブロック図であ
り、４．５は入力端子、６は出力端子、５０は乗算を含
む算術演算回路、６０は累算回路、７０はリミット回路
である。なお、りばット回路７０の詳細については後述
する。

以下、第２図に示した実施例を用いて前述した（２）式
の計算をする場合について説明する。

入力端子４から入力サンプルＸｏを、入力端子５からフ
ィルタ係数ｃｏをそれぞれ同時に入力し、算術演算回路
５０で（Ｘ６　＊　Ｃｏ　）を計算する。次のステップ
で、算術演算回路５０の出力２０２を累算回路６０に転
送する。同時に算術演算回路５゜は入力端子１．２から
次のデータＸ！、Ｃ，を入力し、（Ｘｓ’ｋＹ１）を計
算する。さらに次のステップで、算術演算回路５０の出
力２０２を累算回路６０に転送し、前ステ、プで算術演
算回路５０から転送されたデータ（Ｘｏ＊Ｃｏ）と累算
する。

以降、算術演算回路５０では、入力端子４から入力サン
プルＸ１、入力端子５からフィルタ係数Ｃ＝を入力し、
２つの入力信号２００．２０１の乗算（Ｘｉ＊Ｃｉ）を
計算し、累算回路６ｏに転送することを繰り返す。累算
回路６０では、転送されてくる乗算結果２０２と前ステ
ップまでの累算結果との加算を繰り返す。以上のように
してＸｒｎ−１゜ｃ　ｍ−、までの演算を繰り返すと、
累算回路６ｏではフィルタ処理結果Ｂ＝（Ｘｏ＊Ｃｏ）
＋（Ｘｌ＊ＣＩ　）　＋　−−−＋　（Ｃｍ−１＊　Ｃ
ｍ−１）が得られる。

次に、前述した（３）式のリミット処理について説明す
る。フィルタ処理結果Ｂをりはット回路７゜に転送する
。リミット回路７０は、詳細は後述するが　’Ａ□“よ
り小さい入力データ２０３に対しては０“を出力し、ｔ
　ｏ“より大きい入力データ２０３に対してはＶ″１．
０“を出力し、その他の場合は入力データ２０３である
フィルタ処理結果Ｂをそのまま出力する。これにより、
信号の振幅がゝＯ“から’１．０“に制限されたフィル
タ処理結果が出力信号２０４として得られる。

第２図のリミット回路７０の詳細を第３図を用いて説明
する。第３図において、７は入力端子、６は出力端子、
７１．７２は比較回路、７３゜７４はレジスタ、７５は
選択回路である。

レジスタ７３には上限りばット値Ｖ″１．Ｏ”が格納さ
れ、レジス、り７４に・は下限リミット値″′０″が格
納されている。

比較回路７１は、入力端子７から入力されるデータ２０
３とレジスタ７３のデータ２０５とを比較し、データ２
０３がデータ２０５より大きい場合、出力信号２０７を
ｌ“とし、小さい場合は１０“を出力する回路である。

一方、比較回路７２は、入力端子７から入力されるデー
タ２０３とレジスタ７４のデータ２０６とを比較し、デ
ータ２０３がデータ２０６よシ小さい場合、出力信号２
０８を１１“とじ、大きい場合は０“を出力する回路で
ある。比較回路７１及び７２は比較動作を並列に行う。

選択回路７５は、レジスタ７３からのデータ２０５と入
力端子７から入力されるデータ２０３とレジスタ７４か
らのデータ２０６との３つのデータから１つを選択し、
選択したデータ２０４を出力端子６に出力する回路であ
る。選択するデータの制御は、比較回路７１の出力２０
７と比較回路７２の出力２０８とに基づいて次のように
行なう。すなわち、比較回路７１，７２の出力（２０７
゜２０８）が（＋００）の場合はレジスタ７３の出力信
号２０５を選択し、（０，１）の場合はレジスタ７４の
出力信号２０６を選択し、その他の場合は入力端子７か
らの入力信号２０３を選択する。

その結果、選択回路７５は０”から１１．０“にリミッ
トされたデータを出力端子６に出力する。

〔発明の効果〕

以上説明し九ように第１の発明によれば、入力スケーリ
ング処理によりパイプラインが途切れることなく効率の
良い演算処理が行なえる。可変シフト回路は小さなハー
ドウェアで実現でき、シフト量はソフトウェアで設定で
きる構成であるから、積和回数を変更したい場合でもソ
フトウェアで柔軟に対応することが出来る。

また、第２の発明によれば、比較回路及び選択回路を有
するリミット回路が行う振幅＋７　（ット処理によりパ
イプラインが途切れることなく効率の良い演算処理が行
なえる。このリミット回路は簡単な回路で構成でき、り
ず、トする値はソフトウェアで設定することが可能であ
り、リミット値を変更したい場合はソフトウェアで柔軟
に対応できる。

ライン演算回路の一例を示すブロック図である。

１．２・・・・・・入力端子、３・・・・・・出力端子
、１０゜２ｏ・・・・・・可変シフト回路、３０・・・
・・・算術演算回路、４ｏ・・・・・・累算回路、５，
６・・・・・・入力端子、７・・・・・・出力端子、５
０・・・・・・算術演算回路、６０・・・・・・累算回
路、７０・・・・・・累算回路、７１．７２・・・・・
・比較口％、７３，７４・・・・・・レジスタ、７５・
・・・・・選択回路。

代理人　弁理士　　内　原　　　晋

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
第２図におけるリミット回路７０の詳細を示すブロック
図、第４図は従来のパイプ￥’ｔｚ区

Claims

【特許請求の範囲】

（１）外部から供給される２つの入力をそれぞれ独立に
予め設定した量だけビットシフトする可変シフト回路と
、この可変シフト回路の出力を入力として所定の演算を
行う算術演算回路と、この算術演算回路の出力を入力と
する累算回路とを備えたことを特徴とするパイプライン
演算回路。
（２）外部から２つの入力が供給される算術演算回路と
、この算術演算回路の出力を入力とする累算回路と、こ
の累算回路の出力を予め定めた上限値及び下限値と並列
に比較する比較回路と、この比較回路の比較結果に基づ
き前記累算回路の出力、前記上限値又は前記下限値のい
ずれか１つを選択出力する選択回路とを備えたことを特
徴とするパイプライン演算回路。