JP6151110B2 - Power converter - Google Patents

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Description

本発明は、電力変換装置に関し、特に半導体スイッチング素子を有する電力変換装置に関する。   The present invention relates to a power converter, and more particularly to a power converter having a semiconductor switching element.

スイッチングサージを抑えることができる従来の電力変換装置として、特許文献１に示すものが知られている。この電力変換装置は、直流電源ラインと、直流中間コンデンサと、インバータを備えている
このうち直流電源ラインは、直流電圧を出力するコンバータの出力端子に接続されている。直流中間コンデンサは、コンバータの出力する直流電圧を平滑化して安定化させる素子である。直流中間コンデンサは直流電源ラインに接続されている。インバータは直流中間コンデンサによって平滑化された直流電源電圧を３相交流電圧に変換する回路である。インバータは、直流電源ラインに接続されている。 As a conventional power converter capable of suppressing a switching surge, the one shown in Patent Document 1 is known. This power conversion device includes a DC power supply line, a DC intermediate capacitor, and an inverter. The DC power supply line is connected to the output terminal of a converter that outputs a DC voltage. The DC intermediate capacitor is an element that smoothes and stabilizes the DC voltage output from the converter. The DC intermediate capacitor is connected to the DC power supply line. The inverter is a circuit that converts a DC power supply voltage smoothed by a DC intermediate capacitor into a three-phase AC voltage. The inverter is connected to a DC power supply line.

さらにこの電力変換装置は、直流電源ラインに並列接続されるコンデンサを備えている。このコンデンサと直流電源ラインのインダクタンスによってＬＣ共振回路が構成される。このＬＣ共振回路によって、インバータのスイッチングに伴って発生するスイッチングサージを抑えることができる。   Furthermore, this power converter includes a capacitor connected in parallel to the DC power supply line. This capacitor and the inductance of the DC power supply line constitute an LC resonance circuit. This LC resonance circuit can suppress a switching surge that occurs with switching of the inverter.

特開２０１０−４１７９０号公報JP 2010-41790 A

特許文献１の電力変換装置では、スイッチングサージを抑えるために直流中間コンデンサ以外に、別途コンデンサを用意する必要がある。そのうえこのコンデンサは、サージ現象で発生する電荷を吸収するために、大きな容量のものである必要がある。   In the power converter of Patent Document 1, it is necessary to prepare a capacitor in addition to the DC intermediate capacitor in order to suppress the switching surge. In addition, this capacitor needs to have a large capacity in order to absorb charges generated by the surge phenomenon.

また、特許文献１の図８には等価回路として配線インダクタンスＬｓ１およびＬｓ２が明示されているが、実際の電力変換回路の配線インダクタンスは分布的に発生するうえに近傍の別配線を流れる電流の影響をうけてその実効的なインダクタンスを把握することは困難である。従って、特許文献１に記載されているように、配線インダクタンスを明確に把握して、別途調達するコンデンサを用いて、所望の並列共振回路を構成することは難しい。   Further, although wiring inductances Ls1 and Ls2 are clearly shown as equivalent circuits in FIG. 8 of Patent Document 1, the wiring inductance of an actual power conversion circuit is generated in a distributed manner, and the influence of a current flowing in another nearby wiring Therefore, it is difficult to grasp the effective inductance. Therefore, as described in Patent Document 1, it is difficult to clearly grasp the wiring inductance and configure a desired parallel resonant circuit using a separately procured capacitor.

さらに、急峻なスイッチング（高いｄＶ／ｄｔおよびｄｉ／ｄｔでのスイッチング）を行う場合には、従来の低いｄｉ／ｄｔでは無視してきた小さな寄生インダクタンスの影響が顕著となるため、大容量の体格の大きなコンデンサでは、そのリード配線や端子などに生じる寄生インダクタンスの影響が無視できなくなり、新たなサージ現象の原因となる悪循環となる。   Furthermore, when performing steep switching (switching at high dV / dt and di / dt), the influence of small parasitic inductance that has been neglected at conventional low di / dt becomes significant, so that the large-capacity physique In the case of a large capacitor, the influence of the parasitic inductance generated in the lead wiring and terminals cannot be ignored, resulting in a vicious circle causing a new surge phenomenon.

従って、スイッチングサージを抑制するためには、特許文献１の図９に記載のように、スナバダイオードＤｓとスナバ抵抗Ｒｓとで構成した並列回路にコンデンサＣｓを直列に接続してスナバ回路をスイッチング素子と並列に接続する対策方法が一般的である。   Therefore, in order to suppress the switching surge, as shown in FIG. 9 of Patent Document 1, a capacitor Cs is connected in series to a parallel circuit composed of a snubber diode Ds and a snubber resistor Rs, and the snubber circuit is switched to a switching element. It is common to take countermeasures to connect in parallel.

しかしながら、前述のコンデンサＣｓにおいてもその配線インダクタンスが発生し、スイッチング素子の端子間電圧（例えば、ドレイン・ソース間）においてサージ電圧とそれに連続する電圧共振振動が発生する。   However, the above-described capacitor Cs also has its wiring inductance, and a surge voltage and a voltage resonance vibration that follows the surge voltage occur in the voltage between terminals of the switching element (for example, between drain and source).

このような共振現象は、スイッチングサージ抑制のために追加したスナバ回路や、スイッチング素子を格納するパワーモジュールの寄生インダクタンス、スイッチング素子の寄生容量等が主要因である。この共振によって発生する放射ノイズや伝導ノイズの抑制には、別途対策が必要となる。   Such a resonance phenomenon is mainly caused by a snubber circuit added for suppressing the switching surge, a parasitic inductance of the power module storing the switching element, a parasitic capacitance of the switching element, and the like. A separate measure is required to suppress radiation noise and conduction noise generated by this resonance.

電力変換器のスイッチング動作時のうち、特にターンオフ時にはサージピーク電圧が発生し、その後、電流変化のある経路の共振インピーダンスに起因するサージ電圧振動が継続する。従来はスナバ回路による抑制を行ったがスイッチングが急峻である場合、スナバ回路内の寄生Ｌやモジュールの寄生容量などにより、数十ＭＨｚ以上での高周波共振が発生してしまう。   During the switching operation of the power converter, a surge peak voltage is generated particularly at the time of turn-off, and then surge voltage oscillation caused by the resonance impedance of a path with a current change continues. Conventionally, suppression by a snubber circuit is performed, but when switching is steep, high-frequency resonance at several tens of MHz or more occurs due to parasitic L in the snubber circuit, parasitic capacitance of the module, or the like.

本発明は、上述した問題を解決するべきなされたものであって、その目的は、半導体スイッチング素子を有する電力変換装置において、共振振動の収束を速やかに実現し、その放射ノイズとなる高調波の電力レベルを低減することにある。   The present invention has been made to solve the above-described problems, and an object of the present invention is to quickly realize resonance vibration convergence in a power conversion device having a semiconductor switching element, and to generate harmonics that become radiation noise. It is to reduce the power level.

そこで本発明の電力変換装置は、直流電源と並列に、平滑コンデンサ回路と、スイッチング素子による第１の直列回路と、スナバ回路による第２の直列回路とを接続するとともに、前記第１の直列回路の前記スイッチング素子の接続点と前記第２の直列回路の前記スナバ回路の接続点との間を接続して構成された電力変換装置であって、前記直流電源と並列に、第１のコンデンサとリアクタンスとの並列回路に第２のコンデンサを直列接続して構成された補償インピーダンス回路が接続されることを特徴とする。   Accordingly, the power conversion device of the present invention connects a smoothing capacitor circuit, a first series circuit using a switching element, and a second series circuit using a snubber circuit in parallel with a DC power supply, and also includes the first series circuit. A power converter configured by connecting a connection point of the switching element and a connection point of the snubber circuit of the second series circuit, wherein the first capacitor and A compensation impedance circuit configured by connecting a second capacitor in series to a parallel circuit with reactance is connected.

本発明によれば、スイッチングに伴って発生するサージ電圧振動を抑制できる電力変換回路を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the power converter circuit which can suppress the surge voltage oscillation generate | occur | produced with switching can be provided.

実施例１に係る電力変換装置の構成例を示す図。The figure which shows the structural example of the power converter device which concerns on Example 1. FIG. 実施例１に適用できる補償インピーダンス回路８の実装構成を示した図。FIG. 3 is a diagram illustrating a mounting configuration of a compensation impedance circuit 8 applicable to the first embodiment. 電力変換装置内のインピーダンスの周波数依存性を示した図。The figure which showed the frequency dependence of the impedance in a power converter device. 補償インピーダンスを用いない従来方式での過渡応答波形を示す図。The figure which shows the transient response waveform in the conventional system which does not use a compensation impedance. 補償インピーダンスを用いた本発明方式での過渡応答波形を示す図。The figure which shows the transient response waveform in this invention system using compensation impedance. 図４、図５のドレイン・ソース間電圧ＶＤＳのＦＦＴ解析結果を示す図。The figure which shows the FFT analysis result of the drain-source voltage VDS of FIG. 4, FIG. 実施例２に係る電力変換装置の構成例を示す図。The figure which shows the structural example of the power converter device which concerns on Example 2. FIG. 実施例３に係る電力変換装置の構成例を示す図。The figure which shows the structural example of the power converter device which concerns on Example 3. FIG.

本発明では、共振周波数にて増加するインピーダンスの周波数特性を考慮し、インピーダンスの値を低減させ、かつ複数周波数に分散させる手段、およびサージ電圧振動を抑制する手段を提供する。   In the present invention, in consideration of the frequency characteristics of the impedance that increases at the resonance frequency, there are provided means for reducing the value of the impedance and distributing it to a plurality of frequencies, and means for suppressing surge voltage oscillation.

上記課題を解決する複数の本発明のうちの一例を挙げるならば以下のようになる。すなわち、本発明の電力変換装置は、直流電源と並列に、平滑コンデンサ回路と、スイッチング素子による第１の直列回路と、スナバ回路による第２の直列回路とを接続するとともに、前記第１の直列回路の前記スイッチング素子の接続点と前記第２の直列回路の前記スナバ回路の接続点との間を接続して構成された電力変換装置であって、前記直流電源と並列に、第１のコンデンサとリアクタンスとの並列回路に第２のコンデンサを直列接続して構成された補償インピーダンス回路が接続されることを特徴とする。   An example of the present invention that solves the above-described problems will be described as follows. In other words, the power conversion device of the present invention connects the smoothing capacitor circuit, the first series circuit by the switching element, and the second series circuit by the snubber circuit in parallel with the DC power supply, and the first series circuit. A power converter configured by connecting between a connection point of the switching element of the circuit and a connection point of the snubber circuit of the second series circuit, wherein the first capacitor is connected in parallel with the DC power supply And a compensation impedance circuit configured by connecting a second capacitor in series to a parallel circuit of a reactance and a reactance.

ここで、例えば前記補償インピーダンス回路の入出力間のインピーダンスの周波数特性は、少なくとも１つ以上の極周波数と１つ以上の零点周波数とを有している構成としてもよい。   Here, for example, the frequency characteristic of the impedance between the input and output of the compensation impedance circuit may have at least one or more pole frequencies and one or more zero frequency.

さらには、例えば前記補償インピーダンス回路の前記極周波数および前記零点周波数は、前記電力変換装置のスイッチングに伴って発生するサージ電圧振動に含まれる共振周波数に対して、前記零点周波数の１つが低周波側に配置され、前記極周波数の１つが高周波側に配置される構成としてもよい。   Further, for example, the pole frequency and the zero point frequency of the compensation impedance circuit are such that one of the zero point frequencies is lower than the resonance frequency included in the surge voltage oscillation generated by the switching of the power converter. It is good also as a structure arrange | positioned by 1 and arrange | positioning one of the said pole frequencies to the high frequency side.

これらの各構成においては、さらに、前記スイッチング素子による前記第１の直列回路はモジュールを構成し、前記モジュールの正電源端子と負電源端子との間に前記補償インピーダンス回路が接続される構成としてもよい。   In each of these configurations, the first series circuit by the switching element may constitute a module, and the compensation impedance circuit may be connected between a positive power supply terminal and a negative power supply terminal of the module. Good.

また、同じく上記の各構成においては、さらに、前記スイッチング素子による前記第１の直列回路は正電源端子と負電源端子とを備えたモジュールを構成し、かつ上側アームを構成する前記スイッチング素子のドレイン近傍と、下側アームを構成する前記スイッチング素子のソース近傍との間に前記補償インピーダンス回路が接続される構成としてもよい。   Further, in each of the above configurations, the first series circuit by the switching element further constitutes a module having a positive power supply terminal and a negative power supply terminal, and the drain of the switching element constituting the upper arm. The compensation impedance circuit may be connected between the vicinity and the vicinity of the source of the switching element constituting the lower arm.

本発明の電力変換装置のより具体的な１つの構成は、例えば、直流電源と、配線を介して直流電源に接続される平滑コンデンサと、正電源配線および負電源配線を介して平滑コンデンサと接続されるパワー半導体モジュールと、パワー半導体モジュールに接続されるゲート駆動制御回路と、パワー半導体モジュールの中間出力端子に接続される誘導性負荷と、パワー半導体モジュールの正電源端子と中間出力端子との間および負電源端子と中間出力端子との間に接続されるスナバ回路と、パワー半導体モジュールの正電源端子と負電源端子とに接続される補償インピーダンス回路とを備えた電力変換装置であって、補償インピーダンス回路は、入出力の２端子を有し、入出力間のインピーダンスの周波数特性は、少なくとも１つ以上の極周波数と１つ以上の零点周波数とを有し、電力変換装置のスイッチングに伴って発生するサージ電圧振動に含まれる周波数成分のうち抑制しようとする周波数に対して、零点周波数の一つが低周波側に配置され、極周波数の１つが高周波側に配置され、電力変換装置のサージ電圧振動の振幅を抑制することを特徴とする。   One more specific configuration of the power conversion device of the present invention includes, for example, a DC power supply, a smoothing capacitor connected to the DC power supply via wiring, and a smoothing capacitor connected to the positive power supply wiring and negative power supply wiring. Power semiconductor module, gate drive control circuit connected to the power semiconductor module, inductive load connected to the intermediate output terminal of the power semiconductor module, and between the positive power supply terminal and the intermediate output terminal of the power semiconductor module A power converter comprising: a snubber circuit connected between the negative power supply terminal and the intermediate output terminal; and a compensation impedance circuit connected to the positive power supply terminal and the negative power supply terminal of the power semiconductor module. The impedance circuit has two input and output terminals, and the frequency characteristic of the impedance between the input and output is at least one polar frequency. And one or more zero-point frequencies, one of the zero-point frequencies is on the low frequency side with respect to the frequency to be suppressed among the frequency components included in the surge voltage oscillation generated along with the switching of the power converter. It arrange | positions and one of the pole frequencies is arrange | positioned at the high frequency side, The amplitude of the surge voltage oscillation of a power converter device is suppressed, It is characterized by the above-mentioned.

ここで、前記補償インピーダンス回路は、第１のコンデンサの一方の端子と第２のコンデンサの一方の端子とを直列接続し、前記第２のコンデンサの２つの端子間にインダクタンスを並列接続し、前記第１のコンデンサの他方の端子と前記第２のコンデンサの他方の端子との２端子を前記補償インピーダンス回路の入出力端子とすることにより構成され、前記補償インピーダンス回路のインピーダンスの周波数依存性は、前記第１の零点周波数の１つを低周波側に配置し、前記第１の極周波数の１つを高周波側に配置するよう、前記第１のコンデンサの容量、前記第２のコンデンサの容量、および前記インダクタンスの少なくともいずれか１つが調整されていることにより調整されている構成としてもよい。   Here, the compensation impedance circuit has one terminal of the first capacitor and one terminal of the second capacitor connected in series, and an inductance is connected in parallel between the two terminals of the second capacitor, The two terminals of the other terminal of the first capacitor and the other terminal of the second capacitor are used as input / output terminals of the compensation impedance circuit, and the frequency dependence of the impedance of the compensation impedance circuit is: The capacitance of the first capacitor, the capacitance of the second capacitor, so that one of the first zero frequency is arranged on the low frequency side and one of the first pole frequencies is arranged on the high frequency side, And it is good also as a structure adjusted by adjusting at least any one of the said inductance.

さらには、前記補償インピーダンス回路は、絶縁基板を挟む複数の導体で構成され、前記複数の導体のうちの第１の導体と第２の導体との間に前記第１のコンデンサが構成され、前記複数の導体のうちの前記第１の導体と第３の導体との間に前記第２のコンデンサが構成され、前記第３の導体によって前記インダクタンスが構成され、前記第２の導体および前記第３の導体にそれぞれ接続された２つの接続端子が、前記パワー半導体モジュールの前記正電源端子と前記負電源端子とに接続される構成としてもよい。   Furthermore, the compensation impedance circuit is configured by a plurality of conductors sandwiching an insulating substrate, and the first capacitor is configured between a first conductor and a second conductor of the plurality of conductors, The second capacitor is configured between the first conductor and the third conductor of the plurality of conductors, the inductance is configured by the third conductor, and the second conductor and the third conductor are configured. Two connection terminals respectively connected to the conductors may be connected to the positive power supply terminal and the negative power supply terminal of the power semiconductor module.

またさらには、前記補償インピーダンス回路は、前記第２の導体および前記第３の導体の少なくともいずれか一方の導体パターンの一部の切り離しにより、前記第１のコンデンサの容量および前記第２のコンデンサの容量の少なくともいずれか一方を変更することが可能な構成であり、前記第１のコンデンサの容量および前記第２のコンデンサの容量の少なくともいずれか一方の変更は、前記電力変換装置のサージ電圧振動の振幅の抑制を最大にするように行われる構成としてもよい。   Still further, the compensation impedance circuit may include a capacitance of the first capacitor and a capacitance of the second capacitor by separating a part of a conductor pattern of at least one of the second conductor and the third conductor. At least one of the capacities can be changed, and the change of at least one of the capacities of the first capacitor and the second capacitor is caused by surge voltage oscillation of the power converter. It is good also as a structure performed so that suppression of an amplitude may be maximized.

本発明の電力変換装置のより具体的な他の１つの構成は、例えば、直流電源と、配線を介して前記直流電源に接続される平滑コンデンサと、正電源配線および負電源配線を介して前記平滑コンデンサと接続されるパワー半導体モジュールと、該パワー半導体モジュールに接続されるゲート駆動制御回路と、前記パワー半導体モジュールの中間出力端子に接続される誘導性負荷と、前記パワー半導体モジュールの正電源端子と前記中間出力端子との間および負電源端子と前記中間出力端子との間に接続されるスナバ回路と、前記パワー半導体モジュールに内包される補償インピーダンス回路とを備えた電力変換装置であって、前記補償インピーダンス回路は、入出力の２端子を有し、入出力間のインピーダンスの周波数特性は、少なくとも１つ以上の極周波数と１つ以上の零点周波数とを有し、前記電力変換装置のスイッチングに伴って発生するサージ電圧振動に含まれる周波数成分のうち抑制しようとする周波数に対して、前記零点周波数の一つが低周波側に配置され、前記極周波数の１つが高周波側に配置され、前記電力変換装置のサージ電圧振動の振幅を抑制することを特徴とする。   Another more specific configuration of the power conversion device of the present invention is, for example, a DC power supply, a smoothing capacitor connected to the DC power supply via a wiring, the positive power supply wiring, and the negative power supply wiring. A power semiconductor module connected to a smoothing capacitor, a gate drive control circuit connected to the power semiconductor module, an inductive load connected to an intermediate output terminal of the power semiconductor module, and a positive power supply terminal of the power semiconductor module A snubber circuit connected between the intermediate output terminal and a negative power supply terminal and the intermediate output terminal, and a compensation impedance circuit included in the power semiconductor module, The compensation impedance circuit has two terminals for input and output, and at least one frequency characteristic of impedance between the input and output is provided. An upper pole frequency and one or more zero frequency, and with respect to a frequency to be suppressed among frequency components included in a surge voltage oscillation generated by switching of the power converter, the zero frequency One is arranged on the low frequency side, and one of the polar frequencies is arranged on the high frequency side to suppress the amplitude of surge voltage oscillation of the power converter.

ここで、前記パワー半導体モジュールは、正電源側の主端子と、負電源側の主端子と、中間出力端子と、前記主端子群が接続される第１の絶縁基板とを有し、前記補償インピーダンス回路は、前記第１の絶縁基板に接続される構成としてもよい。   Here, the power semiconductor module includes a main terminal on the positive power supply side, a main terminal on the negative power supply side, an intermediate output terminal, and a first insulating substrate to which the main terminal group is connected, and the compensation The impedance circuit may be configured to be connected to the first insulating substrate.

これらの各構成においては、さらに、前記パワー半導体モジュールは、絶縁基板を挟む複数の導体で構成され、前記補償インピーダンス回路は、前記複数の導体のうちの第１の導体が前記複数の導体のうちの第２の導体との間に絶縁基板を誘電体として見込む第１の並行平板容量を構成し、前記複数の導体のうちの第３の導体が前記第２の導体との間に絶縁基板を誘電体として見込む第２の並行平板容量を構成し、前記第３の導体の一部にインダクタンスを発生するミアンダ状パターンが形成され、さらに前記ミアンダ上パターンの一端が第１のビアホール群によって前記第２の導体と接続され、前記第１の導体と前記第３の導体とをそれぞれ入力端子と出力端子とすることにより構成され、前記第１の導体は前記複数の導体のうちの第４の導体と接続され、前記第３の導体は前記複数の導体のうちの第５の導体と接続され、前記第４の導体および前記第５の導体はそれぞれ正電源端子用主端子および負電源端子用主端子と接続されてそれぞれ前記パワー半導体モジュールの前記正電源端子および前記負電源端子に接続され、前記第４の導体は第１のスイッチング素子チップのドレインおよび還流ダイオードチップのカソードと接続され、前記複数の導体のうちの第６の導体はボンディングワイヤを介して前記第１のスイッチング素子チップのゲート端子と接続され、前記複数の導体のうちの第７の導体は、前記第１のスイッチング素子チップのソースおよび前記還流ダイオードチップのアノードとボンディングワイヤを介して接続され、かつ、第２のスイッチング素子チップのドレインおよび還流ダイオードチップのカソードと接続され、かつ、前記パワー半導体モジュールの中間端子の主端子と接続され、前記複数の導体のうちの第８の導体は、ボンディングワイヤを介して前記第２のスイッチング素子チップのゲート端子と接続され、前記複数の導体のうちの第９の導体は、前記第２のスイッチング素子チップのソースおよび前記還流ダイオードチップのアノードとボンディングワイヤを介して接続され、かつ、第２のビアホール群を介して前記複数の導体のうち裏面側導体である第１０の導体と接続され、前記第１０の導体は、第３のビアホール群を介して前記第５の導体と接続され、前記補償インピーダンス回路は、前記パワー半導体モジュールと共通の混載基板上に形成される構成としてもよい。   In each of these configurations, the power semiconductor module further includes a plurality of conductors sandwiching an insulating substrate, and the compensation impedance circuit includes a first conductor of the plurality of conductors out of the plurality of conductors. A first parallel plate capacitor is formed between the second conductor and the second conductor, and a third parallel conductor of the plurality of conductors is disposed between the second conductor and the second conductor. A meandering pattern that forms a second parallel plate capacitance that is expected as a dielectric, generates an inductance in a part of the third conductor, and one end of the upper pattern on the meander is formed by the first via hole group. And the first conductor and the third conductor are used as an input terminal and an output terminal, respectively, and the first conductor is a fourth of the plurality of conductors. The third conductor is connected to a fifth conductor of the plurality of conductors, and the fourth conductor and the fifth conductor are for a positive power supply terminal main terminal and a negative power supply terminal, respectively. Connected to the main terminal and connected to the positive power supply terminal and the negative power supply terminal of the power semiconductor module, respectively, the fourth conductor is connected to the drain of the first switching element chip and the cathode of the freewheeling diode chip, A sixth conductor of the plurality of conductors is connected to a gate terminal of the first switching element chip via a bonding wire, and a seventh conductor of the plurality of conductors is the first switching element chip. And the anode of the freewheeling diode chip via a bonding wire, and the second switching element chip And an eighth conductor of the plurality of conductors is connected to the second switching via a bonding wire, and is connected to the cathode of the free-wheeling diode chip and to the main terminal of the intermediate terminal of the power semiconductor module. The ninth conductor of the plurality of conductors is connected to the source of the second switching element chip and the anode of the free-wheeling diode chip via a bonding wire, and is connected to the gate terminal of the element chip. A tenth conductor that is a back-side conductor among the plurality of conductors via two via hole groups, and the tenth conductor is connected to the fifth conductor via a third via hole group; The compensation impedance circuit may be formed on a mixed substrate common to the power semiconductor module.

また、これらの各構成においては、さらに、前記補償インピーダンス回路の入出力端子間の絶縁耐圧は、前記電力変換装置の前記直流電源電圧の２倍以上の絶縁耐圧である構成としてもよい。   In each of these configurations, the withstand voltage between the input and output terminals of the compensation impedance circuit may be a withstand voltage that is twice or more the DC power supply voltage of the power converter.

以下、本発明の実施例について図面を用いて説明する。   Embodiments of the present invention will be described below with reference to the drawings.

実施例１では、サージ電圧の振動を抑制する電力変換装置１００の例を説明する。   Example 1 demonstrates the example of the power converter device 100 which suppresses the vibration of a surge voltage.

図１に実施例１に係る電力変換装置１００の構成図を示す。図１において、電力変換装置１００は、直流電源１、平滑コンデンサ２、正電源配線３ａ、負電源配線３ｂ、パワー半導体モジュール４、ゲート駆動制御回路５、誘導性負荷６、スナバ回路７、補償インピーダンス回路８で構成されている。   The block diagram of the power converter device 100 which concerns on FIG. 1 at Example 1 is shown. In FIG. 1, a power converter 100 includes a DC power supply 1, a smoothing capacitor 2, a positive power supply wiring 3a, a negative power supply wiring 3b, a power semiconductor module 4, a gate drive control circuit 5, an inductive load 6, a snubber circuit 7, a compensation impedance. The circuit 8 is configured.

このうち直流電源１は寄生抵抗と寄生インダクタンスを含む配線１１ａおよび１１ｂを介して平滑コンデンサ２の両端に接続されている。尚、以降の説明では配線に伴う寄生抵抗については特に必要がない限り説明を割愛する。配線には寄生抵抗と寄生インダクタンスが生じるが、本発明に関しては寄生抵抗の値が主要ではないためである。   Among these, the DC power source 1 is connected to both ends of the smoothing capacitor 2 through wirings 11a and 11b including parasitic resistance and parasitic inductance. In the following description, description of parasitic resistance associated with wiring is omitted unless particularly necessary. This is because a parasitic resistance and a parasitic inductance are generated in the wiring, but the value of the parasitic resistance is not main in the present invention.

平滑コンデンサ２は、主コンデンサ２１と直列に生じる寄生インダクタンス２２で構成される。   The smoothing capacitor 2 includes a parasitic inductance 22 generated in series with the main capacitor 21.

正電源配線３ａおよび負電源配線３ｂは、平滑コンデンサ２の両端をパワー半導体モジュール４の正電源端子４７と負電源端子４８に接続されるが、この部分の配線は主にインダクタンス（寄生インダクタンス）として機能する。   The positive power supply wiring 3 a and the negative power supply wiring 3 b are connected at both ends of the smoothing capacitor 2 to the positive power supply terminal 47 and the negative power supply terminal 48 of the power semiconductor module 4. The wiring in this portion is mainly used as an inductance (parasitic inductance). Function.

パワー半導体モジュール４は、上アームではスイッチング素子４１と還流ダイオード４３を逆並列接続し、下アームではスイッチング素子４２と還流ダイオード４４を逆並列接続した構成をとる。上下アームの接続点が中間端子４９である。スイッチング素子４１のゲート駆動端子４Ｇ１とソース駆動端子４Ｓ１は、ゲート駆動回路５ａに接続され、またスイッチング素子４２のゲート駆動端子４Ｇ２とソース駆動端子４Ｓ２は、ゲート駆動回路５ｂに接続される。なお図１では、パワー半導体モジュール４を構成する主端子や絶縁基板に生じる寄生インダクタンス４５ａ〜４５ｅを表記しているが、実回路上にインダクタンス素子が直接配線接続されたことを表したものでないことは言うまでもない。   The power semiconductor module 4 has a configuration in which the switching element 41 and the freewheeling diode 43 are connected in antiparallel on the upper arm, and the switching element 42 and the freewheeling diode 44 are connected in reverse parallel on the lower arm. A connection point between the upper and lower arms is an intermediate terminal 49. The gate drive terminal 4G1 and the source drive terminal 4S1 of the switching element 41 are connected to the gate drive circuit 5a, and the gate drive terminal 4G2 and the source drive terminal 4S2 of the switching element 42 are connected to the gate drive circuit 5b. In FIG. 1, the parasitic inductances 45a to 45e generated in the main terminals and the insulating substrate constituting the power semiconductor module 4 are shown. However, this does not represent that the inductance element is directly connected to the wiring on the actual circuit. Needless to say.

ゲート駆動制御回路５は、パワー半導体モジュール４のスイッチング素子４１，４２を駆動するために用いられ、そのゲート駆動信号はゲート駆動制御回路５の内部にて生成される。   The gate drive control circuit 5 is used to drive the switching elements 41 and 42 of the power semiconductor module 4, and the gate drive signal is generated inside the gate drive control circuit 5.

誘導性負荷６は、パワー半導体モジュール４の出力負荷として接続され、例えばモータや電力系統網などに接続するためのフィルタリアクトルである。本実施例では発明の効果の説明に関わらないために、負荷の種別についての言及は割愛する。   The inductive load 6 is connected as an output load of the power semiconductor module 4 and is, for example, a filter reactor for connecting to a motor, a power system network, or the like. In this embodiment, since it is not related to the explanation of the effect of the invention, the reference to the type of load is omitted.

スナバ回路７（７ａ，７ｂ）は、例として放電阻止型ＲＣＤスナバ回路を用いて示している。スナバ回路７ａはパワー半導体モジュール４の正電源端子４７と中間端子４９の間に接続され、スナバ回路７ｂはパワー半導体モジュール４の中間端子４９と負電源端子４８の間にそれぞれ接続されている。スナバ回路７（７ａ，７ｂ）は、スナバコンデンサ７１、ダイオード７２、抵抗７３によって構成されている。なお図示では、スナバ回路７（７ａ，７ｂ）内の寄生インダクタンスを７４として表記しているが、これも実回路上にインダクタンス素子が直接配線接続されたことを表したものでない。   As an example, the snubber circuit 7 (7a, 7b) is shown using a discharge blocking RCD snubber circuit. The snubber circuit 7 a is connected between the positive power supply terminal 47 and the intermediate terminal 49 of the power semiconductor module 4, and the snubber circuit 7 b is connected between the intermediate terminal 49 and the negative power supply terminal 48 of the power semiconductor module 4. The snubber circuit 7 (7a, 7b) includes a snubber capacitor 71, a diode 72, and a resistor 73. In the drawing, the parasitic inductance in the snubber circuit 7 (7a, 7b) is represented as 74, but this also does not represent that the inductance element is directly connected to the wiring on the actual circuit.

係る構成のスナバ回路７（７ａ，７ｂ）では、スイッチング素子４１，４２がターンオフしたときのスイッチングサージ発生時に、寄生インダクタンス７４に蓄積するエネルギーをコンデンサ７１にて引き込むために比較的大きなコンデンサ７１の容量が必要となる。特に急峻なスイッチングの場合には、その直列寄生インダクタンス７４が影響してスナバ回路７の素子の寄生インダクタンス７４によるスイッチングサージが発生する。   In the snubber circuit 7 (7a, 7b) having such a configuration, the capacitor 71 has a relatively large capacitance so that the energy stored in the parasitic inductance 74 is drawn by the capacitor 71 when a switching surge occurs when the switching elements 41, 42 are turned off. Is required. Particularly in the case of steep switching, the series parasitic inductance 74 affects the switching surge due to the parasitic inductance 74 of the elements of the snubber circuit 7.

実施例１の電力変換装置１００は、補償インピーダンス回路８に工夫を施したものである。この補償インピーダンス回路８は、パワー半導体モジュール４の正負の電源端子４７，４８間に接続され、直列接続された２つのコンデンサ８１および８２とコンデンサ８２に並列接続されるインダクタ８３から成る。なおインダクタ８３は寄生インダクタンスではなく、実回路上にインダクタンス素子が直接配線接続されたものである。   The power conversion device 100 according to the first embodiment is a device in which the compensation impedance circuit 8 is devised. The compensation impedance circuit 8 is connected between the positive and negative power supply terminals 47 and 48 of the power semiconductor module 4 and includes two capacitors 81 and 82 connected in series and an inductor 83 connected in parallel to the capacitor 82. The inductor 83 is not a parasitic inductance, but an inductance element directly connected by wiring on an actual circuit.

この補償インピーダンス回路８を構成するコンデンサ８１、８２と、インダクタ８３の各素子の容量は、スイッチングサージによるサージ電圧振動を抑制する観点から定められている。そのために、その合成インピーダンスの周波数依存性は、少なくとも１つ以上の零点周波数（ｆｃｚ）と極周波数（ｆｃｐ）を有し、サージ振動周波数を決めるインピーダンスのピーク周波数（ｆｓｐ）に対して、零点周波数ｆｃｚ＜ピーク周波数ｆｓｐ＜極周波数ｆｃｐとなるように構成素子の値が決定されたものである。   Capacitors 81 and 82 constituting the compensation impedance circuit 8 and the capacitance of each element of the inductor 83 are determined from the viewpoint of suppressing surge voltage oscillation due to switching surge. Therefore, the frequency dependence of the composite impedance has at least one zero frequency (fcz) and a pole frequency (fcp), and the zero frequency is the peak frequency (fsp) of the impedance that determines the surge vibration frequency. The values of the constituent elements are determined so that fcz <peak frequency fsp <polar frequency fcp.

次に、図１から図５を参照して、実施例１の電力変換装置の動作を説明する。まず図１のパワー半導体モジュール４において、スイッチング素子４１及び４２がスイッチングすると、それに伴ってサージ電圧が発生する。例えば、パワー半導体モジュール４のスイッチング素子４２が導通から遮断へとターンオフする場合に、スイッチング素子４２のドレイン・ソース間に、電源１が供給する直流電圧Ｅに加えサージピーク電圧ΔＶ（＝Ｌ・ｄｉ／ｄｔ）が発生する。ここでＬは、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインダクタンスの総和値である。ｄｉ／ｄｔは、スイッチング素子４２の導通から遮断への過渡電流の時間変化率である。   Next, the operation of the power conversion apparatus according to the first embodiment will be described with reference to FIGS. 1 to 5. First, in the power semiconductor module 4 of FIG. 1, when the switching elements 41 and 42 are switched, a surge voltage is generated accordingly. For example, when the switching element 42 of the power semiconductor module 4 is turned off from conduction to cutoff, the surge peak voltage ΔV (= L · di) is added between the drain and source of the switching element 42 in addition to the DC voltage E supplied by the power source 1. / Dt) occurs. Here, L is the total value of inductance when the power converter is viewed from the drain / source of the switching element 42. di / dt is a time change rate of the transient current from the conduction to the interruption of the switching element 42.

サージピークの発生後、スイッチング素子４２のドレイン・ソース間にはサージ電圧振動が発生する。その振動周期は、電力変換装置１００内の寄生インダクタンスＬｓｐと寄生コンデンサ容量Ｃｓｐによって決定される。ここで、寄生インダクタンスＬｓｐと寄生コンデンサ容量Ｃｓｐは、単一の寄生インダクタンス、単一の寄生コンデンサ容量ではない。   After the occurrence of the surge peak, surge voltage oscillation occurs between the drain and source of the switching element 42. The oscillation period is determined by the parasitic inductance Lsp and the parasitic capacitor capacitance Csp in the power conversion device 100. Here, the parasitic inductance Lsp and the parasitic capacitor capacitance Csp are not a single parasitic inductance and a single parasitic capacitor capacitance.

例えば寄生インダクタンスＬｓｐについて示せば、スナバ回路７内の寄生インダクタンスやパワー半導体モジュール４内部の寄生インダクタンス等の総和である。寄生コンデンサ容量Ｃｓｐについて示せば、パワー半導体モジュール４を構成するスイッチング素子４１，４２や還流ダイオード４３，４４の寄生容量の総和である。但し、寄生インダクタンスＬｓｐと寄生コンデンサ容量Ｃｓｐを構成する寄生素子は、スイッチングの際に電流変動が生じる経路に在る寄生素子である。   For example, the parasitic inductance Lsp is the sum of the parasitic inductance in the snubber circuit 7 and the parasitic inductance in the power semiconductor module 4. The parasitic capacitor capacitance Csp is the sum of the parasitic capacitances of the switching elements 41 and 42 and the freewheeling diodes 43 and 44 constituting the power semiconductor module 4. However, the parasitic elements constituting the parasitic inductance Lsp and the parasitic capacitor capacitance Csp are parasitic elements in a path where current fluctuation occurs during switching.

例としてターンオフ時のスイッチング素子のドレイン・ソース間の電圧と電流の従来における過渡応答について図４に示している。図４は補償インピーダンス８を用いない従来方式の過渡応答波形である。この波形は、図１の電力変換装置１００の回路例において、補償インピーダンス８を削除した場合の計算機解析によって算出されている。   As an example, FIG. 4 shows a conventional transient response of the voltage and current between the drain and source of the switching element at turn-off. FIG. 4 shows a conventional transient response waveform that does not use the compensation impedance 8. This waveform is calculated by computer analysis when the compensation impedance 8 is deleted in the circuit example of the power conversion apparatus 100 of FIG.

図４において、横軸はスイッチング素子のターンオフ前後の時間を示している。またこの図の縦軸には、スイッチング素子のドレイン・ソース間の電圧ＶＤＳとドレイン電流ＩＤを表示している。   In FIG. 4, the horizontal axis indicates the time before and after the switching element is turned off. In addition, the vertical axis of this figure represents the drain-source voltage VDS and the drain current ID of the switching element.

図の上側の波形がドレイン・ソース間の電圧ＶＤＳであり、ターンオフ前に０（Ｖ）であったものが、ターンオフにより急速に増加して最大６９７（Ｖ）に達し、その後減衰振動をしながら６００（Ｖ）で安定する。但し、過渡的に振動周期周波数４１（ＭＨＺ）で振動し、振動電圧が６００±１０（Ｖ）に至るまでに４１５（ｎｓ）を要した。このようにターンオフとともに、ドレイン・ソース間の電圧ＶＤＳは、６００（Ｖ）の直流電圧へと変化する過程で、約１００（Ｖ）のサージピーク電圧ΔＶが発生し、その後に周期約４１（ＭＨｚ）の振動が生じている。   The waveform on the upper side of the figure is the drain-source voltage VDS, which was 0 (V) before turn-off, rapidly increased by turn-off to reach a maximum of 697 (V), and then damped oscillation Stable at 600 (V). However, it took 415 (ns) for the vibration voltage to reach 600 ± 10 (V) transiently with vibration periodic frequency 41 (MHZ). Thus, with the turn-off, the drain-source voltage VDS changes to a DC voltage of 600 (V), and a surge peak voltage ΔV of about 100 (V) is generated. ) Is generated.

スイッチング素子の電流波形も同様に振動が生じる。図の下側の波形がドレイン電流ＩＤであり、ターンオフ前に４０（Ａ）であったものが、ターンオフにより急速に減少し、その後減衰振動をしながら０（Ａ）で安定する。但し、振動周期周波数４１（ＭＨＺ）で振動が生じている。   Similarly, the current waveform of the switching element also vibrates. The waveform on the lower side of the figure is the drain current ID, which is 40 (A) before turn-off, rapidly decreases by turn-off, and then stabilizes at 0 (A) while performing damped oscillation. However, vibration is generated at a vibration periodic frequency 41 (MHZ).

図４の電圧振動の周期は、上述のように寄生インダクタンスＬｓｐと寄生コンデンサ容量Ｃｓｐの共振周波数と等しい。図１において、補償インピーダンス回路８を用いない場合に、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインピーダンスの特性例を図３に示す。図３は、横軸に周波数、縦軸にインピーダンスを示したものであり、図３の上の特性は、周波数が１０５から１０９までの広範囲な、全体特性を示しており、図３の下の特性はその一部領域（１０７から１０８）を拡大して示している。この図では、実線で示す特性Ｌ１が、補償インピーダンスが無い場合のインピーダンスの周波数依存性である。 4 is equal to the resonance frequency of the parasitic inductance Lsp and the parasitic capacitor capacitance Csp as described above. FIG. 3 shows an example of impedance characteristics when the power converter is viewed from the drain / source of the switching element 42 when the compensation impedance circuit 8 is not used in FIG. FIG. 3 shows the frequency on the horizontal axis and the impedance on the vertical axis. The upper characteristic of FIG. 3 shows a wide range of overall characteristics from 10 5 to 10 9 . The lower characteristic shows an enlarged partial region (10 7 to 10 8 ). In this figure, the characteristic L1 indicated by the solid line is the frequency dependence of the impedance when there is no compensation impedance.

図３においてＬ１は、周波数が１０７以下の領域では周波数増加に伴いインピーダンスが減少し、１０８近傍まで増加して１００（Ω）程度に達し、その後１０（Ω）程度に低下する特性である。このように補償インピーダンス回路８を用いない場合、スイッチング素子４２のドレイン・ソースから電力変換器を見たときのインピーダンスの周波数依存特性は、インピーダンスが最大になる点と最小になる点を含んでいる。 In FIG. 3, L1 is a characteristic in which the impedance decreases as the frequency increases in the region where the frequency is 10 7 or less, increases to near 10 8 , reaches about 100 (Ω), and then decreases to about 10 (Ω). . When the compensation impedance circuit 8 is not used in this way, the frequency dependence characteristic of the impedance when the power converter is viewed from the drain / source of the switching element 42 includes a point at which the impedance is maximized and a point at which the impedance is minimized. .

さらに拡大図で最大となる点（並列共振点）を検証すると、この図３の例では、並列共振が周波数ｆｓｐ＝５３．７（ＭＨｚ）で発生し、そのピークインピーダンスの絶対値は１４３．２（Ω）である。このピークインピーダンスのため、スイッチングが発生した場合に、広帯域の過渡電流が発生し、そのうちインピーダンスの絶対値の大きな周波数、ここでは上記の並列共振周波数（５３．７（ＭＨｚ））のインピーダンスが顕著となって、サージピーク電圧発生後の電圧振動特性に支配的になる。   Further, when the maximum point (parallel resonance point) is verified in the enlarged view, in the example of FIG. 3, parallel resonance occurs at the frequency fsp = 53.7 (MHz), and the absolute value of the peak impedance is 143.2. (Ω). Because of this peak impedance, when switching occurs, a wide-band transient current is generated, of which a frequency having a large absolute value of impedance, here, an impedance of the parallel resonance frequency (53.7 (MHz)) is remarkable. Thus, the voltage oscillation characteristics after the occurrence of the surge peak voltage become dominant.

従って、サージ電圧振動を抑制するには、共振によって生じるピークインピーダンス（ｆｓｐ）の絶対値を低減すればよい。そこで、補償インピーダンス８を用いて、上記のピークインピーダンスの低減を可能にする。   Therefore, in order to suppress the surge voltage oscillation, the absolute value of the peak impedance (fsp) generated by resonance may be reduced. Therefore, the compensation impedance 8 is used to reduce the peak impedance.

補償インピーダンス８は、上記の回路構成を採っている。つまり、図１に示したように第１のコンデンサ８２とリアクタンス８３を並列接続した回路に、さらに第２のコンデンサ８１を直列配置した回路構成のものである。補償インピーダンス８の端子間のインピーダンスの周波数の依存性は、図３の点線で示す特性Ｌ２である。図３の上の特性に示すように、特性Ｌ２は、周波数の上昇とともにインピーダンス低下し、その後周波数の上昇とともにインピーダンス増加し、その後周波数の上昇とともにインピーダンス低下する特性を示す。この特性はインピーダンスが最大になる点と最小になる点を含んでいる。   The compensation impedance 8 adopts the above circuit configuration. In other words, as shown in FIG. 1, the circuit configuration is such that the first capacitor 82 and the reactance 83 are connected in parallel, and the second capacitor 81 is further arranged in series. The frequency dependence of the impedance between the terminals of the compensation impedance 8 is a characteristic L2 indicated by a dotted line in FIG. As shown in the upper characteristic of FIG. 3, the characteristic L <b> 2 shows a characteristic in which the impedance decreases with increasing frequency, then increases with increasing frequency, and then decreases with increasing frequency. This characteristic includes a point where the impedance is maximized and a point where the impedance is minimized.

さらに拡大図で最大、最小となる点を検証すると、この図３の例では、インピーダンスが最大になる点の周波数がｆｃｐであり、最小になる点の周波数がｆｃｚである。図１の実施例１の補償インピーダンス８の構成において、補償インピーダンス８の各構成素子の定数を例えば、それぞれ第２のコンデンサ８１＝８５０（ｐＦ）、第１のコンデンサ８２＝２１０（ｐＦ）、並列リアクタンス８３＝１５（ｎＨ）に選定したとする。   Further, when the maximum and minimum points are verified in the enlarged view, in the example of FIG. 3, the frequency at the point where the impedance is maximum is fcp, and the frequency at the minimum point is fcz. In the configuration of the compensation impedance 8 of the first embodiment shown in FIG. 1, the constants of the components of the compensation impedance 8 are, for example, the second capacitor 81 = 850 (pF) and the first capacitor 82 = 210 (pF), respectively. Assume that reactance 83 = 15 (nH) is selected.

このとき、インピーダンスが最小になる点（零点周波数（ｆｃｚ））と、インピーダンスが最大になる点（極周波数（ｆｃｐ））を有し、それぞれ、零点周波数ｆｃｚは３９．８（ＭＨｚ）、かつ１．５（Ω）の零点周波数インピーダンスであり、極周波数ｆｃｐは８９．１（ＭＨｚ）、７１．５（Ω）の極周波数インピーダンスを取る。   At this time, it has a point where the impedance becomes minimum (zero frequency (fcz)) and a point where the impedance becomes maximum (polar frequency (fcp)), and the zero point frequency fcz is 39.8 (MHz) and 1 respectively. .5 (Ω), and the pole frequency fcp takes 89.1 (MHz) and 71.5 (Ω) pole frequency impedance.

本発明では、補償インピーダンス８の各構成素子の定数を決定するにあたり、その結果得られる零点周波数ｆｃｚと極周波数ｆｃｐが、前述の並列共振周波数ｆｓｐとの関係で、
零点周波数ｆｃｚ＜並列共振周波数ｆｓｐ＜極周波数ｆｃｐの周波数の関係を有するように選定する。 In the present invention, in determining the constant of each component of the compensation impedance 8, the zero frequency fcz and the pole frequency fcp obtained as a result are related to the parallel resonance frequency fsp described above.
Selection is made so as to have a relationship of zero point frequency fcz <parallel resonance frequency fsp <polar frequency fcp.

このようにして決定された補償インピーダンス８を、パワー半導体モジュール４の正と負の電源端子４７，４８間に接続する。本来は着目するスイッチング素子のドレイン・ソース間に接続することが最も効果的であるが、スイッチング素子４１および４２のいずれにも補償インピーダンスの効果が得られるようにするため、パワー半導体モジュールの正と負の電源端子４７，４８間に接続する。   The compensation impedance 8 determined in this way is connected between the positive and negative power supply terminals 47 and 48 of the power semiconductor module 4. Originally, it is most effective to connect between the drain and source of the switching element of interest, but in order to obtain the effect of compensation impedance in both of the switching elements 41 and 42, Connected between negative power supply terminals 47 and 48.

このようにして決定した補償インピーダンス回路８を用いた場合には、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインピーダンスの周波数依存性は、図３の実線に丸シンボルの特性Ｌ３となる。補償後の特性Ｌ３は、全体的には高周波数域（１０７以上の領域）において特性Ｌ１を右側（高周波数側）にシフトし、かつ最大値を２つ生じており、さらに特性Ｌ１の最大値を低減したものとなっている。 When the compensated impedance circuit 8 determined in this way is used, the frequency dependence of the impedance when the power converter is viewed from the drain / source of the switching element 42 is shown by the characteristic L3 of the circle symbol in the solid line in FIG. It becomes. The compensated characteristic L3 generally shifts the characteristic L1 to the right side (high frequency side) in the high frequency region (10 7 or more region), and has two maximum values. The value is reduced.

本発明の場合に、特性Ｌ１の最大値を低減し、最大値を２つ生じたことに技術的な価値がある。図３下の図には、補償前後の特性の変化の様子が仔細に現れている。図３下の拡大図において、補償インピーダンスを用いない場合の特性Ｌ１と、補償インピーダンス自身の特性Ｌ２とでは、その並列合成インピーダンスはほぼ等しい。   In the case of the present invention, it is technically valuable to reduce the maximum value of the characteristic L1 and generate two maximum values. In the lower figure of FIG. 3, the state of the characteristic change before and after the compensation appears in detail. In the enlarged view at the bottom of FIG. 3, the parallel combined impedance is substantially equal between the characteristic L1 when the compensation impedance is not used and the characteristic L2 of the compensation impedance itself.

本発明の補償により、その周波数依存性は、２つの最大値を有するものとなっている。このうち低周波数側に現れた最大値は、補償前の並列共振周波数ｆｓｐより低周波数のｆｓｐ１で生じており、この時の周波数は２５．７（ＭＨＺ）、インピーダンスは２０．９（Ω）の点での共振となっている。また高周波数側に現れた最大値は、補償前の並列共振周波数ｆｓｐより高周波数のｆｓｐ２で生じており、この時の周波数は６９．１（ＭＨＺ）、７５．５（Ω）の点での共振が得られている。これら２つのピーク点のインピーダンスは、補償前のピーク点でのインピーダンスよりも小さいものとされている。   Due to the compensation of the present invention, the frequency dependence has two maximum values. Among these, the maximum value appearing on the low frequency side occurs at fsp1 that is lower than the parallel resonance frequency fsp before compensation, and the frequency at this time is 25.7 (MHZ) and the impedance is 20.9 (Ω). Resonance at a point. The maximum value appearing on the high frequency side occurs at fsp2 that is higher than the parallel resonance frequency fsp before compensation, and the frequency at this time is 69.1 (MHZ) and 75.5 (Ω). Resonance is obtained. The impedance of these two peak points is set to be smaller than the impedance at the peak point before compensation.

このように本発明では、従来の単一ピークインピーダンス特性Ｌ１を、２つのピークインピーダンス周波数に分散し、そのピークインピーダンス値もまた低減できる。また、ピーク周波数だけでなく、補償インピーダンス回路８を接続する効果として、周波数約１５（ＭＨｚ）以降の高周波でのインピーダンスは、補償インピーダンスを用いない場合の特性にくらべて低減できる。特にｆｓｐ２以降の高周波では、ｆｃｐを設けた効果により、補償インピーダンス回路のインピーダンスの絶対値が周波数とともに低減する。そのため、ｆｓｐ２以降の高周波においても補償インピーダンスを用いることで、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインピーダンスを低減することができ、スイッチングによる高調波電力の発生を抑えることができる。   As described above, according to the present invention, the conventional single peak impedance characteristic L1 is distributed to two peak impedance frequencies, and the peak impedance value can also be reduced. Further, not only the peak frequency but also the effect of connecting the compensation impedance circuit 8 can reduce the impedance at a high frequency after the frequency of about 15 (MHz) as compared with the characteristics when the compensation impedance is not used. In particular, at high frequencies after fsp2, the absolute value of the impedance of the compensation impedance circuit decreases with frequency due to the effect of providing fcp. Therefore, by using compensation impedance even at high frequencies after fsp2, impedance when the power converter is viewed from the drain / source of the switching element 42 can be reduced, and generation of harmonic power due to switching can be suppressed. it can.

上記の効果を数式で簡潔に示すと以下の通りである。まず、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインピーダンスの共振インピーダンスの周波数ｆｓｐを（１）式で示す。ｆｓｐは電力変換装置１００内の寄生インダクタンスＬｓｐと寄生コンデンサ容量Ｃｓｐの並列共振回路の共振周波数である。図３の特性Ｌ１の最大値を示す周波数である。   The above effect can be briefly expressed as follows. First, the frequency fsp of the resonance impedance of the impedance when the power converter is viewed from the drain / source of the switching element 42 is expressed by equation (1). fsp is a resonance frequency of the parallel resonance circuit of the parasitic inductance Lsp and the parasitic capacitor capacitance Csp in the power conversion device 100. It is a frequency which shows the maximum value of the characteristic L1 of FIG.

Figure 0006151110
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次に、補償インピーダンスの端子間のインピーダンスの零点周波数ｆｃｚと極周波数ｆｃｐを（２）式で示す。これらは図３の特性Ｌ２の最小値と最大値を示す周波数である。なお（１）式は寄生成分Ｌｓｐ、Ｃｓｐで表現されているが、（２）式は実際に補償インピーダンス回路８として装備する回路素子の値で表現されている。この式でＣ８１は第１のコンデンサ８１の容量、Ｃ８２は第２のコンデンサ８２の容量、Ｌ８３はリアクタンス８３の容量である。従って、これらは任意に選択可能な値である。
Next, the zero-point frequency fcz and the pole frequency fcp of the impedance between the terminals of the compensation impedance are expressed by equation (2). These are frequencies indicating the minimum and maximum values of the characteristic L2 in FIG. Although the expression (1) is expressed by the parasitic components Lsp and Csp, the expression (2) is expressed by the value of the circuit element actually provided as the compensation impedance circuit 8. In this equation, C81 is the capacity of the first capacitor 81, C82 is the capacity of the second capacitor 82, and L83 is the capacity of the reactance 83. Therefore, these are arbitrarily selectable values.

Figure 0006151110
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補償インピーダンスを接続した後の、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインピーダンスの、２つのピーク周波数ｆｓｐ１とｆｓｐ２を（３）式で示す。
The two peak frequencies fsp1 and fsp2 of the impedance when the power converter is viewed from the drain / source of the switching element 42 after the compensation impedance is connected are shown by Equation (3).

Figure 0006151110
Figure 0006151110


この（３）式でＬｓｐ１、Ｃｓｐ１およびＬｓｐ２、Ｃｓｐ２は補償インピーダンス回路８の素子値を含み、また、スイッチング時の過渡電流の流れる経路のインダクタンスと容量によって決まる値である。これらは図３の特性Ｌ３の２つの最大値を示す周波数である。
In this equation (3), Lsp1, Csp1, Lsp2, and Csp2 include the element values of the compensation impedance circuit 8, and are values determined by the inductance and capacitance of the path through which the transient current flows during switching. These are frequencies indicating the two maximum values of the characteristic L3 in FIG.

さらに、補償インピーダンスを接続しない場合の、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインピーダンスＺＤＳ１を（４）式に示す。なおＺ０（ｆ）は、本発明の効果の説明に関わらないインピーダンスを示す。周波数依存性は有するものの、本発明の効果には関わらない。   Furthermore, the impedance ZDS1 when the power converter is viewed from the drain / source of the switching element 42 in the case where the compensation impedance is not connected is shown in Equation (4). Z0 (f) represents an impedance not related to the description of the effect of the present invention. Although it has frequency dependence, it is not related to the effect of the present invention.

Figure 0006151110
Figure 0006151110


（５）式は、図１に示す補償インピーダンス自体のインピーダンス特性ＺＤＳ２を示す。
Equation (5) represents the impedance characteristic ZDS2 of the compensation impedance itself shown in FIG.

Figure 0006151110
Figure 0006151110


（６）式は、補償インピーダンス回路を付加した場合の、スイッチング素子４２のドレイン・ソースから電力変換器を見た場合のインピーダンスＺＤＳ３を示す。ＺＤＳ１とＺＤＳ２の並列接続によって算出でき、分母のＬｓｐ１、Ｃｓｐ１およびＬｓｐ２、Ｃｓｐ２は、ＺＤＳ３に発生する２つの極周波数の角周波数を示しており、その詳細な代数表現は多項となるためここでは割愛する。
Equation (6) shows the impedance ZDS3 when the power converter is viewed from the drain / source of the switching element 42 when the compensation impedance circuit is added. It can be calculated by parallel connection of ZDS1 and ZDS2, and denominator Lsp1, Csp1 and Lsp2, Csp2 indicate the angular frequency of the two polar frequencies generated in ZDS3, and since the detailed algebraic expression is multinomial, it is omitted here. To do.

Figure 0006151110
Figure 0006151110


（４）式と（６）式より、ＬｓｐとＣｓｐから決まっていた共振極周波数（（４）式）が、Ｌｓｐ１とＣｓｐ１、およびＬｓｐ２とＣｓｐ２の２つの共振極周波数（（６）式）へと分散することが明らかに理解できる。また、その共振周波数でのインピーダンスの大きさについては、図３の例に示すように、補償インピーダンス回路の付加により低減することも明らかとなっている。
From the equations (4) and (6), the resonance pole frequency (Equation (4)) determined from Lsp and Csp is changed to two resonance pole frequencies (Equation (6)) of Lsp1 and Csp1, and Lsp2 and Csp2. It can be clearly understood that they are dispersed. It has also been clarified that the magnitude of the impedance at the resonance frequency is reduced by adding a compensation impedance circuit as shown in the example of FIG.

上記のように、補償インピーダンス回路８を、パワー半導体モジュール４の正と負の電源端子４７，４８間に接続に接続することで、サージ電圧振動の主要因であるインピーダンスの共振周波数を複数の周波数へ分散させ、同時にそのインピーダンス値を低下できることが明らかである。   As described above, by connecting the compensation impedance circuit 8 between the positive and negative power supply terminals 47 and 48 of the power semiconductor module 4, the resonance frequency of the impedance, which is the main cause of surge voltage oscillation, is changed to a plurality of frequencies. It is clear that the impedance value can be reduced at the same time.

次に、実施例１での効果を説明する。図５は補償インピーダンスを用いた場合の過渡応答波形である。この波形を図４の補償前の過渡応答波形と比較すると本発明の効果が明らかとなる。この過渡応答波形は、図１の電力変換装置の回路例において、補償インピーダンスを適用した場合の計算機解析によって算出されている。   Next, the effect in Example 1 is demonstrated. FIG. 5 shows a transient response waveform when compensation impedance is used. The effect of the present invention becomes clear when this waveform is compared with the transient response waveform before compensation in FIG. This transient response waveform is calculated by computer analysis in the case where compensation impedance is applied in the circuit example of the power conversion device of FIG.

図５では、ターンオフとともに、ドレイン・ソース間の電圧ＶＤＳは、６００（Ｖ）の直流電圧へと変化する過程で、約１００（Ｖ）のサージピーク電圧ΔＶが発生する。ここまでの応答は図４と比較して大差がない。相違点は、その後のサージ共振振動が、２つの異なった周波数の混合の信号電圧になっているため、振動波形が相違している点、またその振幅の減衰が図４の補償インピーダンスを用いない場合に比較して早い点である。特に後者のメリットが大きく、例えば、６００（Ｖ）を中心とした±１０（Ｖ）の範囲に収束する時間は、スイッチング開始後３２５（ｎｓ）で、図４の４１５（ｎｓ）に比較して７８（％）に低減できている。   In FIG. 5, a surge peak voltage ΔV of about 100 (V) is generated in the process in which the drain-source voltage VDS changes to a DC voltage of 600 (V) with the turn-off. The response so far is not much different from that in FIG. The difference is that since the subsequent surge resonance vibration is a mixed signal voltage of two different frequencies, the vibration waveforms are different, and the attenuation of the amplitude does not use the compensation impedance of FIG. It is an early point compared to the case. In particular, the latter merit is great. For example, the time for convergence to a range of ± 10 (V) centered at 600 (V) is 325 (ns) after the start of switching, compared with 415 (ns) in FIG. It can be reduced to 78 (%).

また、この波形の周波数解析を行った結果を図６に示す。図６は、図４および図５のドレイン・ソース間の電圧ＶＤＳの電圧波形をＦＦＴ解析したものをデシベル表示したものである。補償インピーダンス回路８を用いない場合（図４）の波形のＦＦＴ解析結果を実線で、補償インピーダンス回路８を適用した場合（図５）の波形のＦＦＴ解析結果を破線でしめす。補償インピーダンス回路８を用いない場合には４２（ＭＨｚ）に大きな高調波が発生しているが、補償インピーダンス回路８を適用した場合には２４（ＭＨｚ）と５０（ＭＨｚ）に高調波が分散し、そのピーク値も低減し、低減量はそれぞれ３．４（ｄＢ）と１０．１（ｄＢ）である。   Further, FIG. 6 shows the result of frequency analysis of this waveform. FIG. 6 shows the result of FFT analysis of the voltage waveform of the drain-source voltage VDS of FIGS. 4 and 5 in decibel display. The FFT analysis result of the waveform when the compensation impedance circuit 8 is not used (FIG. 4) is shown by a solid line, and the FFT analysis result of the waveform when the compensation impedance circuit 8 is applied (FIG. 5) is shown by a broken line. When the compensation impedance circuit 8 is not used, a large harmonic is generated at 42 (MHz). However, when the compensation impedance circuit 8 is applied, the harmonic is dispersed at 24 (MHz) and 50 (MHz). The peak value is also reduced, and the reduction amounts are 3.4 (dB) and 10.1 (dB), respectively.

このように、実施例１の構成では、補償インピーダンス回路８を用いない場合に比較して、過渡波形の高調波成分の低減を可能にし、インバータによる不要電磁放射のレベルを低減する効果を得られることが明らかである。   As described above, in the configuration of the first embodiment, compared to the case where the compensation impedance circuit 8 is not used, the harmonic component of the transient waveform can be reduced, and the effect of reducing the level of unnecessary electromagnetic radiation by the inverter can be obtained. It is clear.

図２は、実施例１に適用できる補償インピーダンス回路８の実装構成を示したものである。図１に示すように、パワー半導体モジュール４の近傍には、正電源配線３ａ、負電源配線３ｂ、スナバ回路７ａ、７ｂが密集して配置される構成となる。この配置で、電力変換装置の形状や体積を維持したまま実装できる補償インピーダンス回路８の実施例の１つが図２の構成である。   FIG. 2 shows a mounting configuration of the compensation impedance circuit 8 applicable to the first embodiment. As shown in FIG. 1, in the vicinity of the power semiconductor module 4, the positive power supply wiring 3a, the negative power supply wiring 3b, and the snubber circuits 7a and 7b are densely arranged. One example of the compensation impedance circuit 8 that can be mounted with this arrangement while maintaining the shape and volume of the power converter is the configuration of FIG.

図２では、その上段に平面図、中段に断面図を示しており、かつ下段にこの構成で実現する回路構成を図示している。   In FIG. 2, a plan view is shown in the upper stage, a cross-sectional view is shown in the middle stage, and a circuit configuration realized by this configuration is shown in the lower stage.

図２中段の断面図に特徴がよくあらわれているように、補償インピーダンス回路８は、絶縁基板８５を挟む導体８６ａ、８６ｂ、８６ｃで構成される。絶縁基板８５の下面全体には導体８６ｃが配置され、絶縁基板８５の上面には領域を分けて導体８６ａと８６ｂが配置されている。これら導体は互いに絶縁されている。導体８６ａは導体８６ｃとの間に、絶縁基板８５を誘電体として見込む並行平板容量を構成し、導体８６ｂも導体８６ｃとの間に、絶縁基板８５を誘電体として見込む並行平板容量を構成している。これらの並行平板容量は、それぞれ図１に示す実施例１の回路で示した容量８１と８２に成りえる。   The compensation impedance circuit 8 is composed of conductors 86a, 86b, and 86c that sandwich the insulating substrate 85, as can be seen from the cross-sectional view in the middle of FIG. The conductor 86c is disposed on the entire lower surface of the insulating substrate 85, and the conductors 86a and 86b are disposed on the upper surface of the insulating substrate 85 in divided regions. These conductors are insulated from each other. Between the conductor 86a and the conductor 86c, a parallel plate capacity that allows the insulating substrate 85 as a dielectric is configured, and between the conductor 86b and the conductor 86c, a parallel plate capacity that allows the insulating substrate 85 as a dielectric is configured. Yes. These parallel plate capacitors can be the capacitors 81 and 82 shown in the circuit of the first embodiment shown in FIG.

図２上段の平面図は、絶縁基板８５の上面に領域を分けて配置された導体８６ａと８６ｂの領域を示している。導体８６ａの領域で容量８１を形成し、導体８６ｂの領域で容量８２を形成している。また、導体８６ｂの一部は図２上段に示すようにインダクタンスを発生しやすいミアンダ状のパターンを構成し、さらにその一端をビアホール群８４によって導体８６ｂと接続することで、容量８２と並列接続するリアクタンス８３として構成することができる。   The top plan view of FIG. 2 shows regions of the conductors 86a and 86b arranged on the upper surface of the insulating substrate 85 by dividing the region. A capacitor 81 is formed in the region of the conductor 86a, and a capacitor 82 is formed in the region of the conductor 86b. Further, a part of the conductor 86b forms a meander-like pattern that easily generates an inductance as shown in the upper part of FIG. 2, and one end of the conductor 86b is connected to the conductor 86b by a via hole group 84, thereby being connected in parallel to the capacitor 82. It can be configured as a reactance 83.

さらに導体８６ａと導体８６ｂをパワー半導体モジュール４の正と負の電源端子４７，４８に接続するために、接続端子８０ａと８０ｂをそれぞれ導体８６ａと導体８６ｂへ接続する。接続端子８０ａと８０ｂの開孔部は、パワー半導体モジュール４へのネジ止めの際に利用する。   Further, in order to connect the conductor 86a and the conductor 86b to the positive and negative power supply terminals 47 and 48 of the power semiconductor module 4, the connection terminals 80a and 80b are connected to the conductor 86a and the conductor 86b, respectively. The opening portions of the connection terminals 80 a and 80 b are used when screws are attached to the power semiconductor module 4.

尚、図２に実施例として示す補償インピーダンス回路８は、その容量８１、８２、リアクタンス８３の定数を決定したのちに作成するが、電力変換装置の構成部材の変更等により、その回路定数を変更する必要が生じることがある。このような場合に、図２の実施例では、導体８６ａと導体８６ｂに関して、導体切断線（８１ａ―８１ａ’）、（８１ｂ―８１ｂ’）、（８２ａ―８２ａ’）、（８２ｂ―８２ｂ’）のように切断することで、並行平板容量の平板面積を減少させ、容量８１および８２の値を変更し、補償インピーダンス回路８の両端子間に発生するインピーダンスの周波数依存性を変更することが可能である。   The compensation impedance circuit 8 shown as an embodiment in FIG. 2 is created after determining the constants of the capacitors 81 and 82 and the reactance 83, but the circuit constants are changed by changing the components of the power conversion device. May need to be done. In such a case, in the embodiment of FIG. 2, the conductor cutting lines (81a-81a ′), (81b-81b ′), (82a-82a ′), (82b-82b ′) are related to the conductors 86a and 86b. By cutting like this, the plate area of the parallel plate capacitance can be reduced, the values of the capacitors 81 and 82 can be changed, and the frequency dependence of the impedance generated between both terminals of the compensation impedance circuit 8 can be changed. It is.

図７は、実施例２に係る電力変換装置１００の構成例を示す図である。この図において、電力変換装置１００は、直流電源１、平滑コンデンサ２、正電源配線３ａ、負電源配線３ｂ、パワー半導体モジュール４’、ゲート駆動制御回路５、誘導性負荷６、スナバ回路７、補償インピーダンス回路８で構成される。   FIG. 7 is a diagram illustrating a configuration example of the power conversion apparatus 100 according to the second embodiment. In this figure, the power conversion device 100 includes a DC power supply 1, a smoothing capacitor 2, a positive power supply wiring 3a, a negative power supply wiring 3b, a power semiconductor module 4 ′, a gate drive control circuit 5, an inductive load 6, a snubber circuit 7, a compensation. The impedance circuit 8 is used.

図１の電力変換装置１００との相違点は、補償インピーダンス回路８をパワー半導体モジュール４’に内包する構成としたことである。その他の構成は既に説明した図１に示された同一の符号を付された構成と、同一の機能を有するので、それらの説明は省略する。   The difference from the power conversion device 100 of FIG. 1 is that the compensation impedance circuit 8 is included in the power semiconductor module 4 ′. The other configurations have the same functions as the configurations denoted by the same reference numerals shown in FIG. 1 and have not been described.

パワー半導体モジュール４’は、補償インピーダンス回路８をモジュール内に含み、補償インピーダンス回路８の一端をスイッチング素子４１のドレイン近傍に、他端をスイッチング素子４２のソース近傍に接続する構成をとる。寄生インダクタンス４５ａと寄生インダクタンス４５ｅは、パワー半導体モジュールを構成する主端子といわれる金属配線部（図示せず）を模している。   The power semiconductor module 4 ′ includes a compensation impedance circuit 8 in the module, and has a configuration in which one end of the compensation impedance circuit 8 is connected to the vicinity of the drain of the switching element 41 and the other end is connected to the vicinity of the source of the switching element 42. The parasitic inductance 45a and the parasitic inductance 45e imitate a metal wiring portion (not shown) called a main terminal constituting the power semiconductor module.

パワー半導体モジュールの正電源端子側を正電源主端子とし、それを寄生インダクタンス４５ａ、同じく負電源端子側を負電源主端子とし、それを寄生インダクタンス４５ｅとする。パワー半導体モジュール４’では、補償インピーダンス回路８は寄生インダクタンス４５ａと４５ｅよりスイッチング素子４１，４２に近く結線できるため、スイッチング素子のドレイン・ソース間電圧に印加されるサージ電圧振動をより効果的に抑制できる。   The positive power supply terminal side of the power semiconductor module is a positive power supply main terminal, which is a parasitic inductance 45a, and the negative power supply terminal side is a negative power supply main terminal, which is a parasitic inductance 45e. In the power semiconductor module 4 ′, the compensation impedance circuit 8 can be connected to the switching elements 41 and 42 closer to the parasitic inductances 45a and 45e, so that the surge voltage oscillation applied to the drain-source voltage of the switching element can be more effectively suppressed. it can.

これは、図１の構成では、寄生インダクタンス４５ａと４５ｅによって生じるΔＶがスイッチング素子４１，４２のドレイン・ソース間電圧に無条件で印加されるのに対し、図６の構成では寄生インダクタンス４５ａと４５ｅも含めたインピーダンスに対して、補償インピーダンス回路が機能するからである。従って、図６の構成では、サージ電圧振動の振幅は、図１の構成に比較してより小さく抑制できる。   In the configuration of FIG. 1, ΔV generated by the parasitic inductances 45a and 45e is unconditionally applied to the drain-source voltage of the switching elements 41 and 42, whereas in the configuration of FIG. 6, the parasitic inductances 45a and 45e are applied. This is because the compensation impedance circuit functions with respect to the impedance including the impedance. Therefore, in the configuration of FIG. 6, the amplitude of the surge voltage oscillation can be suppressed smaller than that of the configuration of FIG.

図８は、パワー半導体モジュール４の一部と補償インピーダンス回路８の構成を示した第３の実施例である。ここでは、パワー半導体モジュール４の一部と補償インピーダンス回路８を同一基板上に形成している。   FIG. 8 is a third embodiment showing the configuration of a part of the power semiconductor module 4 and the compensation impedance circuit 8. Here, a part of the power semiconductor module 4 and the compensation impedance circuit 8 are formed on the same substrate.

第３の実施例では、絶縁基板８５を挟む導体として、図１の補償インピーダンス回路８を構成していた導体８６ａ、８６ｂ、８６ｃの他に、新たに導体４Ｐ、４Ｎ、４Ｄ２、４Ｓ２、４ＲＴＮと、半導体チップ（４１から４４）を追加配置し、半導体チップと導体の間をボンディングワイヤ４ｗで接続するように構成されている。   In the third embodiment, conductors 4P, 4N, 4D2, 4S2, and 4RTN are newly added to the conductors sandwiching the insulating substrate 85 in addition to the conductors 86a, 86b, and 86c constituting the compensation impedance circuit 8 of FIG. The semiconductor chip (41 to 44) is additionally arranged, and the semiconductor chip and the conductor are connected by a bonding wire 4w.

まず補償インピーダンス回路８の部分についてみると、この構成は図２で説明したものと基本的に同じである。ここでは導体８６ａは導体８６ｃとの間に、絶縁基板８５を誘電体として見込む並行平板容量を構成し、導体８６ｂも導体８６ｃとの間に、絶縁基板８５を誘電体として見込む並行平板容量を構成する。これらはそれぞれ、図７に示す第２の実施例の回路で示した容量Ｃ８１とＣ８２に成りえる。また、導体８６ｂの一部は図２に示すようにインダクタンスを発生しやすいミアンダ状のパターンを構成し、さらにその一端をビアホール群８４ａによって導体８６ｂと接続することで、Ｃ８２と並列接続するＬ８３として動作する。   First, regarding the portion of the compensation impedance circuit 8, this configuration is basically the same as that described with reference to FIG. Here, the conductor 86a constitutes a parallel plate capacitance with the insulating substrate 85 as a dielectric between the conductor 86c, and the conductor 86b also constitutes a parallel plate capacitance with the insulation substrate 85 as a dielectric between the conductor 86c. To do. These can be the capacitors C81 and C82 shown in the circuit of the second embodiment shown in FIG. Further, as shown in FIG. 2, a part of the conductor 86b forms a meander-like pattern that easily generates inductance, and one end of the conductor 86b is connected to the conductor 86b by a via hole group 84a, thereby forming L83 connected in parallel with C82. Operate.

上記のようにして補償インピーダンス回路８を形成したうえで、さらに導体８６ａは導体４Ｐと接続されており、導体８６ｂは、導体４Ｎと接続されている。導体４Ｐと導体４Ｎはそれぞれ図示しない主端子と接続してパワー半導体モジュール４’の正電源端子４７と負電源端子４８に接続される。   After forming the compensation impedance circuit 8 as described above, the conductor 86a is further connected to the conductor 4P, and the conductor 86b is connected to the conductor 4N. The conductor 4P and the conductor 4N are connected to a main terminal (not shown) and connected to the positive power supply terminal 47 and the negative power supply terminal 48 of the power semiconductor module 4 '.

また導体パターン４Ｐは、スイッチング素子４１のドレインと還流ダイオード４３のカソードを接続する。導体パターン４Ｇ１はボンディングワイヤ４ｗを介してスイッチング素子４１のゲート端子と接続する。導体パターン４Ｄ２は、スイッチング素子４１のソースと還流ダイオード４３のアノードを、ボンディングワイヤを介して接続されるとともに、スイッチング素子４２のドレインと還流ダイオード４４のカソードを接続される。さらに、パワー半導体モジュール４の中間端子４９の主端子を接続する導体でもある。   The conductor pattern 4P connects the drain of the switching element 41 and the cathode of the free-wheeling diode 43. Conductive pattern 4G1 is connected to the gate terminal of switching element 41 via bonding wire 4w. The conductor pattern 4D2 is connected to the source of the switching element 41 and the anode of the freewheeling diode 43 via a bonding wire, and to the drain of the switching element 42 and the cathode of the freewheeling diode 44. Further, it is also a conductor connecting the main terminal of the intermediate terminal 49 of the power semiconductor module 4.

また導体パターン４Ｇ２はボンディングワイヤ４ｗを介してスイッチング素子４２のゲート端子と接続する。導体パターン４Ｄ２は、スイッチング素子４２のソースと還流ダイオード４４のアノードを、ボンディングワイヤを介して接続される。さらにビアホール８４ｂを介して、裏面側導体の導体４ＲＴＮ、さらにビアホール８４ｃを介して導体４Ｎと接続される。   Conductive pattern 4G2 is connected to the gate terminal of switching element 42 via bonding wire 4w. In the conductor pattern 4D2, the source of the switching element 42 and the anode of the freewheeling diode 44 are connected via a bonding wire. Furthermore, it is connected to the conductor 4RTN of the back side conductor via the via hole 84b and further to the conductor 4N via the via hole 84c.

上記のように、図８に示す実施例では、パワー半導体モジュール４の一部と補償インピーダンス回路８を同一基板上に実現することができる。図１および図２に示す実施例に対する利点は、図７の実施例で説明したようにサージ電圧振動の振幅を図１および図２の構成に比較してより小さく抑制できる他に、若干の面積増は必要となるものの、元来の絶縁基板と導体を利用して補償インピーダンス回路を低コストに実現できることである。   As described above, in the embodiment shown in FIG. 8, a part of the power semiconductor module 4 and the compensation impedance circuit 8 can be realized on the same substrate. The advantages of the embodiment shown in FIGS. 1 and 2 are that, as described in the embodiment of FIG. 7, the amplitude of the surge voltage oscillation can be suppressed smaller than that of the configuration of FIGS. Although an increase is necessary, the compensation impedance circuit can be realized at low cost by using the original insulating substrate and conductor.

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。   In addition, this invention is not limited to an above-described Example, Various modifications are included. For example, the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. Further, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment.

例えば、スイッチング素子をＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）、Ｊ−ＦＥＴ（接合型電界効果トランジスタ）のユニポーラデバイス、そしてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のようなバイポーラデバイスのいずれのデバイスに置き換え、さらに端子の機能のうち、例えば、ドレインをコレクタ、ソースをエミッタ、ゲートをベースに置き換えた場合であっても、本発明の効果は変わるものではない、また、還流ダイオードに関しても、同様に、ＰＮ接合ダイオードやＳＢ（ショットキー接合）ダイオードのいずれを用いても本発明の効果は変わるものではないことは明らかである。   For example, the switching element is replaced with any device such as a MOS-FET (MOS field effect transistor), a J-FET (junction field effect transistor) unipolar device, or a bipolar device such as IGBT (insulated gate bipolar transistor). Further, among the functions of the terminal, for example, even when the drain is replaced with the collector, the source is replaced with the emitter, and the gate is replaced with the base, the effect of the present invention does not change. Obviously, the effect of the present invention does not change regardless of whether a junction diode or an SB (Schottky junction) diode is used.

１：直流電源
２：平滑コンデンサ
３ａ：正電源配線
３ｂ：負電源配線
４：パワー半導体モジュール
５：ゲート駆動制御回路
６：誘導性負荷
７：スナバ回路
８：補償インピーダンス回路
１１：配線
４１，４２：スイッチング素子
４３，４４：還流ダイオード
４７：正電源端子
４８：負電源端子
４９：中間端子
８１：第２のコンデンサ
８２：第１のコンデンサ
８３：リアクタンス
８４ａ、８４ｂ、８４ｃ：ビアホール
８５：絶縁基板
８６ａ、８６ｂ、８６ｃ：導体
１００：電力変換回路 1: DC power supply 2: Smoothing capacitor 3a: Positive power supply wiring 3b: Negative power supply wiring 4: Power semiconductor module 5: Gate drive control circuit 6: Inductive load 7: Snubber circuit 8: Compensation impedance circuit 11: Wiring 41, 42: Switching elements 43, 44: Freewheeling diode 47: Positive power supply terminal 48: Negative power supply terminal 49: Intermediate terminal 81: Second capacitor 82: First capacitor 83: Reactance 84a, 84b, 84c: Via hole 85: Insulating substrate 86a 86b, 86c: Conductor 100: Power conversion circuit

Claims (11)

直流電源と並列に、平滑コンデンサ回路と、スイッチング素子による第１の直列回路と、スナバ回路による第２の直列回路とを接続するとともに、前記第１の直列回路の前記スイッチング素子の接続点と前記第２の直列回路の前記スナバ回路の接続点との間を接続して構成された電力変換装置であって、
前記直流電源と並列に、第１のコンデンサとリアクタンスとの並列回路に第２のコンデンサを直列接続して構成された補償インピーダンス回路が接続されるとともに、
前記補償インピーダンス回路の入出力間のインピーダンスの周波数特性は、少なくとも１つ以上の極周波数と１つ以上の零点周波数とを有しており、
前記補償インピーダンス回路の前記極周波数および前記零点周波数は、前記電力変換装置のスイッチングに伴って発生するサージ電圧振動に含まれる共振周波数に対して、前記零点周波数の１つが低周波側に配置され、前記極周波数の１つが高周波側に配置される
ことを特徴とする電力変換装置。 In parallel with the DC power supply, a smoothing capacitor circuit, a first series circuit by a switching element, and a second series circuit by a snubber circuit are connected, and the connection point of the switching element of the first series circuit and the A power conversion device configured by connecting a connection point of the snubber circuit of the second series circuit,
In parallel with the DC power supply, a compensation impedance circuit configured by connecting a second capacitor in series to a parallel circuit of a first capacitor and a reactance is connected ,
The frequency characteristic of the impedance between the input and output of the compensation impedance circuit has at least one pole frequency and one or more zero frequency,
The pole frequency and the zero point frequency of the compensation impedance circuit are arranged such that one of the zero point frequencies is located on the low frequency side with respect to a resonance frequency included in a surge voltage oscillation generated in association with switching of the power converter. One of the polar frequencies is arranged on a high frequency side . 請求項１に記載の電力変換装置において、
前記スイッチング素子による前記第１の直列回路はモジュールを構成し、前記モジュールの正電源端子と負電源端子との間に前記補償インピーダンス回路が接続される
ことを特徴とする電力変換装置。 The power conversion device according to claim 1 ,
The power converter according to claim 1, wherein the first series circuit by the switching element constitutes a module, and the compensation impedance circuit is connected between a positive power supply terminal and a negative power supply terminal of the module. 請求項１または請求項２に記載の電力変換装置において、
前記スイッチング素子による前記第１の直列回路は正電源端子と負電源端子とを備えたモジュールを構成し、かつ上側アームを構成する前記スイッチング素子のドレイン近傍と、下側アームを構成する前記スイッチング素子のソース近傍との間に前記補償インピーダンス回路が接続される
ことを特徴とする電力変換装置。 In the power converter device according to claim 1 or 2 ,
The first series circuit by the switching element constitutes a module having a positive power supply terminal and a negative power supply terminal, and the switching element constituting the lower arm and the vicinity of the drain of the switching element constituting the upper arm The power conversion apparatus is characterized in that the compensation impedance circuit is connected to the vicinity of the source. 直流電源と、
配線を介して前記直流電源に接続される平滑コンデンサと、
正電源配線および負電源配線を介して前記平滑コンデンサと接続されるパワー半導体モジュールと、
前記パワー半導体モジュールに接続されるゲート駆動制御回路と、
前記パワー半導体モジュールの中間出力端子に接続される誘導性負荷と、
前記パワー半導体モジュールの正電源端子と前記中間出力端子との間および負電源端子と前記中間出力端子との間に接続されるスナバ回路と、
前記パワー半導体モジュールの前記正電源端子と前記負電源端子とに接続される補償インピーダンス回路と
を備えた電力変換装置であって、
前記補償インピーダンス回路は、入出力の２端子を有し、入出力間のインピーダンスの周波数特性は、少なくとも１つ以上の極周波数と１つ以上の零点周波数とを有し、前記電力変換装置のスイッチングに伴って発生するサージ電圧振動に含まれる周波数成分のうち抑制しようとする周波数に対して、前記零点周波数の一つが低周波側に配置され、前記極周波数の１つが高周波側に配置され、前記電力変換装置のサージ電圧振動の振幅を抑制する
ことを特徴とする電力変換装置。 DC power supply,
A smoothing capacitor connected to the DC power source via wiring;
A power semiconductor module connected to the smoothing capacitor via a positive power supply wiring and a negative power supply wiring;
A gate drive control circuit connected to the power semiconductor module;
An inductive load connected to an intermediate output terminal of the power semiconductor module;
A snubber circuit connected between a positive power supply terminal of the power semiconductor module and the intermediate output terminal and between a negative power supply terminal and the intermediate output terminal;
A power conversion device comprising a compensation impedance circuit connected to the positive power supply terminal and the negative power supply terminal of the power semiconductor module,
The compensation impedance circuit has two terminals for input and output, and the frequency characteristic of the impedance between the input and output has at least one pole frequency and one or more zero frequency, and the switching of the power converter One of the zero frequency is arranged on the low frequency side and one of the pole frequencies is arranged on the high frequency side with respect to the frequency to be suppressed among the frequency components included in the surge voltage oscillation generated along with the above, A power converter characterized by suppressing the amplitude of surge voltage oscillation of the power converter. 請求項４に記載の電力変換装置において、
前記補償インピーダンス回路は、第１のコンデンサの一方の端子と第２のコンデンサの一方の端子とを直列接続し、前記第２のコンデンサの２つの端子間にインダクタンスを並列接続し、前記第１のコンデンサの他方の端子と前記第２のコンデンサの他方の端子との２端子を前記補償インピーダンス回路の入出力端子とすることにより構成され、
前記補償インピーダンス回路のインピーダンスの周波数依存性は、前記零点周波数の１つを低周波側に配置し、前記極周波数の１つを高周波側に配置するよう、前記第１のコンデンサの容量、前記第２のコンデンサの容量、および前記インダクタンスの少なくともいずれか１つが調整されていることにより調整されている
ことを特徴とする電力変換装置。 The power conversion device according to claim 4 ,
The compensation impedance circuit has one terminal of a first capacitor and one terminal of a second capacitor connected in series, an inductance connected in parallel between the two terminals of the second capacitor, and the first capacitor Two terminals of the other terminal of the capacitor and the other terminal of the second capacitor are used as input / output terminals of the compensation impedance circuit,
The frequency dependence of the impedance of the compensation impedance circuit is such that one of the zero frequency is arranged on the low frequency side and one of the pole frequencies is arranged on the high frequency side, the capacitance of the first capacitor, A power conversion device, wherein the power conversion device is adjusted by adjusting at least one of the capacitance of the capacitor and the inductance. 請求項５に記載の電力変換装置において、
前記補償インピーダンス回路は、絶縁基板を挟む複数の導体で構成され、
前記複数の導体のうちの第１の導体と第２の導体との間に前記第１のコンデンサが構成され、前記複数の導体のうちの前記第１の導体と第３の導体との間に前記第２のコンデンサが構成され、前記第３の導体によって前記インダクタンスが構成され、
前記第２の導体および前記第３の導体にそれぞれ接続された２つの接続端子が、前記パワー半導体モジュールの前記正電源端子と前記負電源端子とに接続される
ことを特徴とする電力変換装置。 The power conversion device according to claim 5 ,
The compensation impedance circuit is composed of a plurality of conductors sandwiching an insulating substrate,
The first capacitor is configured between a first conductor and a second conductor of the plurality of conductors, and between the first conductor and the third conductor of the plurality of conductors. The second capacitor is configured, and the inductance is configured by the third conductor,
Two power terminals respectively connected to the second conductor and the third conductor are connected to the positive power terminal and the negative power terminal of the power semiconductor module. 請求項６に記載の電力変換装置において、
前記補償インピーダンス回路は、前記第２の導体および前記第３の導体の少なくともいずれか一方の導体パターンの一部の切り離しにより、前記第１のコンデンサの容量および前記第２のコンデンサの容量の少なくともいずれか一方を変更することが可能な構成であり、
前記第１のコンデンサの容量および前記第２のコンデンサの容量の少なくともいずれか一方の変更は、前記電力変換装置のサージ電圧振動の振幅の抑制を最大にするように行われる
ことを特徴とする電力変換装置。 The power conversion device according to claim 6 , wherein
The compensation impedance circuit may include at least one of a capacitance of the first capacitor and a capacitance of the second capacitor by separating a part of the conductor pattern of at least one of the second conductor and the third conductor. It is a configuration that can change either one,
The change in at least one of the capacity of the first capacitor and the capacity of the second capacitor is performed so as to maximize suppression of the amplitude of surge voltage oscillation of the power converter. Conversion device. 直流電源と、
配線を介して前記直流電源に接続される平滑コンデンサと、
正電源配線および負電源配線を介して前記平滑コンデンサと接続されるパワー半導体モジュールと、
該パワー半導体モジュールに接続されるゲート駆動制御回路と、
前記パワー半導体モジュールの中間出力端子に接続される誘導性負荷と、
前記パワー半導体モジュールの正電源端子と前記中間出力端子との間および負電源端子と前記中間出力端子との間に接続されるスナバ回路と、
前記パワー半導体モジュールに内包される補償インピーダンス回路と
を備えた電力変換装置であって、
前記補償インピーダンス回路は、入出力の２端子を有し、入出力間のインピーダンスの周波数特性は、少なくとも１つ以上の極周波数と１つ以上の零点周波数とを有し、前記電力変換装置のスイッチングに伴って発生するサージ電圧振動に含まれる周波数成分のうち抑制しようとする周波数に対して、前記零点周波数の一つが低周波側に配置され、前記極周波数の１つが高周波側に配置され、前記電力変換装置のサージ電圧振動の振幅を抑制する
ことを特徴とする電力変換装置。 DC power supply,
A smoothing capacitor connected to the DC power source via wiring;
A power semiconductor module connected to the smoothing capacitor via a positive power supply wiring and a negative power supply wiring;
A gate drive control circuit connected to the power semiconductor module;
An inductive load connected to an intermediate output terminal of the power semiconductor module;
A snubber circuit connected between a positive power supply terminal of the power semiconductor module and the intermediate output terminal and between a negative power supply terminal and the intermediate output terminal;
A power conversion device comprising a compensation impedance circuit included in the power semiconductor module,
The compensation impedance circuit has two terminals for input and output, and the frequency characteristic of the impedance between the input and output has at least one pole frequency and one or more zero frequency, and the switching of the power converter One of the zero frequency is arranged on the low frequency side and one of the pole frequencies is arranged on the high frequency side with respect to the frequency to be suppressed among the frequency components included in the surge voltage oscillation generated along with the above, A power converter characterized by suppressing the amplitude of surge voltage oscillation of the power converter. 請求項８に記載の電力変換装置において、
前記パワー半導体モジュールは、正電源側の主端子と、負電源側の主端子と、中間出力端子と、前記主端子の群が接続される第１の絶縁基板とを有し、
前記補償インピーダンス回路は、前記第１の絶縁基板に接続される
ことを特徴とする電力変換装置。 The power conversion device according to claim 8 , wherein
The power semiconductor module has a main terminal on the positive power supply side, a main terminal on the negative power supply side, an intermediate output terminal, and a first insulating substrate to which the group of the main terminals is connected,
The power conversion apparatus, wherein the compensation impedance circuit is connected to the first insulating substrate. 請求項８または請求項９に記載の電力変換装置において、
前記パワー半導体モジュールは、絶縁基板を挟む複数の導体で構成され、
前記補償インピーダンス回路は、前記複数の導体のうちの第１の導体が前記複数の導体のうちの第２の導体との間に絶縁基板を誘電体として見込む第１の並行平板容量を構成し、前記複数の導体のうちの第３の導体が前記第２の導体との間に絶縁基板を誘電体として見込む第２の並行平板容量を構成し、前記第３の導体の一部にインダクタンスを発生するミアンダ状パターンが形成され、さらに前記ミアンダ状パターンの一端が第１のビアホール群によって前記第２の導体と接続され、前記第１の導体と前記第３の導体とをそれぞれ入力端子と出力端子とすることにより構成され、
前記第１の導体は前記複数の導体のうちの第４の導体と接続され、前記第３の導体は前記複数の導体のうちの第５の導体と接続され、前記第４の導体および前記第５の導体はそれぞれ正電源端子用主端子および負電源端子用主端子と接続されてそれぞれ前記パワー半導体モジュールの前記正電源端子および前記負電源端子に接続され、
前記第４の導体は第１のスイッチング素子チップのドレインおよび還流ダイオードチップのカソードと接続され、前記複数の導体のうちの第６の導体はボンディングワイヤを介して前記第１のスイッチング素子チップのゲート端子と接続され、
前記複数の導体のうちの第７の導体は、前記第１のスイッチング素子チップのソースおよび前記還流ダイオードチップのアノードとボンディングワイヤを介して接続され、かつ、第２のスイッチング素子チップのドレインおよび還流ダイオードチップのカソードと接続され、かつ、前記パワー半導体モジュールの中間端子の主端子と接続され、
前記複数の導体のうちの第８の導体は、ボンディングワイヤを介して前記第２のスイッチング素子チップのゲート端子と接続され、
前記複数の導体のうちの第９の導体は、前記第２のスイッチング素子チップのソースおよび前記還流ダイオードチップのアノードとボンディングワイヤを介して接続され、かつ、第２のビアホール群を介して前記複数の導体のうち裏面側導体である第１０の導体と接続され、
前記第１０の導体は、第３のビアホール群を介して前記第５の導体と接続され、
前記補償インピーダンス回路は、前記パワー半導体モジュールと共通の混載基板上に形成される
ことを特徴とする電力変換装置。 In the power converter of Claim 8 or Claim 9 ,
The power semiconductor module is composed of a plurality of conductors sandwiching an insulating substrate,
The compensation impedance circuit constitutes a first parallel plate capacitance in which a first conductor of the plurality of conductors is expected to be an insulating substrate as a dielectric between the second conductor of the plurality of conductors, The third conductor of the plurality of conductors constitutes a second parallel plate capacitor that allows an insulating substrate as a dielectric between the second conductor and generates an inductance in a part of the third conductor A meandering pattern is formed, and one end of the meandering pattern is connected to the second conductor by a first via hole group, and the first conductor and the third conductor are connected to an input terminal and an output terminal, respectively. And is composed of
The first conductor is connected to a fourth conductor of the plurality of conductors, the third conductor is connected to a fifth conductor of the plurality of conductors, and the fourth conductor and the 5 conductors are respectively connected to a main terminal for positive power supply terminal and a main terminal for negative power supply terminal, and are connected to the positive power supply terminal and the negative power supply terminal of the power semiconductor module, respectively.
The fourth conductor is connected to the drain of the first switching element chip and the cathode of the reflux diode chip, and the sixth conductor of the plurality of conductors is a gate of the first switching element chip via a bonding wire. Connected to the terminal,
A seventh conductor of the plurality of conductors is connected to the source of the first switching element chip and the anode of the reflux diode chip via a bonding wire, and the drain and reflux of the second switching element chip. Connected to the cathode of the diode chip, and connected to the main terminal of the intermediate terminal of the power semiconductor module;
An eighth conductor of the plurality of conductors is connected to a gate terminal of the second switching element chip via a bonding wire;
A ninth conductor of the plurality of conductors is connected to the source of the second switching element chip and the anode of the reflux diode chip through a bonding wire, and the plurality of conductors through a second via hole group. Is connected to the tenth conductor which is the back side conductor among the conductors of
The tenth conductor is connected to the fifth conductor via a third via hole group,
The power conversion device, wherein the compensation impedance circuit is formed on a mixed substrate common to the power semiconductor module. 請求項８乃至請求項１０のいずれか１項に記載の電力変換装置において、
前記補償インピーダンス回路の入出力端子間の絶縁耐圧は、前記電力変換装置の前記直流電源の電圧の２倍以上の絶縁耐圧である
ことを特徴とする電力変換装置。 The power converter according to any one of claims 8 to 10 ,
2. A power converter according to claim 1, wherein a withstand voltage between the input and output terminals of the compensation impedance circuit is a withstand voltage that is at least twice as high as a voltage of the DC power supply of the power converter.
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