JP6121240B2 - Sigma delta modulator - Google Patents

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本発明は、入力一定時のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の分数分周回路及び入力一定時のＤ／Ａ（デジタル／アナログ）変換回路などに適用されるシグマデルタ変調器において、スプリアスを低減する技術に関する。   The present invention reduces spurious in a sigma delta modulator applied to a fractional frequency dividing circuit of a PLL (Phase Locked Loop) circuit when the input is constant and a D / A (digital / analog) conversion circuit when the input is constant. Regarding technology.

シグマデルタ変調器は、積分回路で入力信号を積分し積分信号を生成し、量子化回路で積分信号を量子化し出力信号を生成し、量子化ノイズのシェーピングを生かし、ＰＬＬ回路の分数分周回路、Ａ／Ｄ変換回路及びＤ／Ａ変換回路などに適用される。   The sigma-delta modulator integrates the input signal with an integrating circuit to generate an integrated signal, and the quantizing circuit quantizes the integrated signal to generate an output signal, making use of quantization noise shaping, and a PLL circuit fractional frequency dividing circuit The present invention is applied to an A / D conversion circuit, a D / A conversion circuit, and the like.

特許第３４６１７９９号公報Japanese Patent No. 3461799 特許第４１５５４０６号公報Japanese Patent No. 4155406

特許文献１、２では、シグマデルタ変調器は、ＰＬＬ回路の分数分周回路に適用される。シグマデルタ変調器は、図７に示した先鋭なピークの配列のように、出力信号の周期性に応じたスプリアスを発生させ、ＰＬＬ回路の性能に大きく影響する。   In Patent Documents 1 and 2, the sigma delta modulator is applied to a fractional frequency dividing circuit of a PLL circuit. The sigma delta modulator generates spurious signals according to the periodicity of the output signal, as in the sharp peak arrangement shown in FIG. 7, and greatly affects the performance of the PLL circuit.

そこで、特許文献１では、シグマデルタ変調器は、入力側に対して、ディザ信号を付加することにより、出力信号の周期性に応じたスプリアスを低減する。しかし、特許文献１では、ディザ信号発生回路が必要であるため、回路規模が大きくなるという問題があり、ディザ信号が付加されるため、雑音フロアが上昇するという問題がある。   Therefore, in Patent Document 1, the sigma-delta modulator reduces the spurious according to the periodicity of the output signal by adding a dither signal to the input side. However, in Patent Document 1, since a dither signal generation circuit is required, there is a problem that the circuit scale becomes large, and since a dither signal is added, there is a problem that a noise floor increases.

そこで、特許文献２では、シグマデルタ変調器は、入力側に対して、出力側の微分信号をフィードバックすることにより、出力信号の周期性に応じたスプリアスを低減する。このように、特許文献２では、ディザ信号発生回路が必要でないため、回路規模が大きくなるという問題がない。しかし、特許文献２では、出力側から入力側へのフィードバックが必要であるため、シグマデルタ変調器の安定性が保証されないという問題がある。   Therefore, in Patent Document 2, the sigma-delta modulator reduces spurious according to the periodicity of the output signal by feeding back the differential signal on the output side to the input side. As described above, Patent Document 2 does not require a dither signal generation circuit, so there is no problem that the circuit scale becomes large. However, in Patent Document 2, since feedback from the output side to the input side is necessary, there is a problem that the stability of the sigma delta modulator is not guaranteed.

そして、Ａ／Ｄ変換回路及びＤ／Ａ変換回路などでも、ＰＬＬ回路の分数分周回路と同様に、出力信号に応じたスプリアスや特許文献１、２における問題が存在する。   Also in the A / D conversion circuit, the D / A conversion circuit, and the like, similar to the fractional frequency dividing circuit of the PLL circuit, there are spurious according to the output signal and problems in Patent Documents 1 and 2.

そこで、前記課題を解決するために、本発明は、雑音フロアを上昇させることなく、シグマデルタ変調器の安定性を保証しつつ、出力信号の周期性に応じたスプリアスを低減することを目的とする。   Therefore, in order to solve the above problems, the present invention aims to reduce spurious according to the periodicity of the output signal while ensuring the stability of the sigma delta modulator without increasing the noise floor. To do.

上記目的を達成するために、出力信号の時間平均を一定に保ちつつ、出力信号の周期性をくずすことにより、出力信号の周期性に応じたスプリアスを低減する。   To achieve the above object, spurious corresponding to the periodicity of the output signal is reduced by breaking the periodicity of the output signal while keeping the time average of the output signal constant.

具体的には、本発明は、入力信号を積分し積分信号を生成する積分回路と、前記積分信号を量子化し出力信号を生成する量子化回路と、を有するシグマデルタ変調部と、前記積分信号の信号値を繰り返し更新するにあたり、前記積分信号の信号値の更新タイミングの間における前記出力信号の時間平均の測定値を、前記量子化回路の量子化ステップ幅に対する前記入力信号の直流成分に関する比率に等しくする積分信号値更新部と、を備えることを特徴とするシグマデルタ変調器である。   Specifically, the present invention provides an integration circuit that integrates an input signal to generate an integration signal, a quantization circuit that quantizes the integration signal to generate an output signal, and a sigma delta modulation unit, and the integration signal When the signal value of the input signal is repeatedly updated, the ratio of the measured value of the time average of the output signal during the update timing of the signal value of the integral signal to the DC component of the input signal with respect to the quantization step width of the quantization circuit An sigma-delta modulator comprising: an integral signal value update unit that equals to.

この構成によれば、シグマデルタ変調器は、ディザ信号を付加せず、雑音フロアを上昇させない。さらに、シグマデルタ変調器は、出力側から入力側へのフィードバックを必要とせず、自変調器の安定性を保証する。そのうえで、シグマデルタ変調器は、出力信号の時間平均を一定に保ちつつ、出力信号の周期性をくずすことにより、出力信号の周期性に応じたスプリアスを低減することができる。   According to this configuration, the sigma delta modulator does not add a dither signal and does not raise the noise floor. Furthermore, the sigma-delta modulator does not require feedback from the output side to the input side, and guarantees the stability of the self-modulator. In addition, the sigma delta modulator can reduce spurious according to the periodicity of the output signal by breaking the periodicity of the output signal while keeping the time average of the output signal constant.

また、本発明は、前記積分信号値更新部は、前記積分信号の信号値の更新タイミングの間隔を、前記積分信号の信号値を更新しない状態における、前記出力信号の測定値が周期的に変化する１周期と比べて、等しく又は長く設定することを特徴とするシグマデルタ変調器である。   In the present invention, the integral signal value update unit periodically changes the interval of the update timing of the signal value of the integral signal, and the measured value of the output signal changes in a state where the signal value of the integral signal is not updated. The sigma delta modulator is characterized in that it is set equal to or longer than one period.

この構成によれば、シグマデルタ変調器は、積分信号値の更新間隔を短くし過ぎないことにより、自変調器の動作を安定にすることができ、積分信号値の更新間隔を様々に設定することにより、出力信号の周期性をさらにくずしやすくなる。   According to this configuration, the sigma delta modulator can stabilize the operation of its own modulator by not shortening the update interval of the integrated signal value too much, and variously sets the update interval of the integrated signal value. This makes it easier to break the periodicity of the output signal.

また、本発明は、前記量子化回路の量子化ステップ幅は、２のべき乗に等しく、前記積分信号値更新部は、前記積分信号の信号値に対して、２以外の素数、１、並びに２以外の素数及び１を含む乱数のうち、いずれかの分だけ加算又は減算を行うことを特徴とするシグマデルタ変調器である。   In the present invention, the quantization step width of the quantization circuit is equal to a power of 2, and the integral signal value update unit is a prime number other than 2, 1 and 2 with respect to the signal value of the integral signal. The sigma-delta modulator is characterized in that addition or subtraction is performed for any one of a prime number other than 1 and a random number including one.

この構成によれば、シグマデルタ変調器は、加算値又は減算値を量子化ステップ幅と互いに素とすることにより、出力信号の周期性をさらにくずしやすくなる。   According to this configuration, the sigma-delta modulator makes it easier to break the periodicity of the output signal by making the addition value or the subtraction value relatively prime to the quantization step width.

また、本発明は、前記シグマデルタ変調部は、高次シグマデルタ変調部であり、前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新することを特徴とするシグマデルタ変調器である。   Further, in the present invention, the sigma delta modulation unit is a high-order sigma delta modulation unit, and the integration signal value update unit updates a signal value of the integration signal of any order. It is a delta modulator.

この構成によれば、シグマデルタ変調器は、積分信号値の更新次数を様々に設定することにより、出力信号の周期性をさらにくずしやすくなる。   According to this configuration, the sigma-delta modulator can easily break the periodicity of the output signal by setting various update orders of the integrated signal value.

また、本発明は、前記シグマデルタ変調部は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨ（Ｍｕｌｔｉ−ｓｔＡｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇ）シグマデルタ変調部であり、前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新することを特徴とするシグマデルタ変調器である。   Further, the present invention is a MASH (Multi-Stage Noise Shaping) sigma delta modulation unit in which the preceding stage quantization noise is a subsequent stage input signal, and the integrated signal value update unit is The sigma-delta modulator is characterized in that the signal value of the integration signal of the order is updated.

この構成によれば、シグマデルタ変調器は、積分信号値の更新次数を様々に設定することにより、出力信号の周期性をさらにくずしやすくなる。そして、ＭＡＳＨシグマデルタ変調部は、シグマデルタ変調器の動作を安定にすることができる。   According to this configuration, the sigma-delta modulator can easily break the periodicity of the output signal by setting various update orders of the integrated signal value. Then, the MASH sigma delta modulator can stabilize the operation of the sigma delta modulator.

このように、本発明は、雑音フロアを上昇させることなく、シグマデルタ変調器の安定性を保証しつつ、出力信号の周期性に応じたスプリアスを低減することができる。   Thus, the present invention can reduce spurious according to the periodicity of the output signal while ensuring the stability of the sigma delta modulator without increasing the noise floor.

本発明のシグマデルタ変調器の構成を示す図である。It is a figure which shows the structure of the sigma delta modulator of this invention. 本発明のシグマデルタ変調部のビヘイビアモデルを示す図である。It is a figure which shows the behavior model of the sigma-delta modulation part of this invention. 本発明のシグマデルタ変調部の実モデルを示す図である。It is a figure which shows the real model of the sigma-delta modulation part of this invention. 本発明のシグマデルタ変調部の出力信号を示す図である。It is a figure which shows the output signal of the sigma-delta modulation part of this invention. 本発明の積分信号値更新部の構成を示す図である。It is a figure which shows the structure of the integral signal value update part of this invention. 本発明のシグマデルタ変調器の出力信号のタイムチャートである。It is a time chart of the output signal of the sigma delta modulator of this invention. 本発明及び従来技術のシグマデルタ変調器の出力信号の周波数特性である。It is a frequency characteristic of the output signal of this invention and a prior art sigma delta modulator.

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。   Embodiments of the present invention will be described with reference to the accompanying drawings. The embodiments described below are examples of the present invention, and the present invention is not limited to the following embodiments. In the present specification and drawings, the same reference numerals denote the same components.

シグマデルタ変調器が、ＰＬＬ回路の分数分周回路に適用されるときには、入力信号は、所望の分数分周に応じた直流成分のみ含む。シグマデルタ変調器が、Ｄ／Ａ変換回路などに適用されるときには、入力信号は、時間経過に従って一定である直流成分のみ含む。   When the sigma delta modulator is applied to the fractional frequency dividing circuit of the PLL circuit, the input signal includes only a DC component corresponding to the desired fractional frequency division. When the sigma delta modulator is applied to a D / A conversion circuit or the like, the input signal includes only a DC component that is constant over time.

本発明では、シグマデルタ変調器は、出力信号の時間平均を一定に保ちつつ、出力信号の周期性をくずすことにより、出力信号の周期性に応じたスプリアスを低減する。そのため、シグマデルタ変調器が、ＰＬＬ回路の分数分周回路及びＤ／Ａ変換回路などのうち、いずれに適用されるときでも、入力信号として、直流成分のみ考える。   In the present invention, the sigma delta modulator reduces spurious according to the periodicity of the output signal by breaking the periodicity of the output signal while keeping the time average of the output signal constant. Therefore, only the DC component is considered as an input signal when the sigma-delta modulator is applied to any one of the fractional frequency divider circuit and the D / A converter circuit of the PLL circuit.

本発明のシグマデルタ変調器Ｓの構成を図１に示す。シグマデルタ変調器Ｓは、シグマデルタ変調部１及び積分信号値更新部２から構成される。   The configuration of the sigma delta modulator S of the present invention is shown in FIG. The sigma delta modulator S includes a sigma delta modulator 1 and an integrated signal value updater 2.

シグマデルタ変調部１は、入力信号を積分し積分信号を生成する積分回路と、積分信号を量子化し出力信号を生成する量子化回路と、を有する。   The sigma delta modulation unit 1 includes an integration circuit that integrates an input signal to generate an integration signal, and a quantization circuit that quantizes the integration signal to generate an output signal.

本発明のシグマデルタ変調部１のビヘイビアモデルを図２に示す。シグマデルタ変調部１は、第１〜第３シグマデルタ変調部１１〜１３から構成される。   FIG. 2 shows a behavior model of the sigma delta modulation unit 1 of the present invention. The sigma delta modulation unit 1 includes first to third sigma delta modulation units 11 to 13.

図２において、シグマデルタ変調部１は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨシグマデルタ変調部であるが、変形例として、シグマデルタ変調部１は、一般的な高次デルタシグマ変調部でもよい。図２において、ＭＡＳＨシグマデルタ変調部は、シグマデルタ変調器Ｓの動作を安定にすることができる。   In FIG. 2, the sigma delta modulation unit 1 is a MASH sigma delta modulation unit that uses the preceding stage quantization noise as a subsequent stage input signal. As a modification, the sigma delta modulation unit 1 is a general high-order delta. A sigma modulator may be used. In FIG. 2, the MASH sigma delta modulator can stabilize the operation of the sigma delta modulator S.

シグマデルタ変調部１は、全体として、入力信号Ｘを入力し、出力信号Ｙを生成する。ここで、シグマデルタ変調部１は、不図示のクロックを用いて動作する。   As a whole, the sigma delta modulator 1 receives an input signal X and generates an output signal Y. Here, the sigma-delta modulator 1 operates using a clock (not shown).

第１シグマデルタ変調部１１は、積分回路（伝達関数１／（１−ｚ−１））で入力信号Ｘを積分し積分信号を生成し、量子化回路（符号Ｑ１）で積分信号を量子化し出力信号Ｙ１を生成する。ここで、積分信号の信号値は、図５及び図６で後述のように更新されうる。 The first sigma delta modulation unit 11 integrates the input signal X by an integration circuit (transfer function 1 / (1-z −1 )) to generate an integration signal, and the quantization circuit (symbol Q 1 ) quantizes the integration signal. turned into produces an output signal Y 1. Here, the signal value of the integration signal can be updated as will be described later with reference to FIGS. 5 and 6.

第２シグマデルタ変調部１２は、積分回路（伝達関数１／（１−ｚ−１））で、第１シグマデルタ変調部１１の量子化雑音Ｑ１を積分し積分信号を生成し、量子化回路（符号Ｑ２）で積分信号を量子化し出力信号Ｙ２を生成する。ここで、積分信号の信号値は、第１シグマデルタ変調部１１と同様に、図５及び図６で後述のように更新されうる。 The second sigma delta modulation unit 12 integrates the quantization noise Q 1 of the first sigma delta modulation unit 11 by an integration circuit (transfer function 1 / (1-z −1 )), generates an integration signal, and performs quantization. The integrated signal is quantized by a circuit (symbol Q 2 ) to generate an output signal Y 2 . Here, the signal value of the integral signal can be updated as described later with reference to FIGS. 5 and 6, similarly to the first sigma delta modulator 11.

第３シグマデルタ変調部１３は、積分回路（伝達関数１／（１−ｚ−１））で、第２シグマデルタ変調部１２の量子化雑音Ｑ２を積分し積分信号を生成し、量子化回路（符号Ｑ３）で積分信号を量子化し出力信号Ｙ３を生成する。ここで、積分信号の信号値は、第１シグマデルタ変調部１１と同様に、図５及び図６で後述のように更新されうる。 The third sigma delta modulation unit 13 integrates the quantization noise Q 2 of the second sigma delta modulation unit 12 by an integration circuit (transfer function 1 / (1-z −1 )), and generates an integration signal. The integrated signal is quantized by a circuit (symbol Q 3 ) to generate an output signal Y 3 . Here, the signal value of the integral signal can be updated as described later with reference to FIGS. 5 and 6, similarly to the first sigma delta modulator 11.

デルタシグマ変調部１の全体としての出力信号Ｙは、第１デルタシグマ変調部１１の出力信号Ｙ１と、微分回路（伝達関数１−ｚ−１）を介した第２デルタシグマ変調部１２の出力信号Ｙ２と、微分回路（伝達関数（１−ｚ−１）２）を介した第３デルタシグマ変調部１３の出力信号Ｙ３と、を加算したものである。出力信号Ｙの時間平均は、出力信号Ｙ１には依存するが、微分回路を介した出力信号Ｙ２、Ｙ３には依存しない。 The output signal Y of the whole of the delta-sigma modulation section 1, the output signal Y 1 of the first delta-sigma modulator 11, the differentiating circuit (transfer function 1-z -1) a second delta sigma modulation section 12 via The output signal Y 2 is added to the output signal Y 3 of the third delta-sigma modulation unit 13 via a differentiation circuit (transfer function (1-z −1 ) 2 ). Time average of the output signal Y is dependent on the output signal Y 1, the output signal Y 2, Y 3 via a differentiating circuit is independent.

本発明のシグマデルタ変調部１の実モデルを図３に示す。シグマデルタ変調部１は、第４〜第６シグマデルタ変調部１４〜１６から構成される。   An actual model of the sigma delta modulation unit 1 of the present invention is shown in FIG. The sigma delta modulation unit 1 includes fourth to sixth sigma delta modulation units 14 to 16.

図３において、シグマデルタ変調部１は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨシグマデルタ変調部であるが、変形例として、シグマデルタ変調部１は、一般的な高次デルタシグマ変調部でもよい。図３において、ＭＡＳＨシグマデルタ変調部は、シグマデルタ変調器Ｓの動作を安定にすることができる。   In FIG. 3, the sigma delta modulation unit 1 is a MASH sigma delta modulation unit that uses the preceding stage quantization noise as the subsequent stage input signal. As a modification, the sigma delta modulation unit 1 is a general high-order delta. A sigma modulator may be used. In FIG. 3, the MASH sigma delta modulator can stabilize the operation of the sigma delta modulator S.

シグマデルタ変調部１は、全体として、入力信号Ｘを入力し、出力信号Ｙを生成する。ここで、シグマデルタ変調部１は、不図示のクロックを用いて動作する。   As a whole, the sigma delta modulator 1 receives an input signal X and generates an output signal Y. Here, the sigma-delta modulator 1 operates using a clock (not shown).

第４シグマデルタ変調部１４は、信号ａ［０］（＝入力信号Ｘ）をアキュミュレータで積分する。信号ｃ［０］は、アキュミュレータのオーバフロー時に１となり、アキュミュレータの非オーバフロー時に０となる。信号ｄ［０］は、アキュミュレータの量子化雑音である。信号ｂ［０］は、アキュミュレータの積分信号値である。   The fourth sigma delta modulator 14 integrates the signal a [0] (= input signal X) with an accumulator. The signal c [0] becomes 1 when the accumulator overflows and becomes 0 when the accumulator does not overflow. The signal d [0] is the quantization noise of the accumulator. The signal b [0] is an integrated signal value of the accumulator.

ここで、後述のｄｅｔ＿ｆｌａｇ＝０が出力されているときには、信号ｂ［０］を更新することなく、通常のアキュミュレータの処理が行われる。一方で、後述のｄｅｔ＿ｆｌａｇ＝１が出力されているときには、信号ｂ［０］を更新することがあり、更新前の信号ｂ［０］に信号ｕ［０］を加算又は減算して更新後の信号ｂ［０］を生成する。   Here, when det_flag = 0 described later is output, normal accumulator processing is performed without updating the signal b [0]. On the other hand, when det_flag = 1, which will be described later, is output, the signal b [0] may be updated, and the signal u [0] is added to or subtracted from the signal b [0] before the update to update the signal b [0]. A signal b [0] is generated.

第５シグマデルタ変調部１５は、信号ａ［１］（＝信号ｄ［０］）をアキュミュレータで積分する。信号ｃ［１］は、アキュミュレータのオーバフロー時に１となり、アキュミュレータの非オーバフロー時に０となる。信号ｄ［１］は、アキュミュレータの量子化雑音である。信号ｂ［１］は、アキュミュレータの積分信号値である。   The fifth sigma delta modulator 15 integrates the signal a [1] (= signal d [0]) with an accumulator. The signal c [1] becomes 1 when the accumulator overflows and becomes 0 when the accumulator does not overflow. The signal d [1] is the quantization noise of the accumulator. The signal b [1] is an integrated signal value of the accumulator.

ここで、後述のｄｅｔ＿ｆｌａｇ＝０が出力されているときには、信号ｂ［１］を更新することなく、通常のアキュミュレータの処理が行われる。一方で、後述のｄｅｔ＿ｆｌａｇ＝１が出力されているときには、信号ｂ［１］を更新することがあり、更新前の信号ｂ［１］に信号ｕ［１］を加算又は減算して更新後の信号ｂ［１］を生成する。   Here, when det_flag = 0 described later is output, normal accumulator processing is performed without updating the signal b [1]. On the other hand, when det_flag = 1, which will be described later, is output, the signal b [1] may be updated, and the signal u [1] is added to or subtracted from the signal b [1] before update. A signal b [1] is generated.

第６シグマデルタ変調部１６は、信号ａ［２］（＝信号ｄ［１］）をアキュミュレータで積分する。信号ｃ［２］は、アキュミュレータのオーバフロー時に１となり、アキュミュレータの非オーバフロー時に０となる。信号ｄ［２］は、アキュミュレータの量子化雑音である。信号ｂ［２］は、アキュミュレータの積分信号値である。   The sixth sigma delta modulator 16 integrates the signal a [2] (= signal d [1]) with an accumulator. The signal c [2] becomes 1 when the accumulator overflows and becomes 0 when the accumulator does not overflow. The signal d [2] is the quantization noise of the accumulator. The signal b [2] is an integrated signal value of the accumulator.

ここで、後述のｄｅｔ＿ｆｌａｇ＝０が出力されているときには、信号ｂ［２］を更新することなく、通常のアキュミュレータの処理が行われる。一方で、後述のｄｅｔ＿ｆｌａｇ＝１が出力されているときには、信号ｂ［２］を更新することがあり、更新前の信号ｂ［２］に信号ｕ［２］を加算又は減算して更新後の信号ｂ［２］を生成する。   Here, when det_flag = 0 described later is output, normal accumulator processing is performed without updating the signal b [2]. On the other hand, when det_flag = 1, which will be described later, is output, the signal b [2] may be updated, and the signal u [2] is added to or subtracted from the signal b [2] before the update and updated. A signal b [2] is generated.

信号ｇ［１］は、信号ｃ［１］と、信号ｅ［１］（＝信号ｃ［２］）と、信号ｅ［１］（＝信号ｃ［２］）の遅延反転信号ｆ［１］と、を加算したものである。信号ｇ［０］は、信号ｃ［０］と、信号ｅ［０］（＝信号ｇ［１］）と、信号ｅ［０］（＝信号ｇ［１］）の遅延反転信号ｆ［０］と、を加算したものである。デルタシグマ変調部１の全体としての出力信号Ｙは、信号ｇ［０］である。出力信号Ｙの時間平均は、信号ｃ［０］には依存するが、微分回路を介した信号ｃ［１］及び信号ｃ［２］には依存しない。   The signal g [1] includes a signal c [1], a signal e [1] (= signal c [2]), and a delayed inverted signal f [1] of the signal e [1] (= signal c [2]). And are added. The signal g [0] includes a signal c [0], a signal e [0] (= signal g [1]), and a delayed inverted signal f [0] of the signal e [0] (= signal g [1]). And are added. The output signal Y as a whole of the delta sigma modulation unit 1 is a signal g [0]. The time average of the output signal Y depends on the signal c [0], but does not depend on the signal c [1] and the signal c [2] through the differentiation circuit.

本発明のシグマデルタ変調部１の出力信号Ｙを図４に示す。ここで、入力信号Ｘは、クロックタイミング毎に、１であり一定であるとする。そして、量子化回路の量子化ステップ幅は、いずれの量子化回路についても、６４であるとする。   FIG. 4 shows the output signal Y of the sigma delta modulation unit 1 of the present invention. Here, it is assumed that the input signal X is 1 and constant at each clock timing. The quantization step width of the quantization circuit is assumed to be 64 for any quantization circuit.

図４の上段では、ＭＡＳＨの次数は１次であり、Ｓｉｎｇｌｅ−Ｓｔａｇｅとなる。出力信号Ｙは、６４クロック分の１周期パターンを有する。出力信号Ｙの時間平均は、１周期内で見れば、１／６４となるが、１周期以外の期間内で見れば、１／６４とならない。   In the upper part of FIG. 4, the order of MASH is the first order, which is Single-Stage. The output signal Y has one cycle pattern for 64 clocks. The time average of the output signal Y is 1/64 when viewed within one period, but is not 1/64 when viewed within a period other than one period.

図４の中段では、ＭＡＳＨの次数は２次である。出力信号Ｙは、６４クロック分の１周期パターンを有する。出力信号Ｙの時間平均は、１周期内で見れば、１／６４となるが、１周期以外の期間内で見れば、１／６４となることもならないこともある。   In the middle part of FIG. 4, the order of MASH is second order. The output signal Y has one cycle pattern for 64 clocks. The time average of the output signal Y is 1/64 when viewed within one period, but may not be 1/64 when viewed within a period other than one period.

図４の下段では、ＭＡＳＨの次数は３次である。出力信号Ｙは、１２８クロック分の１周期パターンを有する。出力信号Ｙの時間平均は、１周期内で見れば、１／６４となるが、１周期以外の期間内で見れば、１／６４となることもならないこともある。   In the lower part of FIG. 4, the order of MASH is the third order. The output signal Y has one cycle pattern for 128 clocks. The time average of the output signal Y is 1/64 when viewed within one period, but may not be 1/64 when viewed within a period other than one period.

積分信号値更新部２は、積分信号の信号値を繰り返し更新するにあたり、積分信号の信号値の更新タイミングの間における出力信号Ｙの時間平均の測定値を、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しくする。   When the integral signal value update unit 2 repeatedly updates the signal value of the integral signal, the integrated value of the output signal Y during the update timing of the signal value of the integral signal is calculated with respect to the quantization step width of the quantization circuit. It is set equal to the ratio relating to the DC component of the input signal X.

本発明の積分信号値更新部２の構成を図１及び図５に示す。積分信号値更新部２は、分母カウント部２１、分子カウント部２２及び第１〜第３フラグ生成部２３〜２５から構成される。   The configuration of the integral signal value update unit 2 of the present invention is shown in FIGS. The integrated signal value update unit 2 includes a denominator count unit 21, a numerator count unit 22, and first to third flag generation units 23 to 25.

分母カウント部２１及び分子カウント部２２は、積分信号の信号値の隣接する更新タイミングの間における、出力信号Ｙの時間平均を測定する。   The denominator counting unit 21 and the numerator counting unit 22 measure the time average of the output signal Y between adjacent update timings of the signal value of the integral signal.

分母カウント部２１は、クロックタイミング毎に、信号値‘１’を入力し、入力値を積算し、分母カウントｆｒａｃ＿ｄｅｎ＿ｓｕｍを算出する。ここで、分母カウント部２１は、積分信号の信号値の更新毎に、積算値を０に初期化する。   The denominator counting unit 21 inputs the signal value “1” at each clock timing, integrates the input values, and calculates the denominator count frac_den_sum. Here, the denominator counting unit 21 initializes the integrated value to 0 every time the signal value of the integrated signal is updated.

分子カウント部２２は、クロックタイミング毎に、出力信号Ｙを入力し、入力値を積算し、分子カウントｆｒａｃ＿ｎｕｍ＿ｓｕｍを算出する。ここで、分子カウント部２２は、積分信号の信号値の更新毎に、積算値を０に初期化する。   The numerator counting unit 22 inputs the output signal Y at every clock timing, integrates the input values, and calculates the numerator count frac_num_sum. Here, the numerator counting unit 22 initializes the integrated value to 0 each time the signal value of the integrated signal is updated.

積分信号の信号値の隣接する更新タイミングの間における、出力信号Ｙの時間平均の測定値は、ｆｒａｃ＿ｎｕｍ＿ｓｕｍ／ｆｒａｃ＿ｄｅｎ＿ｓｕｍとなる。   The measurement value of the time average of the output signal Y during the adjacent update timing of the signal value of the integration signal is frac_num_sum / frac_den_sum.

第１フラグ生成部２３は、積分信号の信号値の隣接する更新タイミングの間における、出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいかどうかを判別する。   The first flag generation unit 23 determines that the time average measurement value of the output signal Y between adjacent update timings of the signal value of the integral signal is a ratio related to the DC component of the input signal X with respect to the quantization step width of the quantization circuit. To determine if it is equal to

つまり、クロックタイミング毎に、入力信号ｆｒａｃ＿ｎｕｍ、量子化ステップ幅ｆｒａｃ＿ｄｅｎ、分子カウントｆｒａｃ＿ｎｕｍ＿ｓｕｍ及び分母カウントｆｒａｃ＿ｄｅｎ＿ｓｕｍを入力する。そして、ｆｒａｃ＿ｎｕｍ＿ｓｕｍ／ｆｒａｃ＿ｄｅｎ＿ｓｕｍ＝ｆｒａｃ＿ｎｕｍ／ｆｒａｃ＿ｄｅｎが成立するかどうかを判別する。ここで、上式が成立するときには、第１フラグとして、ｄｅｔ＿ｆｌａｇ１＝１を生成する。一方で、上式が成立しないときには、第１フラグとして、ｄｅｔ＿ｆｌａｇ１＝０を生成する。   That is, the input signal frac_num, the quantization step width frac_den, the numerator count frac_num_sum, and the denominator count frac_den_sum are input at each clock timing. Then, it is determined whether or not frac_num_sum / frac_den_sum = frac_num / frac_den is satisfied. Here, when the above equation holds, det_flag1 = 1 is generated as the first flag. On the other hand, when the above formula does not hold, det_flag1 = 0 is generated as the first flag.

第２フラグ生成部２４は、積分信号の信号値の更新タイミングの間隔を、積分信号の信号値を更新しない状態における、出力信号Ｙの測定値が周期的に変化する１周期と比べて、等しく又は長く設定する。ここで、積分信号の信号値を更新しない状態における、出力信号Ｙの測定値が周期的に変化する１周期は、例えば、図４の上中段での６４クロック分の１周期であり、又は、図４の下段での１２８クロック分の１周期である。   The second flag generation unit 24 sets the interval of the update timing of the signal value of the integrated signal to be equal to one cycle in which the measured value of the output signal Y changes periodically when the signal value of the integrated signal is not updated. Or set it longer. Here, one cycle in which the measurement value of the output signal Y periodically changes in a state where the signal value of the integral signal is not updated is, for example, one cycle of 64 clocks in the upper middle stage of FIG. This is one cycle for 128 clocks in the lower part of FIG.

つまり、あらかじめ、上記の１周期を最短更新間隔Ｔに設定したうえで、クロックタイミング毎に、分母カウントｆｒａｃ＿ｄｅｎ＿ｓｕｍを入力する。そして、ｆｒａｃ＿ｄｅｎ＿ｓｕｍ≧Ｔが成立するかどうかを判別する。ここで、上式が成立するときには、第２フラグとして、ｄｅｔ＿ｆｌａｇ２＝１を生成する。一方で、上式が成立しないときには、第２フラグとして、ｄｅｔ＿ｆｌａｇ２＝０を生成する。   That is, the above-described one cycle is set as the shortest update interval T in advance, and the denominator count frac_den_sum is input at each clock timing. Then, it is determined whether or not frac_den_sum ≧ T is satisfied. Here, when the above equation holds, det_flag2 = 1 is generated as the second flag. On the other hand, when the above formula does not hold, det_flag2 = 0 is generated as the second flag.

第３フラグ生成部２５は、第１、第２フラグ生成部２３、２４における上記の両方の条件を満足するかどうかを判別する。つまり、クロックタイミング毎に、第１フラグｄｅｔ＿ｆｌａｇ１及び第２フラグｄｅｔ＿ｆｌａｇ２を入力する。そして、第３フラグとして、ｄｅｔ＿ｆｌａｇ＝ｄｅｔ＿ｆｌａｇ１＆ｄｅｔ＿ｆｌａｇ２を生成する。   The third flag generator 25 determines whether or not both of the above conditions in the first and second flag generators 23 and 24 are satisfied. That is, the first flag det_flag1 and the second flag det_flag2 are input at each clock timing. Then, det_flag = det_flag1 & det_flag2 is generated as the third flag.

積分信号値更新部２は、クロックタイミング毎に、第３フラグｄｅｔ＿ｆｌａｇを参照する。ここで、ｄｅｔ＿ｆｌａｇ＝１であるときには、つまり、第１、第２フラグ生成部２３、２４における上記の両方の条件を満足するときには、入力信号Ｘの直流成分に関わらず強制的に、積分信号の信号値を更新する。一方で、ｄｅｔ＿ｆｌａｇ＝０であるときには、つまり、第１、第２フラグ生成部２３、２４における上記の少なくともいずれかの条件を満足しないときには、積分信号の信号値を更新しない。   The integrated signal value update unit 2 refers to the third flag det_flag at each clock timing. Here, when det_flag = 1, that is, when both the above conditions in the first and second flag generation units 23 and 24 are satisfied, the integration signal is forcibly set regardless of the DC component of the input signal X. Update the signal value. On the other hand, when det_flag = 0, that is, when at least one of the above conditions in the first and second flag generation units 23 and 24 is not satisfied, the signal value of the integration signal is not updated.

本発明のシグマデルタ変調器Ｓの出力信号Ｙのタイムチャートを図６に示す。積分信号値更新部２は、時刻ｔ０、ｔ１、ｔ３、ｔ６において、積分信号の信号値を更新する。   FIG. 6 shows a time chart of the output signal Y of the sigma delta modulator S of the present invention. The integration signal value update unit 2 updates the signal value of the integration signal at times t0, t1, t3, and t6.

積分信号値更新部２は、時刻ｔ０において、積分信号の信号値を更新する。そして、時刻ｔ１において、時刻ｔ０〜ｔ１における出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいと判別する。そこで、時刻ｔ１において、積分信号の信号値を更新する。   The integral signal value update unit 2 updates the signal value of the integral signal at time t0. Then, at time t1, it is determined that the time average measurement value of the output signal Y at times t0 to t1 is equal to the ratio of the DC component of the input signal X to the quantization step width of the quantization circuit. Therefore, the signal value of the integral signal is updated at time t1.

出力信号Ｙは、時刻ｔ０〜ｔ１において、図４で示したような１周期パターンＮｏ．１を、ちょうど１周期分有する。時刻ｔ０〜ｔ１の期間は、最短更新間隔Ｔに等しい。   The output signal Y is output from the one-cycle pattern No. 1 as shown in FIG. 1 has exactly one cycle. The period from time t0 to t1 is equal to the shortest update interval T.

積分信号値更新部２は、上述のように、時刻ｔ１において、積分信号の信号値を更新する。そして、時刻ｔ３において、時刻ｔ１〜ｔ３における出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいと判別する。そこで、時刻ｔ３において、積分信号の信号値を更新する。   As described above, the integral signal value update unit 2 updates the signal value of the integral signal at time t1. Then, at time t3, it is determined that the measurement value of the time average of the output signal Y at times t1 to t3 is equal to the ratio related to the DC component of the input signal X with respect to the quantization step width of the quantization circuit. Therefore, the signal value of the integral signal is updated at time t3.

出力信号Ｙは、時刻ｔ１〜ｔ３において、図４で示したような１周期パターンＮｏ．２を、１周期より長く２周期より短い期間分有する。図４の中下段で示したように、出力信号Ｙの時間平均は、１周期以外の期間内で見ても、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しくなりうるのである。１周期パターンＮｏ．１、２は、それぞれ異なる。時刻ｔ１〜ｔ３の時間は、最短更新間隔Ｔより長い。   The output signal Y is transmitted from time t1 to time t3 at one cycle pattern No. 1 as shown in FIG. 2 has a period longer than one period and shorter than two periods. As shown in the lower middle part of FIG. 4, the time average of the output signal Y is equal to the ratio of the direct current component of the input signal X to the quantization step width of the quantization circuit, even in a period other than one cycle. It's ugly. 1 cycle pattern No. 1 and 2 are different from each other. The time from time t1 to t3 is longer than the shortest update interval T.

積分信号値更新部２は、上述のように、時刻ｔ３において、積分信号の信号値を更新する。そして、時刻ｔ６において、時刻ｔ３〜ｔ６における出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいと判別する。そこで、時刻ｔ６において、積分信号の信号値を更新する。   The integrated signal value update unit 2 updates the signal value of the integrated signal at time t3 as described above. Then, at time t6, it is determined that the time average measurement value of the output signal Y at times t3 to t6 is equal to the ratio of the DC component of the input signal X to the quantization step width of the quantization circuit. Therefore, the signal value of the integrated signal is updated at time t6.

出力信号Ｙは、時刻ｔ３〜ｔ６において、図４で示したような１周期パターンＮｏ．３を、２周期より長く３周期より短い期間分有する。図４の中下段で示したように、出力信号Ｙの時間平均は、１周期以外の期間内で見ても、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しくなりうるのである。１周期パターンＮｏ．１〜３は、それぞれ異なる。時刻ｔ３〜ｔ６の時間は、最短更新間隔Ｔより長い。   The output signal Y is transmitted from time t3 to time t6 as one cycle pattern No. 1 as shown in FIG. 3 has a period longer than 2 cycles and shorter than 3 cycles. As shown in the lower middle part of FIG. 4, the time average of the output signal Y is equal to the ratio of the direct current component of the input signal X to the quantization step width of the quantization circuit, even in a period other than one cycle. It's ugly. 1 cycle pattern No. 1 to 3 are different from each other. The time from time t3 to t6 is longer than the shortest update interval T.

このように、シグマデルタ変調器Ｓは、ディザ信号を付加せず、雑音フロアを上昇させない。さらに、シグマデルタ変調器Ｓは、出力側から入力側へのフィードバックを必要とせず、自変調器Ｓの安定性を保証する。   Thus, the sigma delta modulator S does not add a dither signal and does not raise the noise floor. Furthermore, the sigma-delta modulator S does not require feedback from the output side to the input side, and guarantees the stability of the self-modulator S.

そのうえで、シグマデルタ変調器Ｓは、出力信号Ｙの時間平均を一定に保ちつつ、出力信号Ｙの周期性をくずすことにより、出力信号Ｙの周期性に応じたスプリアスを低減することができる。そして、シグマデルタ変調器Ｓは、積分信号値の更新間隔を短くし過ぎないことにより、自変調器Ｓの動作を安定にすることができ、積分信号値の更新間隔を様々に設定することにより、出力信号Ｙの周期性をさらにくずしやすくなる。   In addition, the sigma delta modulator S can reduce spurious according to the periodicity of the output signal Y by breaking the periodicity of the output signal Y while keeping the time average of the output signal Y constant. The sigma-delta modulator S can stabilize the operation of the modulator S by not shortening the update interval of the integral signal value too much, and can set the update interval of the integral signal value variously. The periodicity of the output signal Y is further easily broken.

ここで、積分信号値更新部２は、積分信号の信号値を更新するにあたり、図２及び図３に示したように、積分信号の信号値に対して、２以外の素数、１、並びに２以外の素数及び１を含む乱数のうち、いずれかの分だけ加算又は減算を行えばよい。   Here, in updating the signal value of the integral signal, the integral signal value updating unit 2 has a prime number other than 2, 1 and 2 with respect to the signal value of the integral signal, as shown in FIGS. What is necessary is just to add or subtract only one of the random numbers including prime numbers other than 1 and 1.

図２及び図３では、量子化回路の量子化ステップ幅は、６４（＝２６）であるが、変形例として、量子化回路の量子化ステップ幅は、２のべき乗でもよく、２のべき乗でなくてもよい。図２では、積分信号の更新回路は、加算回路であるが、変形例として、図３と同様、積分信号の更新回路は、減算回路でもよい。 2 and 3, the quantization step width of the quantization circuit is 64 (= 2 6 ). However, as a modification, the quantization step width of the quantization circuit may be a power of 2 or a power of 2. Not necessarily. In FIG. 2, the integration signal update circuit is an addition circuit, but as a modification, the integration signal update circuit may be a subtraction circuit, as in FIG. 3.

このように、シグマデルタ変調器Ｓは、加算値又は減算値を量子化ステップ幅と互いに素とすることにより、出力信号Ｙの周期性をさらにくずしやすくなる。   Thus, the sigma-delta modulator S makes it easier to break the periodicity of the output signal Y by making the addition value or the subtraction value relatively prime to the quantization step width.

そして、積分信号値更新部２は、積分信号の信号値を更新するにあたり、図２及び図３に示したように、いずれかの次数の積分信号の信号値を更新すればよい。   Then, the integral signal value update unit 2 may update the signal value of the integral signal of any order as shown in FIGS. 2 and 3 when updating the signal value of the integral signal.

図２では、積分信号値更新部２は、第１デルタシグマ変調部１１において、積分信号の信号値を更新することにより、出力信号Ｙ１の１周期パターンを更新するのみならず、出力信号Ｙ２、Ｙ３の１周期パターンを更新することができる。そして、積分信号値更新部２は、第２、第３デルタシグマ変調部１２、１３において、積分信号の信号値を更新することにより、出力信号Ｙ１の１周期パターンは更新しないけれども、出力信号Ｙ２、Ｙ３の１周期パターンを更新することができる。つまり、積分信号値更新部２は、出力信号Ｙ１、Ｙ２、Ｙ３を加算した出力信号Ｙについて、１周期パターンの種類を増やすことができる。 In FIG. 2, the integrated signal value update unit 2 updates the signal value of the integrated signal in the first delta-sigma modulation unit 11 to update the one-cycle pattern of the output signal Y 1 , as well as the output signal Y 2 , 1 Y 3 period pattern can be updated. The integration signal value update unit 2 updates the signal value of the integration signal in the second and third delta-sigma modulation units 12 and 13 so that the one-cycle pattern of the output signal Y 1 is not updated. One cycle pattern of Y 2 and Y 3 can be updated. That is, the integral signal value update unit 2 can increase the types of one-period patterns for the output signal Y obtained by adding the output signals Y 1 , Y 2 , and Y 3 .

図３では、積分信号値更新部２は、第４デルタシグマ変調部１４において、積分信号の信号値を更新することにより、信号ｃ［０］の１周期パターンを更新するのみならず、信号ｃ［１］、ｃ［２］の１周期パターンを更新することができる。そして、積分信号値更新部２は、第５、第６デルタシグマ変調部１５、１６において、積分信号の信号値を更新することにより、信号ｃ［０］の１周期パターンは更新しないけれども、信号ｃ［１］、ｃ［２］の１周期パターンを更新することができる。つまり、積分信号値更新部２は、信号ｃ［１］、ｃ［２］、ｃ［３］を加算した出力信号Ｙについて、１周期パターンの種類を増やすことができる。   In FIG. 3, the integrated signal value update unit 2 updates the signal value of the integrated signal in the fourth delta-sigma modulation unit 14, thereby updating the one-cycle pattern of the signal c [0]. One cycle pattern of [1] and c [2] can be updated. Then, the integrated signal value update unit 2 updates the signal value of the integrated signal in the fifth and sixth delta-sigma modulation units 15 and 16, but does not update the one-cycle pattern of the signal c [0]. One cycle pattern of c [1] and c [2] can be updated. That is, the integral signal value updating unit 2 can increase the number of types of one-period patterns for the output signal Y obtained by adding the signals c [1], c [2], and c [3].

このように、シグマデルタ変調器Ｓは、積分信号値の更新次数を様々に設定することにより、出力信号Ｙの周期性をさらにくずしやすくなる。   As described above, the sigma-delta modulator S can easily break the periodicity of the output signal Y by setting various update orders of the integral signal value.

本発明及び従来技術のシグマデルタ変調器Ｓの出力信号Ｙの周波数特性を図７に示す。従来技術を適用するときには、シグマデルタ変調器Ｓは、先鋭なピークの配列のように、出力信号Ｙの周期性に応じたスプリアスを発生させる。本発明を適用するときには、シグマデルタ変調器Ｓは、出力信号Ｙの周波数特性の広がり具合が示すように、出力信号Ｙの周期性に応じたスプリアスを低減することができ、出力信号Ｙの周波数特性の低周波部分が示すように、出力信号Ｙの周期を長周期化することができる。   FIG. 7 shows the frequency characteristics of the output signal Y of the sigma delta modulator S of the present invention and the prior art. When the prior art is applied, the sigma delta modulator S generates spurious according to the periodicity of the output signal Y, like an array of sharp peaks. When the present invention is applied, the sigma-delta modulator S can reduce spurious according to the periodicity of the output signal Y as shown by the spread of the frequency characteristic of the output signal Y, and the frequency of the output signal Y can be reduced. As indicated by the low frequency portion of the characteristic, the period of the output signal Y can be lengthened.

本発明のシグマデルタ変調器は、入力一定時のＰＬＬ回路の分数分周回路及び入力一定時のＤ／Ａ変換回路などで、出力信号の周期性に応じたスプリアスを低減することができる。   The sigma-delta modulator of the present invention can reduce spurious according to the periodicity of the output signal by using a fractional frequency divider circuit of the PLL circuit when the input is constant and a D / A conversion circuit when the input is constant.

Ｓ：シグマデルタ変調器
１：シグマデルタ変調部
２：積分信号値更新部
１１：第１シグマデルタ変調部
１２：第２シグマデルタ変調部
１３：第３シグマデルタ変調部
１４：第４シグマデルタ変調部
１５：第５シグマデルタ変調部
１６：第６シグマデルタ変調部
２１：分母カウント部
２２：分子カウント部
２３：第１フラグ生成部
２４：第２フラグ生成部
２５：第３フラグ生成部 S: sigma delta modulator 1: sigma delta modulator 2: integrated signal value updater 11: first sigma delta modulator 12: second sigma delta modulator 13: third sigma delta modulator 14: fourth sigma delta modulation Unit 15: fifth sigma delta modulation unit 16: sixth sigma delta modulation unit 21: denominator counting unit 22: numerator counting unit 23: first flag generating unit 24: second flag generating unit 25: third flag generating unit

Claims (5)

入力信号を積分し積分信号を生成する積分回路と、前記積分信号を量子化し出力信号を生成する量子化回路と、を有するシグマデルタ変調部と、
前記積分信号の信号値を繰り返し更新するにあたり、前記積分信号の信号値の更新タイミングの間における前記出力信号の時間平均の測定値を、前記量子化回路の量子化ステップ幅に対する前記入力信号の直流成分に関する比率に等しくする積分信号値更新部と、
を備えることを特徴とするシグマデルタ変調器。 An sigma delta modulation unit having an integration circuit that integrates an input signal to generate an integration signal, and a quantization circuit that quantizes the integration signal to generate an output signal;
In repetitively updating the signal value of the integrated signal, a time average measurement value of the output signal during the update timing of the signal value of the integrated signal is obtained as a direct current of the input signal with respect to a quantization step width of the quantization circuit. An integral signal value updater that equalizes the ratio for the component;
A sigma delta modulator comprising: 前記積分信号値更新部は、前記積分信号の信号値の更新タイミングの間隔を、前記積分信号の信号値を更新しない状態における、前記出力信号の測定値が周期的に変化する１周期と比べて、等しく又は長く設定する
ことを特徴とする請求項１に記載のシグマデルタ変調器。 The integration signal value update unit compares the update timing of the signal value of the integration signal with one cycle in which the measurement value of the output signal periodically changes in a state where the signal value of the integration signal is not updated. The sigma-delta modulator according to claim 1, wherein the sigma-delta modulator is set equal to or longer than. 前記量子化回路の量子化ステップ幅は、２のべき乗に等しく、
前記積分信号値更新部は、前記積分信号の信号値に対して、２以外の素数、１、並びに２以外の素数及び１を含む乱数のうち、いずれかの分だけ加算又は減算を行う
ことを特徴とする請求項１又は２に記載のシグマデルタ変調器。 The quantization step width of the quantization circuit is equal to a power of 2;
The integral signal value updating unit performs addition or subtraction on the signal value of the integral signal by any one of a prime number other than 2 and a random number including 1 and a prime number other than 2 and 1. The sigma-delta modulator according to claim 1 or 2, characterized by the above. 前記シグマデルタ変調部は、高次シグマデルタ変調部であり、
前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新する
ことを特徴とする請求項１から３のいずれかに記載のシグマデルタ変調器。 The sigma delta modulator is a high-order sigma delta modulator,
The sigma-delta modulator according to any one of claims 1 to 3, wherein the integration signal value update unit updates a signal value of the integration signal of any order. 前記シグマデルタ変調部は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨ（Ｍｕｌｔｉ−ｓｔＡｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇ）シグマデルタ変調部であり、
前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新する
ことを特徴とする請求項１から３のいずれかに記載のシグマデルタ変調器。 The sigma delta modulation unit is a MASH (Multi-Stage Noise Shaping) sigma delta modulation unit that uses the quantization noise of the previous stage as an input signal of the subsequent stage,
The sigma-delta modulator according to any one of claims 1 to 3, wherein the integration signal value update unit updates a signal value of the integration signal of any order.
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