JP5930978B2

JP5930978B2 - DC / DC converter

Info

Publication number: JP5930978B2
Application number: JP2013004165A
Authority: JP
Inventors: 村上　哲; 哲村上; 山田　正樹; 正樹山田; 亮太近藤; 貴昭 ▲高▼原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-01-15
Filing date: 2013-01-15
Publication date: 2016-06-08
Anticipated expiration: 2033-01-15
Also published as: JP2014138427A

Description

この発明は、トランスによって一次側と二次側とが絶縁されたＤＣ／ＤＣコンバータに関し、特にスイッチング時に発生するサージ電圧を抑制するスナバ回路を備えたＤＣ／ＤＣコンバータに関するものである。 The present invention relates to a DC / DC converter in which a primary side and a secondary side are insulated by a transformer, and particularly to a DC / DC converter including a snubber circuit that suppresses a surge voltage generated during switching.

従来のＤＣ／ＤＣコンバータは、複数の半導体スイッチング素子を有して直流電力を交流電力に変換するインバータと、該インバータの交流出力に一次側が接続されたトランスと、複数の半導体素子を有し該トランスの二次側に接続された整流回路とを備えて、入力された直流電力をＤＣ／ＤＣ変換して負荷に出力する。そして、一端が負荷の正極に接続された抵抗と一端が負荷の負極に接続されたコンデンサとを直列接続した直列回路、およびトランスの二次巻線両端にそれぞれアノードが接続され、カソードが上記抵抗と上記コンデンサとの接続点に接続された２つのダイオードを有するスナバ回路を備える。これによりトランスの二次側に発生するサージ電圧は、スナバ回路のダイオードによりコンデンサの電圧にクランプされ、該コンデンサに蓄電される。また、コンデンサに蓄えられたサージエネルギは抵抗を介して出力側に回生され有効利用される（例えば、特許文献１参照）。 A conventional DC / DC converter includes an inverter that has a plurality of semiconductor switching elements and converts DC power to AC power, a transformer having a primary side connected to the AC output of the inverter, and a plurality of semiconductor elements. A rectifier circuit connected to the secondary side of the transformer, and DC / DC converts the input DC power and outputs it to the load. A series circuit in which a resistor having one end connected to the positive electrode of the load and a capacitor having one end connected to the negative electrode of the load is connected in series, and the anode is connected to both ends of the secondary winding of the transformer, and the cathode is the resistor And a snubber circuit having two diodes connected to the connection point of the capacitor. As a result, the surge voltage generated on the secondary side of the transformer is clamped to the voltage of the capacitor by the diode of the snubber circuit and stored in the capacitor. Further, the surge energy stored in the capacitor is regenerated to the output side via a resistor and effectively used (see, for example, Patent Document 1).

国際公開ＷＯ２０１２／１０５１１２号公報International Publication WO2012 / 105112

従来のＤＣ／ＤＣコンバータでは、スナバ回路内のコンデンサの電圧は、スナバ回路に流入するサージ電力と、スナバ回路の抵抗で消費する電力および抵抗を介して回生される電力の和とが均衡することで保持される。従って負荷側の電圧が低下すると、抵抗の両端電圧の増大により電流増加を招いて抵抗での消費電力が増大し、コンデンサの電圧が低下してスナバ回路への流入電力も増大する。このためスナバ回路における損失低減には限界があり、また抵抗の容量低減が困難で安価な素子を採用できないという問題点があった。 In the conventional DC / DC converter, the voltage of the capacitor in the snubber circuit balances the surge power flowing into the snubber circuit with the power consumed by the resistance of the snubber circuit and the sum of the power regenerated through the resistance. Held in. Therefore, when the voltage on the load side decreases, the increase in the voltage across the resistor causes an increase in current, resulting in an increase in power consumption at the resistor, a decrease in the capacitor voltage, and an increase in power flowing into the snubber circuit. For this reason, there is a limit in reducing the loss in the snubber circuit, and there is a problem that it is difficult to reduce the capacity of the resistor and an inexpensive element cannot be employed.

この発明は、上記のような問題点を解消するために成されたものであって、スナバ回路内の抵抗での損失低減および抵抗の容量低減を図り、電力変換効率の向上したＤＣ／ＤＣコンバータを安価に提供することを目的とする。 The present invention has been made to solve the above-described problems, and is a DC / DC converter having improved power conversion efficiency by reducing loss in a resistor in a snubber circuit and reducing the capacitance of the resistor. Is intended to be provided at low cost.

この発明に係るＤＣ／ＤＣコンバータは、複数の半導体スイッチング素子を有して直流電力を交流電力に変換するインバータと、該インバータの交流出力に一次側が接続されたトランスと、複数の半導体素子を有し該トランスの二次側に接続された整流回路とを備えて、入力された直流電力をＤＣ／ＤＣ変換して負荷に出力する。上記ＤＣ／ＤＣコンバータは、一端が上記負荷の正極に接続された抵抗と、一端が上記負荷の負極に接続されたコンデンサと、上記抵抗の他端と上記コンデンサの他端との間に接続され、ダイオードが逆並列接続された半導体スイッチング素子と、上記トランスの二次巻線両端にそれぞれアノードが接続され、カソードが上記半導体スイッチング素子と上記コンデンサとの接続点に接続された２つのダイオードとを有し、上記トランスの二次側に発生するサージ電圧を抑制すると共に、上記コンデンサの電力を上記抵抗を介して上記負荷に回生するスナバ回路と、上記スナバ回路内の上記半導体スイッチング素子を制御する制御回路とを備える。そして、上記制御回路は、上記コンデンサの電圧に応じて上記半導体スイッチング素子を駆動制御して上記コンデンサの電力を上記抵抗を介して上記負荷に回生するものである。 A DC / DC converter according to the present invention includes an inverter having a plurality of semiconductor switching elements and converting DC power to AC power, a transformer having a primary side connected to the AC output of the inverter, and a plurality of semiconductor elements. And a rectifier circuit connected to the secondary side of the transformer, and DC / DC converts the input DC power and outputs it to the load. The DC / DC converter is connected between a resistor having one end connected to the positive electrode of the load, a capacitor having one end connected to the negative electrode of the load, and the other end of the resistor and the other end of the capacitor. A semiconductor switching element having diodes connected in reverse parallel, and two diodes each having an anode connected to both ends of the secondary winding of the transformer and a cathode connected to a connection point between the semiconductor switching element and the capacitor. And suppresses a surge voltage generated on the secondary side of the transformer, and controls the snubber circuit that regenerates the power of the capacitor to the load via the resistor, and controls the semiconductor switching element in the snubber circuit. And a control circuit. The control circuit drives and controls the semiconductor switching element according to the voltage of the capacitor, and regenerates the power of the capacitor to the load via the resistor .

この発明に係るＤＣ／ＤＣコンバータは以上のように構成されるため、スナバ回路内のコンデンサの不要な電圧低下を抑制してスナバ回路への流入電力も抑制できると共に、抵抗での損失低減が図れ、ＤＣ／ＤＣコンバータの変換効率が向上する。また、抵抗での消費電力が低減できるため、抵抗の容量低減により装置構成の低コスト化が図れる。 Since the DC / DC converter according to the present invention is configured as described above, it is possible to suppress unnecessary voltage drop of the capacitor in the snubber circuit and to suppress the inflow power to the snubber circuit, and to reduce the loss at the resistor. The conversion efficiency of the DC / DC converter is improved. In addition, since the power consumption at the resistor can be reduced, the cost of the device configuration can be reduced by reducing the capacitance of the resistor.

この発明の実施の形態１によるＤＣ／ＤＣコンバータの構成図である。It is a block diagram of the DC / DC converter by Embodiment 1 of this invention. この発明の実施の形態１によるＤＣ／ＤＣコンバータの動作を説明する各部の波形図である。It is a wave form diagram of each part explaining operation | movement of the DC / DC converter by Embodiment 1 of this invention. この発明の実施の形態１によるＤＣ／ＤＣコンバータの動作を説明する電流経路図である。FIG. 5 is a current path diagram for explaining the operation of the DC / DC converter according to the first embodiment of the present invention. この発明の実施の形態１によるＤＣ／ＤＣコンバータの動作を説明する電流経路図である。FIG. 5 is a current path diagram for explaining the operation of the DC / DC converter according to the first embodiment of the present invention. この発明の実施の形態１によるトランス二次側の等価回路をモデル化した図である。It is the figure which modeled the equivalent circuit of the transformer secondary side by Embodiment 1 of this invention. この発明の実施の形態１によるトランス二次側に発生する電圧波形図である。It is a voltage waveform diagram which generate | occur | produces on the transformer secondary side by Embodiment 1 of this invention. この発明の実施の形態１によるスナバ回路の動作を説明する各部の波形図である。It is a wave form diagram of each part explaining operation | movement of the snubber circuit by Embodiment 1 of this invention. この発明の実施の形態２によるＤＣ／ＤＣコンバータの構成図である。It is a block diagram of the DC / DC converter by Embodiment 2 of this invention. この発明の実施の形態３によるＤＣ／ＤＣコンバータの構成図である。It is a block diagram of the DC / DC converter by Embodiment 3 of this invention. この発明の実施の形態４によるＤＣ／ＤＣコンバータの構成図である。It is a block diagram of the DC / DC converter by Embodiment 4 of this invention. この発明の実施の形態４によるＤＣ／ＤＣコンバータの動作を説明する各部の波形図である。It is a wave form diagram of each part explaining the operation | movement of the DC / DC converter by Embodiment 4 of this invention.

実施の形態１．
以下、この発明の実施の形態１について説明する。
図１は、この発明の実施の形態１によるＤＣ／ＤＣコンバータの回路構成を示した図である。図１に示すように、ＤＣ／ＤＣコンバータは、直流電源１の電圧Ｖｉｎをトランス３で絶縁された二次側直流電圧に変換し、例えばバッテリ等の負荷７に直流電圧Ｖｏｕｔを出力する。
ＤＣ／ＤＣコンバータは、絶縁されたトランス３と、トランス３の一次巻線３ａに接続され、ソース・ドレイン間にダイオードが内蔵されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から成る半導体スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄをフルブリッジ構成して、直流電源１の直流電圧Ｖｉｎを交流電圧に変換するインバータとしての単相インバータ２と、トランス３の二次巻線３ｂに接続され、整流素子（半導体素子）としてのダイオード４ａ〜４ｄをフルブリッジ構成した整流回路４とを備える。また、整流回路４の出力には出力平滑用のリアクトル５と平滑コンデンサ６が接続され、負荷７へ直流電圧Ｖｏｕｔが出力される。 Embodiment 1 FIG.
Embodiment 1 of the present invention will be described below.
FIG. 1 is a diagram showing a circuit configuration of a DC / DC converter according to Embodiment 1 of the present invention. As shown in FIG. 1, the DC / DC converter converts the voltage Vin of the DC power source 1 into a secondary DC voltage insulated by a transformer 3, and outputs the DC voltage Vout to a load 7 such as a battery.
The DC / DC converter is a semiconductor switching element Sa composed of an insulated transformer 3 and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) connected to the primary winding 3a of the transformer 3 and having a diode built in between the source and drain. Sb, Sc, and Sd are configured as a full bridge, and are connected to a single-phase inverter 2 as an inverter that converts the DC voltage Vin of the DC power source 1 into an AC voltage, and a secondary winding 3b of the transformer 3, and a rectifier element (semiconductor And a rectifier circuit 4 having a full bridge configuration of diodes 4a to 4d as elements). Further, the output smoothing reactor 5 and the smoothing capacitor 6 are connected to the output of the rectifier circuit 4, and the DC voltage Vout is output to the load 7.

また、ＤＣ／ＤＣコンバータは、トランス３の二次側に発生するサージ電圧を抑制するためのスナバ回路８を備え、スナバ回路８は、トランス二次巻線３ｂの両端にそれぞれアノードが接続されるダイオード９ａ、９ｂと、コンデンサ１０と、抵抗１１と、ダイオード１２ａが逆並列接続された半導体スイッチング素子１２ｂとを備える。この場合、半導体スイッチング素子１２ｂにＭＯＳＦＥＴを用い、ダイオード１２ａにはＭＯＳＦＥＴのボディダイオードを用いる。
２つのダイオード９ａ、９ｂのカソードは互いに接続され、その接続点は、コンデンサ１０と半導体スイッチング素子１２ｂのドレイン端子との接続点に接続される。半導体スイッチング素子１２ｂのソース端子は抵抗１１に接続され、抵抗１１の他端は平滑コンデンサ６または負荷７の正極に接続される。コンデンサ１０、平滑コンデンサ６および負荷７の負極は互いに接続され、整流回路４のダイオード４ｂ、４ｄのアノードに接続される。 Further, the DC / DC converter includes a snubber circuit 8 for suppressing a surge voltage generated on the secondary side of the transformer 3, and the snubber circuit 8 has anodes connected to both ends of the transformer secondary winding 3b. Diodes 9a and 9b, a capacitor 10, a resistor 11, and a semiconductor switching element 12b in which a diode 12a is connected in antiparallel. In this case, a MOSFET is used for the semiconductor switching element 12b, and a body diode of the MOSFET is used for the diode 12a.
The cathodes of the two diodes 9a and 9b are connected to each other, and the connection point is connected to the connection point between the capacitor 10 and the drain terminal of the semiconductor switching element 12b. The source terminal of the semiconductor switching element 12 b is connected to the resistor 11, and the other end of the resistor 11 is connected to the smoothing capacitor 6 or the positive electrode of the load 7. The capacitor 10, the smoothing capacitor 6, and the negative electrode of the load 7 are connected to each other and connected to the anodes of the diodes 4 b and 4 d of the rectifier circuit 4.

更に、主回路の外部には制御回路２０が配置され、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、およびコンデンサ１０の電圧Ｖｃはそれぞれモニタされて制御回路２０へ入力される。制御回路２０は、出力電圧Ｖｏｕｔが目標電圧になるように、単相インバータ２内の半導体スイッチング素子Ｓａ〜Ｓｄへのゲート信号２０ａを出力し、半導体スイッチング素子Ｓａ〜ＳｄのオンＤｕｔｙを制御する。また制御回路２０は、コンデンサ１０の電圧Ｖｃに応じて半導体スイッチング素子１２ｂへのゲート信号２０ｂを出力し、半導体スイッチング素子１２ｂをオン／オフ制御してコンデンサ１０の電圧Ｖｃを制御する。
なお、単相インバータ２の半導体スイッチング素子Ｓａ〜Ｓｄ、および半導体スイッチング素子１２ｂは、ＭＯＳＦＥＴに限らず、ダイオードが逆並列接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）等の自己消弧型半導体スイッチング素子でもよい。 Further, a control circuit 20 is disposed outside the main circuit, and the input voltage Vin, the output voltage Vout, and the voltage Vc of the capacitor 10 are monitored and input to the control circuit 20. The control circuit 20 outputs the gate signal 20a to the semiconductor switching elements Sa to Sd in the single-phase inverter 2 so that the output voltage Vout becomes the target voltage, and controls the on duty of the semiconductor switching elements Sa to Sd. The control circuit 20 outputs a gate signal 20b to the semiconductor switching element 12b in accordance with the voltage Vc of the capacitor 10, and controls the voltage Vc of the capacitor 10 by controlling the semiconductor switching element 12b on / off.
The semiconductor switching elements Sa to Sd and the semiconductor switching element 12b of the single-phase inverter 2 are not limited to MOSFETs but may be self-extinguishing semiconductor switching elements such as IGBTs (Insulated Gate Bipolar Transistors) in which diodes are connected in antiparallel. Good.

このように構成されるＤＣ／ＤＣコンバータの動作について以下に説明する。
図２は、ゲート信号２０ａとなる、半導体スイッチング素子Ｓａ、Ｓｄへのゲート信号および半導体スイッチング素子Ｓｂ、Ｓｃへのゲート信号と、トランス二次側に発生する電圧とを示す波形図である。なお、ゲート信号がＨｉｇｈのとき、各半導体スイッチング素子Ｓａ〜Ｓｄはオンする。
単相インバータ２は、半導体スイッチング素子Ｓａ、Ｓｄの同時オンと、半導体スイッチング素子Ｓｂ、Ｓｃの同時オンとを交互に同じオンＤｕｔｙで行い、このオン期間ｔｘに、トランス３が一次側から二次側へ電力伝送しトランス二次側に電圧が発生する。なお半導体スイッチング素子Ｓａ、Ｓｄが同時オンすると、図３に示す経路で電流が流れ、半導体スイッチング素子Ｓｂ、Ｓｃが同時オンすると、図４に示す経路で電流が流れて、トランス二次側へ電力伝送される。 The operation of the DC / DC converter configured as described above will be described below.
FIG. 2 is a waveform diagram showing a gate signal to the semiconductor switching elements Sa and Sd, a gate signal to the semiconductor switching elements Sb and Sc, and a voltage generated on the transformer secondary side, which become the gate signal 20a. When the gate signal is High, each of the semiconductor switching elements Sa to Sd is turned on.
The single-phase inverter 2 alternately turns on the semiconductor switching elements Sa and Sd and turns on the semiconductor switching elements Sb and Sc alternately with the same on duty. During this on period tx, the transformer 3 is secondary from the primary side. Power is transmitted to the side and voltage is generated on the secondary side of the transformer. When the semiconductor switching elements Sa and Sd are simultaneously turned on, a current flows through the path shown in FIG. 3, and when the semiconductor switching elements Sb and Sc are simultaneously turned on, a current flows through the path shown in FIG. Is transmitted.

半導体スイッチング素子Ｓａ、Ｓｄの同時オンと、半導体スイッチング素子Ｓｂ、Ｓｃの同時オンとの間には、アーム短絡を防止するためにデッドタイムｔｄを要するため、１周期をＴとすると、オン期間ｔｘは、
ｔｘ≦Ｔ／２―ｔｄ
となる。なお、（２ｔｘ／Ｔ）がオンＤｕｔｙとなる。
また出力電圧Ｖｏｕｔは、トランス３の巻線比Ｎとすると、入力電圧Ｖｉｎ、オンＤｕｔｙを用いて次の式にて示される。
Ｖｏｕｔ＝Ｖｉｎ・Ｎ・（２ｔｘ／Ｔ） A dead time td is required between the semiconductor switching elements Sa and Sd being simultaneously turned on and the semiconductor switching elements Sb and Sc being simultaneously turned on. Therefore, if one cycle is T, an on period tx Is
tx ≦ T / 2−td
It becomes. Note that (2tx / T) is on duty.
Further, the output voltage Vout is expressed by the following equation using the input voltage Vin and the on duty when the winding ratio N of the transformer 3 is set.
Vout = Vin · N · (2tx / T)

即ち、出力電圧Ｖｏｕｔを増加させる場合は、オン期間ｔｘが（Ｔ／２―ｔｄ）以下の範囲でオンＤｕｔｙを大きくし、出力電圧Ｖｏｕｔを低下させる場合はオンＤｕｔｙを小さくすることで制御できる。 That is, when the output voltage Vout is increased, the on-duty can be increased in the range where the on-period tx is equal to or less than (T / 2−td), and when the output voltage Vout is decreased, the on-duty can be decreased.

上記のように、半導体スイッチング素子Ｓａ、Ｓｄの同時オンと、半導体スイッチング素子Ｓｂ、Ｓｃの同時オンとを交互に繰り返すと、図３、図４に示すように電流は正負の向きが反転して流れる。スナバ回路８は、トランス３の二次側に設けられて、トランス３の漏洩インダクタンスや回路のインダクタンス成分により転流時にトランス３に発生するサージ電圧を抑制し、図２に示すように、トランス二次側には良好な波形の電圧が発生する。なお、スナバ回路８のようなサージ抑制回路のない場合の電圧波形を比較例として併せて図示した。サージ抑制回路のない比較例では、図中のＡに示すように、トランス３の二次巻線に電圧が発生する立ち上がり時、即ちトランス３がオンする際にサージ電圧が発生している。 As described above, when the semiconductor switching elements Sa and Sd are simultaneously turned on and the semiconductor switching elements Sb and Sc are simultaneously turned on alternately, the direction of the current is reversed as shown in FIGS. Flowing. The snubber circuit 8 is provided on the secondary side of the transformer 3 and suppresses a surge voltage generated in the transformer 3 at the time of commutation due to the leakage inductance of the transformer 3 and the inductance component of the circuit. As shown in FIG. A good waveform voltage is generated on the next side. In addition, the voltage waveform when there is no surge suppression circuit such as the snubber circuit 8 is shown together as a comparative example. In a comparative example without a surge suppression circuit, as indicated by A in the figure, a surge voltage is generated at the time when the voltage is generated in the secondary winding of the transformer 3, that is, when the transformer 3 is turned on.

スナバ回路８の動作の詳細について以下に説明する。
ＤＣ／ＤＣコンバータが起動すると、コンデンサ１０は、リアクトル５と平滑コンデンサ６により平滑された電圧Ｖｏｕｔで、抵抗１１およびダイオード１２ａを介して初期充電される。また、コンデンサ１０の電圧Ｖｃがトランス３の二次側電圧よりも低いと、トランス二次巻線３ｂからダイオード９ａ、９ｂを介してコンデンサ１０に電流が流入して充電される。
トランス３の二次側電圧にサージ電圧が発生し、その電圧がコンデンサ１０の電圧Ｖｃを超えると、トランス二次巻線３ｂからダイオード９ａ、９ｂを介してコンデンサ１０にサージ電流が流入し、トランス３の二次側電圧はコンデンサ１０の電圧Ｖｃにクランプされると共に、サージ電流はコンデンサ１０に充電される。このように、トランス３の二次側に発生するサージ電圧はコンデンサ電圧Ｖｃでクランプされ整流回路４は保護される。なお、実際にはトランス３の二次側電圧は、コンデンサ１０の電圧Ｖｃにダイオード９ａ、９ｂの順方向電圧を加えた電圧となる。 Details of the operation of the snubber circuit 8 will be described below.
When the DC / DC converter is activated, the capacitor 10 is initially charged through the resistor 11 and the diode 12a with the voltage Vout smoothed by the reactor 5 and the smoothing capacitor 6. When the voltage Vc of the capacitor 10 is lower than the secondary side voltage of the transformer 3, a current flows into the capacitor 10 from the transformer secondary winding 3b via the diodes 9a and 9b and is charged.
When a surge voltage is generated in the secondary side voltage of the transformer 3 and the voltage exceeds the voltage Vc of the capacitor 10, a surge current flows into the capacitor 10 from the transformer secondary winding 3b via the diodes 9a and 9b. 3 is clamped to the voltage Vc of the capacitor 10, and the surge current is charged to the capacitor 10. Thus, the surge voltage generated on the secondary side of the transformer 3 is clamped by the capacitor voltage Vc, and the rectifier circuit 4 is protected. Actually, the secondary side voltage of the transformer 3 is a voltage obtained by adding the forward voltage of the diodes 9 a and 9 b to the voltage Vc of the capacitor 10.

トランスの二次側に発生するサージ電圧について以下に説明する。
二次側に整流素子が接続されるトランスの二次側の等価回路は、図５に示すように、トランスの漏れインダクタンスＬ、トランスの抵抗成分Ｒ、トランスおよび二次側整流素子の寄生容量Ｃの直列回路でモデル化される。トランスの転流時に二次側に生じる過渡的な電圧Ｖｏ（＝Ｖｉｎ・Ｎ）が、この直列回路に印加され振動周期を伴うサージ電圧が発生する。トランス二次側の電圧Ｖ、電流Ｉは、時間ｔで変化し、 The surge voltage generated on the secondary side of the transformer will be described below.
As shown in FIG. 5, the equivalent circuit on the secondary side of the transformer to which the rectifying element is connected to the secondary side includes a transformer leakage inductance L, a transformer resistance component R, and a parasitic capacitance C of the transformer and the secondary side rectifying element. It is modeled by a series circuit. A transient voltage Vo (= Vin · N) generated on the secondary side at the time of commutation of the transformer is applied to this series circuit to generate a surge voltage with an oscillation period. The voltage V and current I on the transformer secondary side change at time t,

とすると、

Then,

で表される。但し、Ｋは係数である。

It is represented by However, K is a coefficient.

このようなトランス二次側の電圧Ｖがサージ電圧であり、図６に示すような電圧振動を伴う電圧波形３１となる。この電圧振動はスナバ回路８内のコンデンサ１０の電圧Ｖｃでクランプされるため、コンデンサ電圧Ｖｃ以上の振動成分３０による電力がスナバ回路８に入力されることになる。図に示すように、時刻ｔ１〜ｔ２の間で電圧Ｖの振動成分３０がコンデンサ電圧Ｖｃ以上となり、サージ電力としてスナバ回路８に入力される。
また、サージ電流の充電によりコンデンサ１０の電圧Ｖｃが上昇すると、コンデンサ１０の電力は半導体スイッチング素子１２ｂおよび抵抗１１を介して平滑コンデンサ６（または負荷７）に回生される。
このようにスナバ回路８に流入される電力（単位時間当たり）は、コンデンサ電圧Ｖｃでクランプされたサージ電力と、トランス二次側の電圧で発生する抵抗１１で消費する電力と、抵抗１１を介して回生される電力とになり、抵抗１１の成分値をＲａとすると、以下の式で表される。 Such a voltage V on the secondary side of the transformer is a surge voltage, and has a voltage waveform 31 with voltage oscillation as shown in FIG. Since this voltage vibration is clamped by the voltage Vc of the capacitor 10 in the snubber circuit 8, the electric power by the vibration component 30 that is equal to or higher than the capacitor voltage Vc is input to the snubber circuit 8. As shown in the figure, the vibration component 30 of the voltage V becomes equal to or higher than the capacitor voltage Vc between times t1 and t2, and is input to the snubber circuit 8 as surge power.
Further, when the voltage Vc of the capacitor 10 increases due to charging of the surge current, the power of the capacitor 10 is regenerated to the smoothing capacitor 6 (or the load 7) via the semiconductor switching element 12b and the resistor 11.
As described above, the power (per unit time) flowing into the snubber circuit 8 passes through the surge power clamped by the capacitor voltage Vc, the power consumed by the resistor 11 generated by the transformer secondary voltage, and the resistor 11. If the component value of the resistor 11 is Ra, it is expressed by the following equation.

一方、スナバ回路８に流入するサージ電力と、スナバ回路８の抵抗１１で消費する電力および抵抗１１を介して回生される電力の和とが均衡する時、コンデンサ１０の電圧Ｖｃは保持される。このため負荷７の電圧（出力電圧Ｖｏｕｔ）が低下すると、抵抗１１の両端子間電圧の増加により抵抗１１での消費電力が増大して上記均衡が崩れ、コンデンサ電圧Ｖｃが低下する。
上述したように、制御回路２０は、半導体スイッチング素子１２ｂをオン／オフ制御してコンデンサ電圧Ｖｃを制御しており、図７に示す各部の波形図に基づいて以下に説明する。
制御回路２０ではコンデンサ電圧Ｖｃを監視しており、図７（ｂ）、図７（ｃ）に示すように、コンデンサ電圧Ｖｃが予め設定された基準値である閾値Ｖｔｈを超えると半導体スイッチング素子１２ｂをオンし、コンデンサ電圧Ｖｃが閾値Ｖｔｈ以下になると半導体スイッチング素子１２ｂをオフするようにゲート信号２０ｂを出力して半導体スイッチング素子１２ｂを制御する。 On the other hand, when the surge power flowing into the snubber circuit 8 and the sum of the power consumed by the resistor 11 of the snubber circuit 8 and the power regenerated via the resistor 11 are balanced, the voltage Vc of the capacitor 10 is held. For this reason, when the voltage of the load 7 (output voltage Vout) decreases, the power consumption at the resistor 11 increases due to an increase in the voltage between both terminals of the resistor 11, the above balance is lost, and the capacitor voltage Vc decreases.
As described above, the control circuit 20 controls the capacitor voltage Vc by controlling on / off of the semiconductor switching element 12b, and will be described below based on the waveform diagram of each part shown in FIG.
The control circuit 20 monitors the capacitor voltage Vc. As shown in FIGS. 7B and 7C, when the capacitor voltage Vc exceeds a threshold value Vth, which is a preset reference value, the semiconductor switching element 12b. When the capacitor voltage Vc becomes equal to or lower than the threshold value Vth, the semiconductor switching element 12b is controlled by outputting the gate signal 20b so as to turn off the semiconductor switching element 12b.

図７（ａ）に示すように、トランス二次側電圧Ｖは、電圧振動を伴う電圧波形（サージ電圧）３１（３１ａ、３１ｂ）となり、コンデンサ電圧Ｖｃ以上の振動成分３０によるサージ電力がスナバ回路８に入力される。なお、電圧波形３１ａは一方のダイオード９ａのアノード電圧を、電圧波形３１ｂは他方のダイオード９ｂのアノード電圧を示す。この場合、図７（ａ）内で示すコンデンサ電圧Ｖｃの詳細な電圧変動を示す電圧波形を図７（ｂ）で示している。 As shown in FIG. 7A, the transformer secondary voltage V has a voltage waveform (surge voltage) 31 (31a, 31b) accompanied by voltage oscillation, and surge power generated by the vibration component 30 that is equal to or higher than the capacitor voltage Vc is a snubber circuit. 8 is input. The voltage waveform 31a indicates the anode voltage of one diode 9a, and the voltage waveform 31b indicates the anode voltage of the other diode 9b. In this case, FIG. 7B shows a voltage waveform indicating the detailed voltage fluctuation of the capacitor voltage Vc shown in FIG.

振動成分３０によるサージ電力がスナバ回路８に入力されると、サージ電力はコンデンサ１０に充電されコンデンサ電圧Ｖｃが増大する。なお、コンデンサ１０は、コンデンサ電圧Ｖｃの変動が整流回路４のダイオード４ａ〜４ｄの耐圧Ｖａを超えない様に構成される。
そしてコンデンサ電圧Ｖｃが閾値Ｖｔｈを超えると、半導体スイッチング素子１２ｂがオンすることによりコンデンサ１０の電力は半導体スイッチング素子１２ｂおよび抵抗１１を介して平滑コンデンサ６（または負荷７）に回生される。コンデンサ電圧Ｖｃが低下して閾値Ｖｔｈ以下になると、半導体スイッチング素子１２ｂがオンからオフに切り替わり、コンデンサ１０から抵抗１１を介して平滑コンデンサ６（または負荷７）に流れる電流は遮断される。そして、次の半周期のタイミングで振動成分３０が発生するまで、コンデンサ電圧Ｖｃは緩やかに低下する。
このような動作を繰り返すことで、コンデンサ電圧Ｖｃをほぼ一定に制御することができる。なお、閾値Ｖｔｈをコンデンサ電圧Ｖｃの目標電圧としても良い。 When surge power due to the vibration component 30 is input to the snubber circuit 8, the surge power is charged in the capacitor 10 and the capacitor voltage Vc increases. The capacitor 10 is configured so that the fluctuation of the capacitor voltage Vc does not exceed the withstand voltage Va of the diodes 4a to 4d of the rectifier circuit 4.
When the capacitor voltage Vc exceeds the threshold value Vth, the semiconductor switching element 12b is turned on, whereby the power of the capacitor 10 is regenerated to the smoothing capacitor 6 (or the load 7) via the semiconductor switching element 12b and the resistor 11. When the capacitor voltage Vc decreases and becomes equal to or lower than the threshold value Vth, the semiconductor switching element 12b is switched from on to off, and the current flowing from the capacitor 10 through the resistor 11 to the smoothing capacitor 6 (or load 7) is cut off. The capacitor voltage Vc gradually decreases until the vibration component 30 is generated at the timing of the next half cycle.
By repeating such an operation, the capacitor voltage Vc can be controlled to be substantially constant. The threshold value Vth may be set as the target voltage of the capacitor voltage Vc.

以上のように、この実施の形態では、トランス３の二次側に、ダイオード９ａ、９ｂと、コンデンサ１０と、抵抗１１と、ダイオード１２ａが逆並列接続された半導体スイッチング素子１２ｂとから成るスナバ回路８を備え、トランス３の二次側に発生するサージ電圧をコンデンサ電圧Ｖｃでクランプして整流回路４を保護してサージ電力をコンデンサ１０に蓄電し、そのサージ電力を抵抗１１を介して出力側に回生して有効利用する。
さらに、コンデンサ１０の電圧Ｖｃが低下すると半導体スイッチング素子１２ｂをオフし、抵抗１１を介して出力側に流れる電流を遮断する。
負荷７の電圧（出力電圧Ｖｏｕｔ）が低下すると、抵抗１１での消費電力が増大してコンデンサ電圧Ｖｃが低下し、スナバ回路８への流入電力も増大するものであるが、上記のように半導体スイッチング素子１２ｂにより電流遮断するため、抵抗１１での消費電力が抑制されると共に、コンデンサ１０の電圧低下が抑制されてコンデンサ電圧Ｖｃがほぼ一定に制御される。 As described above, in this embodiment, on the secondary side of the transformer 3, a snubber circuit including the diodes 9a and 9b, the capacitor 10, the resistor 11, and the semiconductor switching element 12b in which the diode 12a is connected in antiparallel. 8, the surge voltage generated on the secondary side of the transformer 3 is clamped with the capacitor voltage Vc to protect the rectifier circuit 4 and the surge power is stored in the capacitor 10. The surge power is output to the output side via the resistor 11. Recycle and use effectively.
Further, when the voltage Vc of the capacitor 10 decreases, the semiconductor switching element 12b is turned off, and the current flowing to the output side via the resistor 11 is cut off.
When the voltage of the load 7 (output voltage Vout) decreases, the power consumption in the resistor 11 increases, the capacitor voltage Vc decreases, and the inflow power to the snubber circuit 8 also increases. Since the current is cut off by the switching element 12b, the power consumption at the resistor 11 is suppressed, and the voltage drop of the capacitor 10 is suppressed and the capacitor voltage Vc is controlled to be substantially constant.

このように、負荷７の電圧低下時にも抵抗１１での損失が抑制でき、サージ電圧により発生した電力を確実に負荷側に回生して有効利用できると共に、スナバ回路８内のコンデンサ１０の不要な電圧低下を抑制してスナバ回路８への流入電力も抑制できる。このためＤＣ／ＤＣコンバータの電力変換効率を向上できる。
また、抵抗１１の損失を抑えることで、容量の小さい安価な部品を選択することができ、かつ抵抗１１の局所的な熱集中が抑制できるため冷却系への負担軽減も可能となり、装置構成の低コスト化が図れる。
さらに、半導体スイッチング素子１２ｂは、コンデンサ１０の電圧Ｖｃに基づいてのみオン／オフ制御するため、簡素な制御構成にできる。 Thus, even when the voltage of the load 7 drops, the loss at the resistor 11 can be suppressed, and the power generated by the surge voltage can be reliably regenerated to the load side and effectively used, and the capacitor 10 in the snubber circuit 8 is unnecessary. The voltage drop can be suppressed and the inflow power to the snubber circuit 8 can also be suppressed. For this reason, the power conversion efficiency of a DC / DC converter can be improved.
Further, by suppressing the loss of the resistor 11, it is possible to select an inexpensive component having a small capacity, and it is possible to reduce the local heat concentration of the resistor 11, thereby reducing the burden on the cooling system. Cost reduction can be achieved.
Furthermore, since the semiconductor switching element 12b is controlled to be turned on / off only based on the voltage Vc of the capacitor 10, a simple control configuration can be achieved.

なお、制御回路２０は、コンデンサ１０の電圧Ｖｃと負荷７の電圧Ｖｏｕｔとに基づいて半導体スイッチング素子１２ｂを制御しても良い。この場合、負荷７の電圧Ｖｏｕｔとコンデンサ１０の電圧Ｖｃとの差電圧が基準値となる閾値を超えると、半導体スイッチング素子１２ｂをオフして、抵抗１１を介して出力側に流れる電流を遮断する。これにより、負荷７の電圧低下時における抵抗１１での損失が確実に抑制できる。 Note that the control circuit 20 may control the semiconductor switching element 12 b based on the voltage Vc of the capacitor 10 and the voltage Vout of the load 7. In this case, when the voltage difference between the voltage Vout of the load 7 and the voltage Vc of the capacitor 10 exceeds a threshold value that is a reference value, the semiconductor switching element 12b is turned off and the current flowing to the output side via the resistor 11 is cut off. . Thereby, the loss in the resistor 11 at the time of the voltage drop of the load 7 can be suppressed reliably.

実施の形態２．
次に、この発明の実施の形態２について説明する。
図８は、この発明の実施の形態２によるＤＣ／ＤＣコンバータの回路構成を示した図である。図に示すように、スナバ回路８ａ内の半導体スイッチング素子１２ｂに並列抵抗１３が接続されている。即ち、並列抵抗１３および抵抗１１は直接接続され、ダイオード１２ａが逆並列接続された半導体スイッチング素子１２ｂは、並列抵抗１３の両端子間を短絡するように配置されている。その他の構成は、上記実施の形態１と同様である。 Embodiment 2. FIG.
Next, a second embodiment of the present invention will be described.
FIG. 8 is a diagram showing a circuit configuration of a DC / DC converter according to Embodiment 2 of the present invention. As shown in the figure, a parallel resistor 13 is connected to the semiconductor switching element 12b in the snubber circuit 8a. That is, the parallel resistor 13 and the resistor 11 are directly connected, and the semiconductor switching element 12b to which the diode 12a is connected in reverse parallel is arranged so as to short-circuit both terminals of the parallel resistor 13. Other configurations are the same as those of the first embodiment.

この実施の形態においても、上記実施の形態１と同様に、トランス３の二次側に発生するサージ電圧をコンデンサ電圧Ｖｃでクランプして整流回路４を保護してサージ電力をコンデンサ１０に蓄電し、そのサージ電力を抵抗１１を介して出力側に回生して有効利用する。また、制御回路２０ではコンデンサ電圧Ｖｃを監視しており、コンデンサ電圧Ｖｃが予め設定された閾値Ｖｔｈを超えると半導体スイッチング素子１２ｂをオンし、コンデンサ電圧Ｖｃが閾値Ｖｔｈ以下になると半導体スイッチング素子１２ｂをオフするようにゲート信号２０ｂを出力して半導体スイッチング素子１２ｂを制御する。 Also in this embodiment, as in the first embodiment, the surge voltage generated on the secondary side of the transformer 3 is clamped with the capacitor voltage Vc to protect the rectifier circuit 4 and the surge power is stored in the capacitor 10. The surge power is regenerated to the output side via the resistor 11 and used effectively. The control circuit 20 monitors the capacitor voltage Vc. When the capacitor voltage Vc exceeds a preset threshold value Vth, the semiconductor switching element 12b is turned on. When the capacitor voltage Vc falls below the threshold value Vth, the semiconductor switching element 12b is turned on. The gate signal 20b is output so as to be turned off to control the semiconductor switching element 12b.

サージ電圧の振動成分３０によるサージ電力がスナバ回路８に入力されると、サージ電力はコンデンサ１０に充電されコンデンサ電圧Ｖｃが増大する。そしてコンデンサ電圧Ｖｃが閾値Ｖｔｈを超えると、半導体スイッチング素子１２ｂがオンすることによりコンデンサ１０の電力は半導体スイッチング素子１２ｂおよび抵抗１１を介して平滑コンデンサ６（または負荷７）に回生される。
コンデンサ電圧Ｖｃが低下して閾値Ｖｔｈ以下になると、半導体スイッチング素子１２ｂがオンからオフに切り替わり、コンデンサ１０の電力は並列抵抗１３および抵抗１１を介して平滑コンデンサ６（または負荷７）に回生される。この時、並列抵抗１３と抵抗１１とは直列接続されて、コンデンサ１０から負荷側に回生される電流経路内の抵抗成分が大きくなり、消費電力が抑制されると共に、コンデンサ１０の電圧低下が抑制される。そして、次の半周期のタイミングで振動成分３０が発生するまで、コンデンサ電圧Ｖｃは緩やかに低下する。このような動作を繰り返すことで、コンデンサ電圧Ｖｃをほぼ一定に制御することができる。 When surge power due to the vibration component 30 of the surge voltage is input to the snubber circuit 8, the surge power is charged in the capacitor 10 and the capacitor voltage Vc increases. When the capacitor voltage Vc exceeds the threshold value Vth, the semiconductor switching element 12b is turned on, whereby the power of the capacitor 10 is regenerated to the smoothing capacitor 6 (or the load 7) via the semiconductor switching element 12b and the resistor 11.
When the capacitor voltage Vc decreases and becomes equal to or lower than the threshold value Vth, the semiconductor switching element 12b is switched from on to off, and the power of the capacitor 10 is regenerated to the smoothing capacitor 6 (or the load 7) via the parallel resistor 13 and the resistor 11. . At this time, the parallel resistor 13 and the resistor 11 are connected in series, the resistance component in the current path regenerated from the capacitor 10 to the load side is increased, power consumption is suppressed, and the voltage drop of the capacitor 10 is suppressed. Is done. The capacitor voltage Vc gradually decreases until the vibration component 30 is generated at the timing of the next half cycle. By repeating such an operation, the capacitor voltage Vc can be controlled to be substantially constant.

負荷７の電圧（出力電圧Ｖｏｕｔ）が低下すると、抵抗１１での消費電力が増大してコンデンサ電圧Ｖｃが低下するものであるが、上記のように並列抵抗１３を抵抗１１と直列接続して抵抗成分を高くすることにより、抵抗成分（抵抗１１、並列抵抗１３）での消費電力が抑制されると共に、コンデンサ１０の電圧低下が抑制されてコンデンサ電圧Ｖｃがほぼ一定に制御される。 When the voltage of the load 7 (output voltage Vout) decreases, the power consumption at the resistor 11 increases and the capacitor voltage Vc decreases. As described above, the parallel resistor 13 and the resistor 11 are connected in series as described above. By increasing the component, power consumption by the resistance component (resistor 11, parallel resistor 13) is suppressed, and a voltage drop of the capacitor 10 is suppressed, so that the capacitor voltage Vc is controlled to be substantially constant.

このように、負荷７の電圧低下時にも抵抗１１（および並列抵抗１３）での損失が抑制でき、サージ電圧により発生した電力を確実に負荷側に回生して有効利用できると共に、スナバ回路８内のコンデンサ１０の不要な電圧低下を抑制してスナバ回路８への流入電力も抑制できる。このためＤＣ／ＤＣコンバータの電力変換効率を向上できる。
また、抵抗１１および並列抵抗１３は電力分散により、容量の小さい安価な部品を選択することができ、かつ局所的な熱集中が抑制できるため冷却系への負担軽減も可能となり、装置構成の低コスト化が図れる。
さらに、半導体スイッチング素子１２ｂは、コンデンサ１０の電圧Ｖｃに基づいてのみオン／オフ制御するため、簡素な制御構成にできる。 As described above, even when the voltage of the load 7 is lowered, the loss at the resistor 11 (and the parallel resistor 13) can be suppressed, and the power generated by the surge voltage can be reliably regenerated to the load side and effectively used. The unnecessary voltage drop of the capacitor 10 can be suppressed, and the power flowing into the snubber circuit 8 can also be suppressed. For this reason, the power conversion efficiency of a DC / DC converter can be improved.
Further, the resistor 11 and the parallel resistor 13 can select an inexpensive part with a small capacity due to power distribution and can suppress local heat concentration, thereby reducing the burden on the cooling system and reducing the device configuration. Cost can be reduced.
Furthermore, since the semiconductor switching element 12b is controlled to be turned on / off only based on the voltage Vc of the capacitor 10, a simple control configuration can be achieved.

実施の形態３．
次に、この発明の実施の形態３について説明する。
図９は、この発明の実施の形態３によるＤＣ／ＤＣコンバータの回路構成を示した図である。この実施の形態では、図９に示すように、スナバ回路１８が、トランス二次巻線３ｂの両端にそれぞれアノードが接続されるダイオード９ａ、９ｂと、コンデンサ１０ａ、１０ｂと、抵抗１１ａ、１１ｂと、ダイオード１２ａ、１２ｃが逆並列接続された半導体スイッチング素子１２ｂ、１２ｄとを備える。この場合、コンデンサ１０ａ、抵抗１１ａ、および半導体スイッチング素子１２ｂから成る回路と、コンデンサ１０ｂ、抵抗１１ｂ、および半導体スイッチング素子１２ｄから成る回路とが並列配置され、各回路内の半導体スイッチング素子１２ｂ、１２ｄのドレイン端子とコンデンサ１０ａ、１０ｂとの接続点が、各ダイオード９ａ、９ｂのカソードに個別に接続される。また、半導体スイッチング素子１２ｂ、１２ｄの各ソース端子は各抵抗１１ａ、１１ｂに接続され、抵抗１１ａ、１１ｂの他端は平滑コンデンサ６または負荷７の正極に接続される。コンデンサ１０ａ、１０ｂ、平滑コンデンサ６および負荷７の負極は互いに接続され、整流回路４のダイオード４ｂ、４ｄのアノードに接続される。
スナバ回路１８以外の構成は、上記実施の形態１と同様である。 Embodiment 3 FIG.
Next, a third embodiment of the present invention will be described.
FIG. 9 is a diagram showing a circuit configuration of a DC / DC converter according to Embodiment 3 of the present invention. In this embodiment, as shown in FIG. 9, the snubber circuit 18 includes diodes 9a and 9b, capacitors 10a and 10b, resistors 11a and 11b, each having an anode connected to both ends of the transformer secondary winding 3b. The semiconductor switching elements 12b and 12d are connected in reverse parallel with the diodes 12a and 12c. In this case, a circuit composed of the capacitor 10a, the resistor 11a and the semiconductor switching element 12b and a circuit composed of the capacitor 10b, the resistor 11b and the semiconductor switching element 12d are arranged in parallel, and the semiconductor switching elements 12b and 12d in each circuit are arranged. A connection point between the drain terminal and the capacitors 10a and 10b is individually connected to the cathodes of the diodes 9a and 9b. The source terminals of the semiconductor switching elements 12b and 12d are connected to the resistors 11a and 11b, and the other ends of the resistors 11a and 11b are connected to the smoothing capacitor 6 or the positive electrode of the load 7. The capacitors 10a and 10b, the smoothing capacitor 6 and the negative electrode of the load 7 are connected to each other and connected to the anodes of the diodes 4b and 4d of the rectifier circuit 4.
The configuration other than the snubber circuit 18 is the same as that of the first embodiment.

この実施の形態においても、スナバ回路１８はトランス３の二次側に設けられて、トランス３の漏洩インダクタンスや回路のインダクタンス成分により転流時にトランス３に発生するサージ電圧を抑制する。この場合、トランス二次巻線３ｂからダイオード９ａを流れるサージ電流はコンデンサ１０ａに流入し、そのサージ電圧がコンデンサ１０ａの電圧にクランプされる。またダイオード９ｂを流れるサージ電流はコンデンサ１０ｂに流入し、そのサージ電圧がコンデンサ１０ｂの電圧にクランプされ、これにより整流回路４は保護される。またコンデンサ１０ａに蓄電されたサージ電力は抵抗１１ａを介して出力側に回生され、コンデンサ１０ｂに蓄電されたサージ電力は抵抗１１ｂを介して出力側に回生され、有効利用される。 Also in this embodiment, the snubber circuit 18 is provided on the secondary side of the transformer 3 and suppresses a surge voltage generated in the transformer 3 at the time of commutation due to a leakage inductance of the transformer 3 and an inductance component of the circuit. In this case, the surge current flowing from the transformer secondary winding 3b through the diode 9a flows into the capacitor 10a, and the surge voltage is clamped to the voltage of the capacitor 10a. The surge current flowing through the diode 9b flows into the capacitor 10b, and the surge voltage is clamped to the voltage of the capacitor 10b, thereby protecting the rectifier circuit 4. The surge power stored in the capacitor 10a is regenerated to the output side via the resistor 11a, and the surge power stored in the capacitor 10b is regenerated to the output side via the resistor 11b and used effectively.

制御回路２０では、各コンデンサ１０ａ、１０ｂの電圧Ｖｃａ、Ｖｃｂを監視しており、電圧Ｖｃａに応じて半導体スイッチング素子１２ｂを制御し、電圧Ｖｃｂに応じて半導体スイッチング素子１２ｄを制御する。即ち、コンデンサ電圧Ｖｃａ、Ｖｃｂが予め設定された閾値Ｖｔｈを超えると半導体スイッチング素子１２ｂ、１２ｄをオンし、閾値Ｖｔｈ以下になると半導体スイッチング素子１２ｂ、１２ｄをオフするようにゲート信号２０ｃを出力して半導体スイッチング素子１２ｂ、１２ｄを制御する。 The control circuit 20 monitors the voltages Vca and Vcb of the capacitors 10a and 10b, controls the semiconductor switching element 12b according to the voltage Vca, and controls the semiconductor switching element 12d according to the voltage Vcb. That is, when the capacitor voltages Vca and Vcb exceed a preset threshold value Vth, the semiconductor switching elements 12b and 12d are turned on, and when the capacitor voltage Vca and Vcb become lower than the threshold value Vth, the gate signal 20c is output so as to turn off the semiconductor switching elements 12b and 12d. The semiconductor switching elements 12b and 12d are controlled.

この実施の形態においても、上記実施の形態１と同様に、負荷７の電圧低下時にも抵抗１１ａ、１１ｂでの損失が抑制でき、サージ電圧により発生した電力を確実に負荷側に回生して有効利用できると共に、スナバ回路１８内のコンデンサ１０ａ、１０ｂの不要な電圧低下を抑制してスナバ回路１８への流入電力も抑制できる。このためＤＣ／ＤＣコンバータの電力変換効率を向上できる。また抵抗１１ａ、１１ｂの損失を抑えることで、容量の小さい安価な部品を選択でき装置構成の低コスト化も図れる。 Also in this embodiment, as in the first embodiment, the loss in the resistors 11a and 11b can be suppressed even when the voltage of the load 7 is lowered, and the power generated by the surge voltage is reliably regenerated to the load side and effective. In addition to being usable, it is possible to suppress an unnecessary voltage drop of the capacitors 10a and 10b in the snubber circuit 18 and to suppress inflow power to the snubber circuit 18. For this reason, the power conversion efficiency of a DC / DC converter can be improved. Further, by suppressing the loss of the resistors 11a and 11b, it is possible to select an inexpensive component with a small capacity, and to reduce the cost of the apparatus configuration.

また、この実施の形態では、トランス３の二次側に発生するサージ電力を半周期分ずつ２つのコンデンサ１０ａ、１０ｂで分担して蓄電するため、各コンデンサ１０ａ、１０ｂの電圧上昇が抑えられて、サージ抑制能力を向上させることができ、また抵抗１１ａ、１１ｂでの損失をさらに抑えて出力側に電力回生できる。また半導体スイッチング素子１２ｂ、１２ｄのスイッチング周期を半分に出来るので、高耐圧で寄生容量が大きく高速でスイッチングできない半導体素子を用いる際には有効な構成である。 Further, in this embodiment, the surge power generated on the secondary side of the transformer 3 is divided and stored by the two capacitors 10a and 10b for each half cycle, so that the voltage increase of each capacitor 10a and 10b is suppressed. The surge suppression capability can be improved, and the loss at the resistors 11a and 11b can be further suppressed to regenerate power on the output side. In addition, since the switching cycle of the semiconductor switching elements 12b and 12d can be halved, this is an effective configuration when using a semiconductor element that has a high breakdown voltage, a large parasitic capacitance, and cannot be switched at high speed.

実施の形態４．
次に、この発明の実施の形態４について説明する。
図１０は、この発明の実施の形態４によるＤＣ／ＤＣコンバータの回路構成を示した図である。図１０に示すように、直流電源１の直流電圧Ｖｉｎを交流電圧に変換するインバータとして、ゼロ電圧スイッチング回路である単相インバータ２ａを用いる。
この単相インバータ２ａは、各半導体スイッチング素子Ｓａ〜Ｓｄのスイッチング時の素子の両端電圧がほぼ零電圧にできるゼロ電圧スイッチング回路であり、各半導体スイッチング素子Ｓａ〜Ｓｄにはそれぞれ並列にコンデンサ１４ａ〜１４ｄが接続される。また、半導体スイッチング素子Ｓａ〜Ｓｄとトランス３との間の交流出力線には共振リアクトル１５が接続される。
また、制御回路２０は、単相インバータ２ａ内の半導体スイッチング素子Ｓａ〜Ｓｄへのゲート信号２０ｄを、各半導体スイッチング素子Ｓａ〜Ｓｄがゼロ電圧スイッチングとなるように生成して出力する。 Embodiment 4 FIG.
Next, a fourth embodiment of the present invention will be described.
FIG. 10 is a diagram showing a circuit configuration of a DC / DC converter according to Embodiment 4 of the present invention. As shown in FIG. 10, a single-phase inverter 2a, which is a zero voltage switching circuit, is used as an inverter that converts the DC voltage Vin of the DC power supply 1 into an AC voltage.
This single-phase inverter 2a is a zero voltage switching circuit in which the voltage across the elements at the time of switching of each of the semiconductor switching elements Sa to Sd can be made substantially zero voltage. 14d is connected. A resonant reactor 15 is connected to an AC output line between the semiconductor switching elements Sa to Sd and the transformer 3.
Further, the control circuit 20 generates and outputs a gate signal 20d to the semiconductor switching elements Sa to Sd in the single-phase inverter 2a so that each of the semiconductor switching elements Sa to Sd performs zero voltage switching.

図１１は、ゲート信号２０ｄとなる、半導体スイッチング素子Ｓａ〜Ｓｄへのゲート信号と、トランス二次側に発生する電圧とを示す波形図である。この場合、各半導体スイッチング素子Ｓａ〜Ｓｄのスイッチング時に、並列接続されたコンデンサ１４ａ〜１４ｄの電圧が入力電圧Ｖｉｎまで増加する、あるいはゼロ電圧近辺まで低下した状態になるように制御される。その他の構成および制御は上記実施の形態１と同様である。
上記実施の形態１と同様に、半導体スイッチング素子Ｓａ、Ｓｄの同時オンと、半導体スイッチング素子Ｓｂ、Ｓｃの同時オンとを交互に繰り返し、スナバ回路８は転流時にトランス３に発生するサージ電圧を抑制し、図１１に示すように、トランス二次側には良好な波形の電圧が発生する。なお、スナバ回路８のようなサージ抑制回路のない比較例では、図中のＡに示すように、トランス３の二次巻線に電圧が発生する立ち上がり時、即ちトランス３がオンする際にサージ電圧が発生している。 FIG. 11 is a waveform diagram showing a gate signal to the semiconductor switching elements Sa to Sd, which is the gate signal 20d, and a voltage generated on the transformer secondary side. In this case, at the time of switching of each of the semiconductor switching elements Sa to Sd, the voltage of the capacitors 14a to 14d connected in parallel is controlled to increase to the input voltage Vin or to a state of decreasing to near zero voltage. Other configurations and controls are the same as those in the first embodiment.
As in the first embodiment, the semiconductor switching elements Sa and Sd are simultaneously turned on and the semiconductor switching elements Sb and Sc are simultaneously turned on alternately, and the snubber circuit 8 generates a surge voltage generated in the transformer 3 during commutation. As shown in FIG. 11, a voltage having a good waveform is generated on the secondary side of the transformer. In the comparative example having no surge suppression circuit such as the snubber circuit 8, a surge occurs when the voltage is generated in the secondary winding of the transformer 3, that is, when the transformer 3 is turned on, as indicated by A in the figure. Voltage is generated.

上述したように、トランス３の漏洩インダクタンスや回路のインダクタンス成分により転流時にトランス３にサージ電圧が発生するものであり、単相インバータ２ａでは、トランス一次側にコンデンサ１４ａ〜１４ｄおよび共振リアクトル１５を備え、サージ電圧が大きくなる。この場合、上記実施の形態１と同様のスナバ回路８を備えたため、スナバ回路８内の抵抗１１での損失低減が図れ、上記実施の形態１と同様の効果が得られる。
このように、スイッチング損失を殆ど０にしたゼロ電圧スイッチング回路に、スナバ回路８を用いることにより、より電力変換効率を高め、信頼性も向上できる。
なお、この場合、上記実施の形態１のスナバ回路８を用いたものを示したが、上記実施の形態２、３のスナバ回路８ａ、１８も同様に適用でき、同様の効果が得られる。 As described above, a surge voltage is generated in the transformer 3 at the time of commutation due to the leakage inductance of the transformer 3 and the inductance component of the circuit. In the single-phase inverter 2a, the capacitors 14a to 14d and the resonance reactor 15 are provided on the primary side of the transformer. The surge voltage is increased. In this case, since the snubber circuit 8 similar to that in the first embodiment is provided, the loss in the resistor 11 in the snubber circuit 8 can be reduced, and the same effect as in the first embodiment can be obtained.
Thus, by using the snubber circuit 8 in the zero voltage switching circuit in which the switching loss is almost zero, the power conversion efficiency can be further improved and the reliability can be improved.
In this case, the one using the snubber circuit 8 according to the first embodiment is shown. However, the snubber circuits 8a and 18 according to the second and third embodiments can be similarly applied, and the same effect can be obtained.

なお、この発明は、発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 It should be noted that within the scope of the invention, the embodiments can be freely combined, or the embodiments can be appropriately modified or omitted.

１直流電源、２，２ａ単相インバータ、３トランス、３ａ一次巻線、
３ｂ二次巻線、４整流回路、４ａ〜４ｄ半導体素子としてのダイオード、
７負荷、８，８ａスナバ回路、９ａ，９ｂダイオード、
１０，１０ａ，１０ｂコンデンサ、１１，１１ａ，１１ｂ抵抗、
１２ａ，１２ｃダイオード、１２ｂ，１２ｄ半導体スイッチング素子、
１３並列抵抗、１４ａ〜１４ｄコンデンサ、１５共振リアクトル、
１８スナバ回路、２０制御回路、３１，３１ａ，３１ｂ電圧波形（サージ電圧）、Ｓａ〜Ｓｄ半導体スイッチング素子。 1 DC power source, 2, 2a single phase inverter, 3 transformer, 3a primary winding,
3b Secondary winding, 4 Rectifier circuit, 4a to 4d Diode as a semiconductor element,
7 Load, 8, 8a Snubber circuit, 9a, 9b Diode,
10, 10a, 10b capacitors, 11, 11a, 11b resistors,
12a, 12c diode, 12b, 12d semiconductor switching element,
13 parallel resistors, 14a-14d capacitors, 15 resonant reactors,
18 Snubber circuit, 20 Control circuit, 31, 31a, 31b Voltage waveform (surge voltage), Sa to Sd Semiconductor switching element.

Claims

An inverter having a plurality of semiconductor switching elements for converting DC power into AC power, a transformer having a primary side connected to the AC output of the inverter, and having a plurality of semiconductor elements connected to a secondary side of the transformer A DC / DC converter including a rectifier circuit that converts the input DC power into DC / DC and outputs the converted DC power to a load.
One end of the resistor connected to the positive electrode of the load, one end of the capacitor connected to the negative electrode of the load, the other end of the resistor connected to the other end of the capacitor, and a diode connected in reverse parallel A semiconductor switching element, and two diodes each having an anode connected to both ends of the secondary winding of the transformer and a cathode connected to a connection point between the semiconductor switching element and the capacitor. A snubber circuit that suppresses the surge voltage generated on the secondary side and regenerates the power of the capacitor to the load via the resistor;
A control circuit for controlling the semiconductor switching element in the snubber circuit,
The DC / DC converter characterized in that the control circuit drives and controls the semiconductor switching element according to the voltage of the capacitor and regenerates the power of the capacitor to the load via the resistor .

2. The DC / DC converter according to claim 1, wherein a parallel resistor is connected between both terminals of the semiconductor switching element in the snubber circuit.

3. The DC / DC converter according to claim 1, wherein cathodes of the two diodes are connected to each other, and a connection point thereof is connected to a connection point between the semiconductor switching element and the capacitor. .

Two sets of the resistor, the capacitor and the semiconductor switching element are provided in parallel in the snubber circuit, and the connection point between the semiconductor switching element and the capacitor in each set is individually connected to the cathode of each diode. The DC / DC converter according to claim 1 or 2, wherein the DC / DC converter is provided.

5. The DC / DC according to claim 1, wherein the control circuit turns off the semiconductor switching element in the snubber circuit when the voltage of the capacitor becomes equal to or lower than a reference value. 6. converter.

5. The control circuit according to claim 1, wherein when the voltage difference between the capacitor and the load exceeds a reference value, the control circuit turns off the semiconductor switching element in the snubber circuit. The DC / DC converter described in 1.

The inverter includes a capacitor connected in parallel to each of the semiconductor switching elements and a reactor connected to an AC output line, and the semiconductor switching elements operate by zero voltage switching. The DC / DC converter according to any one of claims 1 to 6.