JP5324066B2

JP5324066B2 - Semiconductor power converter

Info

Publication number: JP5324066B2
Application number: JP2007190344A
Authority: JP
Inventors: 誠林
Original assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Current assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date: 2007-07-23
Filing date: 2007-07-23
Publication date: 2013-10-23
Anticipated expiration: 2027-07-23
Also published as: JP2009027872A

Description

本発明は半導体電力変換装置に係り、特に直流主回路の正負間に直列に接続された複数個のスイッチング素子を各相ごとに有する半導体電力変換装置に関する。 The present invention relates to a semiconductor power conversion device, and more particularly to a semiconductor power conversion device having a plurality of switching elements connected in series between positive and negative DC main circuits for each phase.

一般に、直流主回路に正電位端と負電位端との間に直列に接続された複数個のスイッチング素子を各相ごとに有する半導体電力変換装置において、互いに排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子が同時にオンすると、直流主回路正電位端と負電位端との間が短絡状態となり、装置故障に至る。 Generally, in a semiconductor power conversion device having a plurality of switching elements connected in series between a positive potential end and a negative potential end in a DC main circuit for each phase, it is necessary to perform on / off control with a mutual reciprocal relationship When the positive and negative switching elements are simultaneously turned on, the DC main circuit positive potential end and the negative potential end are short-circuited, resulting in a device failure.

この直流短絡故障を防止するため、排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子が同時にオンすることのないようなゲートインタロック回路を設けることが従来から行なわれていた。 In order to prevent this DC short-circuit failure, it has conventionally been provided to provide a gate interlock circuit in which the positive and negative switching elements that need to be controlled on and off with a reciprocal relationship are not simultaneously turned on. It was.

しかしながら、通常のゲートインタロック回路の場合、ノイズ等の影響によって誤パルスが生じるとやはり同様の問題が避けられない。このため、ゲートパルスのフィードバック手段を用いて、排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子の一方のゲート基準信号がオフからオンになり且つ他方のゲートフィードバック信号がオフであるときにだけ一方のスイッチング素子をオフからオンに遷移させ、この一方のスイッチング素子が一旦オンとなった後はゲート基準信号がオフになるまでオン状態を保持するようなゲートインタロック回路が提案されている（例えば、特許文献１参照。）。
特開２００２−１６５４６２号公報（第４−５頁、図１） However, in the case of a normal gate interlock circuit, the same problem cannot be avoided if an erroneous pulse occurs due to the influence of noise or the like. For this reason, the gate reference signal of one of the positive side and negative side switching elements that need to be turned on and off with a reciprocal relationship using the gate pulse feedback means is switched from off to on and the other gate feedback signal A gate interlock that causes one switching element to transition from off to on only when the switch is off, and keeps the on state until the gate reference signal is turned off once this one switching element is turned on. A circuit has been proposed (see, for example, Patent Document 1).
JP 2002-165462 (page 4-5, FIG. 1)

特許文献１に示された手法によれば、たとえノイズ等によってゲートフィードバックに誤検出パルスが生じた場合でも、その影響を受けずに正常なゲートパルスを出力することが可能となる。しかしながら、特許文献１に示されたゲートインタロック回路を使用するだけでは、スイッチング素子の故障が発生しても正常なゲートパルスを供給しようとするため、直流短絡事故等の被害拡大を防止することができない恐れがある。 According to the technique disclosed in Patent Document 1, even when an erroneous detection pulse is generated in gate feedback due to noise or the like, it is possible to output a normal gate pulse without being affected by it. However, only using the gate interlock circuit disclosed in Patent Document 1 attempts to supply a normal gate pulse even if a switching element failure occurs, thereby preventing the spread of damage such as a DC short-circuit accident. There is a risk of not being able to.

本発明は上記問題に鑑みて為されたもので、その目的は、ノイズ等による誤ったゲートパルスによって短絡故障等を発生させないゲートインタロック機能を有し、且つ直流短絡事故の被害拡大を防止することが可能な半導体電力変換装置を提供することを目的とする。 The present invention has been made in view of the above problems, and its object is to have a gate interlock function that does not cause a short-circuit fault or the like due to an erroneous gate pulse due to noise or the like, and to prevent the spread of damage due to a DC short-circuit accident. It is an object of the present invention to provide a semiconductor power conversion device that can be used.

上記目的を達成するために、本発明の第１の発明である半導体電力変換装置は、直流主回路の正負間に直列に接続され、互いに排反関係を持ってオンオフ制御される少なくとも一対のスイッチング素子を各相ごとに有する半導体電力変換装置において、前記スイッチング素子の各々をオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、前記スイッチング素子の各々のオンオフ状態に応じてゲートフィードバック信号を出力するゲートフィードバック手段と、前記一対のスイッチング素子の一方の前記ゲート基準信号がオフからオンになり且つ他方の前記スイッチング素子の前記ゲートフィードバック信号がオフであるときだけ前記一方のスイッチング素子をオフからオンに遷移させ、一旦オンとなった後は前記ゲート基準信号がオフになるまで前記スイッチング素子のオン状態を保持するように前記ゲート基準信号を変換して前記スイッチング素子のゲート制御信号を出力するゲートインタロック手段と、前記ゲートインタロック手段の動作状態を監視して前記スイッチング素子またはその周辺回路の異常を検出するゲートインタロック監視手段とを具備し、前記ゲートインタロック監視手段が異常を検出したとき、異常と判断された前記スイッチング素子が属する相のスイッチング素子の前記ゲート基準信号をゲートブロックすると共に、前記ゲートインタロック監視手段は、各々の前記スイッチング素子の前記ゲート基準信号と、前記ゲートインタロック手段によって変換された当該スイッチング素子の前記ゲート制御信号とが互いに異なるレベルであるとき、前記スイッチング素子と対を成すスイッチング素子またはその周辺回路が異常であると判断するようにしたことを特徴としている。 In order to achieve the above object, a semiconductor power conversion device according to a first aspect of the present invention includes at least a pair of switching devices connected in series between the positive and negative of a DC main circuit and controlled to be turned on and off with each other. In a semiconductor power conversion device having an element for each phase, a gate control signal generation circuit that generates a gate reference signal for on / off control of each of the switching elements, and gate feedback according to the on / off state of each of the switching elements a gate feedback means to output a signal while the gate reference signal of said pair of switching elements is the gate feedback signal and the other of the switching element turned on from off is only the one time off The switching element is switched from OFF to ON, and once turned ON, Gate interlock means for converting the gate reference signal to output the gate control signal of the switching element so as to maintain the ON state of the switching element until the reference signal is turned off, and the operation of the gate interlock means Gate interlock monitoring means for monitoring the state and detecting an abnormality of the switching element or its peripheral circuit, and when the gate interlock monitoring means detects an abnormality, the switching element determined to be abnormal belongs The gate reference signal of the switching element of the phase is gate-blocked , and the gate interlock monitoring means includes the gate reference signal of each of the switching elements and the gate of the switching element converted by the gate interlock means. Different levels from the control signal On one occasion, it is characterized in that the switching element or its peripheral circuit forms the switching element and the pair is so determined to be abnormal.

また、本発明の第２の発明である半導体電力変換装置は、本発明の第１の発明である半導体電力変換装置において、ゲートインタロック監視手段が異常を検出したとき、全ての相のゲート基準信号をゲートブロックするようにしたことを特徴としている。 The semiconductor power conversion device according to the second aspect of the present invention is the semiconductor power conversion device according to the first aspect of the present invention. When the gate interlock monitoring means detects an abnormality, the gate reference for all phases is provided. It is characterized in that the signal is gate-blocked.

本発明によれば、ノイズ等による誤ったゲートパルスによって短絡故障等を発生させないゲートインタロック機能を有し、且つ直流短絡事故の被害拡大を防止することが可能な半導体電力変換装置を提供することが可能となる。 According to the present invention, there is provided a semiconductor power conversion device that has a gate interlock function that does not cause a short-circuit failure or the like due to an erroneous gate pulse due to noise or the like, and that can prevent the spread of damage due to a DC short-circuit accident. Is possible.

以下、図面を参照して本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.

以下、本発明の実施例１に係る半導体電力変換装置を図１及び図２を参照して説明する。 Hereinafter, a semiconductor power conversion device according to a first embodiment of the present invention will be described with reference to FIGS. 1 and 2.

図１は本発明の実施例１に係る半導体電力変換装置のブロック構成図である。この図１においては半導体電力変換装置として３レベルインバータの１相分を例として図示している。 1 is a block configuration diagram of a semiconductor power conversion device according to a first embodiment of the present invention. In FIG. 1, one phase of a three-level inverter is illustrated as an example of a semiconductor power conversion device.

直流主回路正電位端１５と直流主回路負電位端１６との間に直列に正側のスイッチング素子３１、３２及び負側のスイッチング素子３３、３４が接続されている。スイッチング素子３１、３２、３３及び３４は各々、通常はＩＧＢＴのような自己消弧型半導体素子とこれに逆並列接続されたダイオードとで構成されるが、一体型の構成であっても良い。スイッチング素子３１とスイッチング素子３２の間の接続点には、クランプダイオード３５が主回路中性点１７から電流を流す方向に接続されており、同様にスイッチング素子３３とスイッチング素子３４の間の接続点には、クランプダイオード３６が主回路中性点１７へ電流を流す方向に接続されている。そしてスイッチング素子３２とスイッチング素子３３の間の接続点である交流出力端１８から１相分の交流出力電圧が得られる。 Between the DC main circuit positive potential end 15 and the DC main circuit negative potential end 16, positive switching elements 31 and 32 and negative switching elements 33 and 34 are connected in series. Each of the switching elements 31, 32, 33, and 34 is usually composed of a self-extinguishing semiconductor element such as an IGBT and a diode connected in reverse parallel thereto, but may be an integral structure. A clamp diode 35 is connected to a connection point between the switching element 31 and the switching element 32 in a direction in which a current flows from the main circuit neutral point 17. Similarly, a connection point between the switching element 33 and the switching element 34. The clamp diode 36 is connected in a direction in which a current flows to the main circuit neutral point 17. An AC output voltage for one phase is obtained from the AC output end 18 that is a connection point between the switching element 32 and the switching element 33.

以上が３レベルインバータの１相分の主回路構成である。この１相分の主回路を３個設ければ３相の３レベルインバータが形成される。 The above is the main circuit configuration for one phase of the three-level inverter. If three main circuits for one phase are provided, a three-phase three-level inverter is formed.

以下、この３レベルインバータの１相分の主回路を制御するための制御回路の構成について説明する。 The configuration of the control circuit for controlling the main circuit for one phase of the three-level inverter will be described below.

ゲート制御信号発生回路１１は、図示しない主制御部で得られる電圧基準に応じ、例えばＰＷＭ制御によって変調されたゲート基準信号４１、４２、４３及び４４を出力する。ゲート基準信号４１、４２、４３及び４４はゲートインタロック回路１０１を介してゲート駆動回路２１、２２、２３及び２４にそれぞれ供給され、ゲート駆動回路２１、２２、２３及び２４の出力は、スイッチング素子３１、３２、３３及び３４のゲートを夫々駆動する。ここで、ゲート基準信号４１とゲート基準信号４３は一方がオンである場合には他方はオフとなるように互いに排反関係を持っている。また、ゲート基準信号４２とゲート基準信号４４も同様に互いに排反関係を持っている。 The gate control signal generation circuit 11 outputs gate reference signals 41, 42, 43 and 44 modulated by, for example, PWM control according to a voltage reference obtained by a main control unit (not shown). The gate reference signals 41, 42, 43 and 44 are supplied to the gate drive circuits 21, 22, 23 and 24 via the gate interlock circuit 101, respectively, and the outputs of the gate drive circuits 21, 22, 23 and 24 are the switching elements. The gates 31, 32, 33 and 34 are driven. Here, when one of the gate reference signal 41 and the gate reference signal 43 is turned on, the other is turned off so that the other is turned off. Similarly, the gate reference signal 42 and the gate reference signal 44 have a mutually opposite relationship.

ゲート駆動回路２１、２２、２３及び２４のオンオフ動作状態は、夫々ゲートフィードバック信号５１、５２、５３及び５４としてゲートインタロック回路１０１に導かれる。 The on / off operation states of the gate drive circuits 21, 22, 23, and 24 are guided to the gate interlock circuit 101 as gate feedback signals 51, 52, 53, and 54, respectively.

ゲートインタロック監視回路１０２は、ゲートインタロック回路１０１の状態信号を入力としてその異常の有無を監視し、異常が認められたときは当該相に属する所定のゲート基準信号をオフすると共に、ゲートブロック回路１２を介してゲート制御信号発生回路１１の他の相を含む全てのゲート基準信号をゲートブロックする。尚、ゲートブロック回路１２には、装置過電流、装置過電圧等の異常信号も入力されている。 The gate interlock monitoring circuit 102 receives the status signal of the gate interlock circuit 101 as an input and monitors the presence or absence of the abnormality. When an abnormality is recognized, the gate interlock monitoring circuit 102 turns off a predetermined gate reference signal belonging to the relevant phase, All gate reference signals including the other phases of the gate control signal generation circuit 11 are gate-blocked via the circuit 12. The gate block circuit 12 also receives abnormal signals such as device overcurrent and device overvoltage.

以下にゲートインタロック回路１０１及びゲートインタロック監視回路１０２の内部構成について説明する。まず、ゲートインタロック回路１０１内のゲート基準信号４１に係るゲートインタロック処理部の内部構成について説明する。 The internal configurations of the gate interlock circuit 101 and the gate interlock monitoring circuit 102 will be described below. First, the internal configuration of the gate interlock processing unit related to the gate reference signal 41 in the gate interlock circuit 101 will be described.

ゲート基準信号４１はＡＮＤ回路７１の一方の入力端に与えられる。このＡＮＤ回路７１の出力であるインタロック後のゲート出力信号４６がゲート駆動回路２１に与えられ、スイッチング素子３１をオンオフ制御する。ゲート駆動回路２３からゲートフィードバック信号５３がＮＯＴ回路６１を介してＯＲ回路８１の一方の入力端に与えられる。このＯＲ回路８１の出力は上述のＡＮＤ回路７１の他方の入力端に与えられ、ゲートフィードバック信号５３がオフであるときにだけスイッチング素子３１をオフからオンに遷移させるように構成されている。そして、ＯＲ回路８１の他方の入力端にはＡＮＤ回路７１の出力信号が与えられ、スイッチング素子３１が一旦オンとなった後はゲート基準信号４１がオフになる時までそのオン状態を保持するように構成されている。 The gate reference signal 41 is given to one input terminal of the AND circuit 71. An interlocked gate output signal 46, which is the output of the AND circuit 71, is supplied to the gate drive circuit 21, and the switching element 31 is on / off controlled. A gate feedback signal 53 is supplied from the gate drive circuit 23 to one input terminal of the OR circuit 81 through the NOT circuit 61. The output of the OR circuit 81 is given to the other input terminal of the AND circuit 71, and the switching element 31 is changed from OFF to ON only when the gate feedback signal 53 is OFF. The output signal of the AND circuit 71 is given to the other input terminal of the OR circuit 81. After the switching element 31 is once turned on, the ON state is maintained until the gate reference signal 41 is turned off. It is configured.

ゲート基準信号４２、４３及び４４のゲートインタロック処理部についても基本的には上記ゲート基準信号４１のゲートインタロック処理部と同一の構成となっている。即ち、ゲート基準信号４２、４３及び４４はＡＮＤ回路７２、７３及び７４の一方の入力端に夫々与えられる。このＡＮＤ回路７２、７３及び７４の出力であるインタロック後のゲート出力信号４７、４８及び４９がゲート駆動回路２２、２３及び２４に夫々与えられ、スイッチング素子３２、３３及び３４を夫々オンオフ制御する。ゲート駆動回路２４、２１及び２２からゲートフィードバック信号５４、５１及び５２が、夫々ＮＯＴ回路６２、６３及び６４を介してＯＲ回路８２、８３及び８４の一方の入力端に夫々与えられる。ＯＲ回路８２、８３及び８４の出力は夫々上述のＡＮＤ回路７２、７３及び７４の他方の入力端に与えられ、ゲートフィードバック信号５４、５１及び５２がオフであるときにだけスイッチング素子３２、３３及び３４を夫々オフからオンに遷移させるように構成されている。そして、ＯＲ回路８２、８３及び８４の他方の入力端には夫々ＡＮＤ回路７２、７３及び７４の出力信号が与えられ、スイッチング素子３２、３３及び３４が一旦オンとなった後はゲート基準信号４２、４３及び４４が夫々オフになる時までそのオン状態を保持するように構成されている。 The gate interlock processing units for the gate reference signals 42, 43 and 44 also basically have the same configuration as the gate interlock processing unit for the gate reference signal 41. That is, the gate reference signals 42, 43, and 44 are given to one input terminals of the AND circuits 72, 73, and 74, respectively. Interlocked gate output signals 47, 48, and 49, which are the outputs of the AND circuits 72, 73, and 74, are given to the gate drive circuits 22, 23, and 24, respectively, to control the switching elements 32, 33, and 34, respectively. . Gate feedback signals 54, 51 and 52 are supplied from the gate drive circuits 24, 21 and 22 to one input terminals of the OR circuits 82, 83 and 84 via NOT circuits 62, 63 and 64, respectively. The outputs of the OR circuits 82, 83 and 84 are respectively applied to the other input terminals of the above-mentioned AND circuits 72, 73 and 74, and only when the gate feedback signals 54, 51 and 52 are off, the switching elements 32, 33 and 34 is configured to transition from OFF to ON, respectively. The other input terminals of the OR circuits 82, 83 and 84 are supplied with output signals of the AND circuits 72, 73 and 74, respectively, and after the switching elements 32, 33 and 34 are once turned on, the gate reference signal 42 is supplied. , 43 and 44 are configured to hold their ON states until they are turned off.

次にゲートインタロック監視回路１０２の内部構成について説明する。このゲートインタロック監視回路１０２においては、ゲートインタロック回路１０１の入力信号であるゲート基準信号４１、４２、４３及び４４を夫々ＥＸＯＲ回路９１、９２、９３及び９４の一方の入力端に与える。そしてインタロック後のゲート出力信号４６、４７、４８及び４９を夫々ＥＸＯＲ回路９１、９２、９３及び９４の他方の入力端に与える。このように構成すれば、ＥＸＯＲ回路９１、９２、９３及び９４の夫々の出力であるインタロック検出信号９６、９７、９８及び９９が１となるのは、ゲート駆動回路２３、２４、２１及び２２が夫々異常であるかまたはスイッチング素子３３、３４、３１及び３２が夫々異常である場合となる。従ってゲートオフ判定回路１０８は所定のスイッチング素子のゲートを速やかにオフすると共に事故波及防止のために他の全てのスイッチング素子をゲートブロックする。尚、ここで所定のスイッチング素子とは、放置しておいたときにそのスイッチング素子に過大な電流が流れてしまうスイッチング素子を意味するが、その相の全てのスイッチング素子のゲート基準信号をゲートブロックするようにしても良い。 Next, the internal configuration of the gate interlock monitoring circuit 102 will be described. In this gate interlock monitoring circuit 102, gate reference signals 41, 42, 43 and 44, which are input signals of the gate interlock circuit 101, are applied to one input terminal of the EXOR circuits 91, 92, 93 and 94, respectively. Then, the gate output signals 46, 47, 48 and 49 after the interlock are supplied to the other input terminals of the EXOR circuits 91, 92, 93 and 94, respectively. With this configuration, the interlock detection signals 96, 97, 98, and 99 that are the outputs of the EXOR circuits 91, 92, 93, and 94 become 1 for the gate drive circuits 23, 24, 21, and 22. Is abnormal, or the switching elements 33, 34, 31 and 32 are abnormal. Accordingly, the gate-off determination circuit 108 quickly turns off the gate of a predetermined switching element and blocks all other switching elements in order to prevent the accident from spreading. Here, the predetermined switching element means a switching element in which an excessive current flows in the switching element when left unattended, but the gate reference signal of all the switching elements in the phase is gate-blocked. You may make it do.

以上説明した３レベルインバータの１相分の構成における実施例１の動作を図２に示す動作タイムチャートに従って説明する。 The operation of the first embodiment in the configuration of one phase of the three-level inverter described above will be described according to the operation time chart shown in FIG.

図２に示したように、まず、ゲート基準信号４１、４２、４３及び４４が夫々オン、オン、オフ及びオフであり、インタロック後のゲート出力信号４６、４７、４８及び４９がインタロック前と同様に夫々オン、オン、オフ及びオフとなっている正常状態を考える。このとき、ゲートフィードバック信号５１はオンとなっている。 As shown in FIG. 2, first, the gate reference signals 41, 42, 43, and 44 are on, on, off, and off, respectively, and the gate output signals 46, 47, 48, and 49 after the interlock are before the interlock. Similarly, consider normal states that are on, on, off, and off, respectively. At this time, the gate feedback signal 51 is on.

時刻ｔ＝Ｔ１において、ゲート基準信号４１がオフに変化すると、インタロック後のゲート出力信号４６も直ちにオフとなる。そして若干のゲート遅延時間後にゲートフィードバック信号５１がオフとなる。次に時刻ｔ＝Ｔ２でゲート基準信号４３がオフからオンに変化する。このとき、ゲート基準信号４３とは排他関係にあるゲート基準信号４１がオフであるので、インタロック後のゲート出力信号４８も直ちにオンとなる。 When the gate reference signal 41 is turned off at time t = T1, the interlocked gate output signal 46 is immediately turned off. The gate feedback signal 51 is turned off after a slight gate delay time. Next, at time t = T2, the gate reference signal 43 changes from off to on. At this time, since the gate reference signal 41 having an exclusive relationship with the gate reference signal 43 is OFF, the interlocked gate output signal 48 is also immediately turned ON.

上記状態において時刻ｔ＝Ｔ３でノイズ等の影響によってゲートフィードバック信号５１が短時間オンになったとする。この場合、前述したような保持機能によってインタロック後のゲート出力信号４８はオン状態を継続し、上記ノイズの影響を受けない。そして時刻ｔ＝Ｔ４においてゲート基準信号４３がオンからオフに変化すると直ちにインタロック後のゲート出力信号４８はオンからオフに変化する。更に時刻ｔ＝Ｔ５においてゲート基準信号４１がオフからオンに変化すると、排他関係にあるゲート基準信号４３に対応するゲートフィードバック信号５３がオフであるので、インタロック後のゲート出力信号４６も直ちにオンとなる。 In the above state, it is assumed that the gate feedback signal 51 is turned on for a short time due to the influence of noise or the like at time t = T3. In this case, the gate output signal 48 after interlocking is kept on by the holding function as described above, and is not affected by the noise. As soon as the gate reference signal 43 changes from on to off at time t = T4, the interlocked gate output signal 48 changes from on to off. Further, when the gate reference signal 41 changes from off to on at time t = T5, the gate feedback signal 53 corresponding to the gate reference signal 43 in the exclusive relationship is off, so that the gate output signal 46 after the interlock is immediately turned on. It becomes.

次に、時刻ｔ＝Ｔ６において、ゲート基準信号４１がオンからオフに変化し、インタロック後のゲート出力信号４６も直ちにオンからオフに変化した後、ゲートフィードバック信号５１がオンからオフとならない状態、例えばスイッチング素子３１が遮断失敗した場合を考える。この状態において時刻ｔ＝Ｔ７でゲート基準信号４３はオフからオンに変化しようとする。ところが、このゲート基準信号４３がオフからオンに変化した瞬間インタロック検出信号９８がオフからオンとなるので、ゲートブロック信号が出力される。 Next, at time t = T6, the gate reference signal 41 changes from ON to OFF, and the interlocked gate output signal 46 also immediately changes from ON to OFF, and then the gate feedback signal 51 does not change from ON to OFF. For example, consider a case where the switching element 31 fails to shut off. In this state, the gate reference signal 43 tries to change from off to on at time t = T7. However, since the instant interlock detection signal 98 changes from OFF to ON when the gate reference signal 43 changes from OFF to ON, a gate block signal is output.

以上説明したように、ゲートインタロック回路１０１は、排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子の一方のゲート基準信号がオフからオンになり且つ他方のゲートフィードバック信号がオフであるときにだけ一方のスイッチング素子をオフからオンに遷移させ、この一方のスイッチング素子が一旦オンとなった後はゲート基準信号がオフになるまでオン状態を保持するようにしてノイズ等による誤動作を防止し、ゲートインタロック監視回路１０２は、スイッチング素子が故障したような場合に、ゲートブロックを行なうことにより事故波及を防止する。 As described above, in the gate interlock circuit 101, the gate reference signal of one of the positive side and negative side switching elements that need to be turned on and off with an exhaust relationship is switched from off to on, and the other gate feedback. Only when the signal is OFF, one switching element is changed from OFF to ON, and after this one switching element is turned ON, the ON state is maintained until the gate reference signal is turned OFF. The gate interlock monitoring circuit 102 prevents the accident from spreading by performing a gate block when the switching element fails.

ゲートインタロック監視回路１０２を設けない場合、ゲート基準信号４３を例にとれば、スイッチング素子３１が遮断失敗等の素子故障を生じたときはゲート基準信号４１のオン、オフによらずゲート駆動回路２１からのゲートフィードバック信号５１はオンとなり、このゲートフィードバック信号５１がオンである間はゲートインタロック回路１０１によってゲート基準信号４３はオンとならないため、スイッチング遷移の時点では直流短絡、素子破壊モードは生じない。しかしながら、ゲート基準信号４２がゲートブロックされない場合には、次のタイミングでゲート基準信号４２のオン信号によりスイッチング素子３２は正常にオンとなり、このスイッチング素子３２と故障したスイッチング素子３１を介して装置の過電流レベルに到達するまでスイッチング素子および負荷に電流が継続して流れる。このため、事前のスイッチング動作の状態によっては、電流・熱による過大な負荷がスイッチング素子３２に課され、スイッチング素子３２も故障となって被害拡大を生ずることになる。 When the gate interlock monitoring circuit 102 is not provided, and the gate reference signal 43 is taken as an example, when the switching element 31 has an element failure such as an interruption failure, the gate drive circuit regardless of whether the gate reference signal 41 is on or off. Since the gate feedback signal 51 from 21 is turned on and the gate reference signal 43 is not turned on by the gate interlock circuit 101 while the gate feedback signal 51 is on, the DC short circuit and the element breakdown mode are Does not occur. However, when the gate reference signal 42 is not gate-blocked, the switching element 32 is normally turned on by the ON signal of the gate reference signal 42 at the next timing. Current continues to flow through the switching element and the load until an overcurrent level is reached. For this reason, depending on the state of the previous switching operation, an excessive load due to current and heat is imposed on the switching element 32, and the switching element 32 also breaks down and causes damage expansion.

ゲートインタロック監視回路１０２のＥＸＯＲ回路９３は、ゲートインタロック回路１０１の入出力の相違を確認しているので、スイッチング素子またはゲート基板他周辺回路の異常を監視していることと等価となる。従って、図２に示したように、ＥＸＯＲ回路９３の出力であるインタロック検出信号９８がオンしたとき、ゲートオフ判定回路１０８を経由して、ゲートオフ指令をゲート制御発生回路１１に入力し、ゲート基準４２をオフとするような適切なゲートブロックを行えば上記の異常負荷による正側スイッチング素子３２の故障を防止することが可能となる。 Since the EXOR circuit 93 of the gate interlock monitoring circuit 102 confirms the input / output difference of the gate interlock circuit 101, it is equivalent to monitoring the abnormality of the switching element or the gate substrate and other peripheral circuits. Accordingly, as shown in FIG. 2, when the interlock detect signal 98 which is the output of the EXOR circuit 93 is turned on via the gate-off determination circuit 108 receives the gate-off instruction to the gate control generator 11, the gate By performing an appropriate gate block that turns off the reference 42, it is possible to prevent a failure of the positive side switching element 32 due to the abnormal load.

尚、この実施例１は、ゲート基準信号の保持機能を持つゲートインタロック回路の入出力の相違を確認しているので、ゲートフィードバック信号のノイズの影響を受けないばかりでなく、ゲート遅延時間の影響も受けないメリットがある。 In the first embodiment, since the input / output difference of the gate interlock circuit having the function of holding the gate reference signal is confirmed, not only is it not affected by the noise of the gate feedback signal, but also the gate delay time is reduced. There is a merit that is not affected.

また、このゲートインタロック監視回路は、図１に示したようにゲートインタロック回路に付随させる形の簡単な回路構成となるので、コストパフォーマンスの良い事故波及防止保護機能を実現することができる。 Further, since the gate interlock monitoring circuit has a simple circuit configuration that is attached to the gate interlock circuit as shown in FIG. 1, it is possible to realize an accident ripple prevention and protection function with good cost performance.

以下、本発明の実施例２に係る半導体電力変換装置を図３及び図４を参照して説明する。 Hereinafter, a semiconductor power conversion device according to a second embodiment of the present invention will be described with reference to FIGS. 3 and 4.

図３は本発明の実施例２に係る半導体電力変換装置のブロック構成図である。この実施例２の各部について、図１の本発明の実施例１に係る半導体電力変換装置のブロック構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、ゲートインタロック監視回路１０２に代えて各々のゲート基準信号の遅延時間の異常を検出する機能を有するゲート遅延時間監視回路１０３を設けた点である。ゲート遅延時間監視回路１０３の内部構成は以下の通りである。 FIG. 3 is a block diagram of a semiconductor power conversion device according to the second embodiment of the present invention. In the second embodiment, the same parts as those in the block configuration diagram of the semiconductor power conversion device according to the first embodiment of the present invention shown in FIG. The second embodiment differs from the first embodiment in that a gate delay time monitoring circuit 103 having a function of detecting an abnormality in the delay time of each gate reference signal is provided in place of the gate interlock monitoring circuit 102. . The internal configuration of the gate delay time monitoring circuit 103 is as follows.

インタロック後のゲート出力信号４６、４７、４８及び４９を夫々一方の入力とし、ゲートフィードバック信号５１、５２、５３及び５４を夫々他方の入力とするオン／オフディレイ時間異常検出部１０４、１０５、１０６及び１０７を設け、オン／オフディレイ時間異常検出部１０４、１０５、１０６及び１０７の各々の出力をゲートオフ判定回路１０８に与える。ここで、オン／オフディレイ時間異常検出部１０４、１０５、１０６及び１０７は夫々インタロック後のゲート出力信号４６、４７、４８及び４９がオン／オフ入力されてからゲートフィードバック信号５１、５２、５３及び５４がオン／オフとなるまでの夫々のゲート遅延時間を求め、この夫々のゲート遅延時間が所定値以上となったときゲートオフ判定回路１０８に１を出力する。 On / off delay time abnormality detectors 104, 105, each having the gate output signals 46, 47, 48 and 49 after the interlock as one input and the gate feedback signals 51, 52, 53 and 54 as the other inputs, respectively. 106 and 107 are provided, and the outputs of the on / off delay time abnormality detection units 104, 105, 106 and 107 are supplied to the gate-off determination circuit 108. Here, the on / off delay time abnormality detection units 104, 105, 106, and 107 receive the gate feedback signals 51, 52, 53 after the interlocked gate output signals 46, 47, 48, and 49 are input, respectively. And 54 are turned on / off, and 1 is output to the gate-off determination circuit 108 when each of the gate delay times exceeds a predetermined value.

上記ゲート遅延時間は、スイッチング素子の特性とゲート駆動回路におけるゲート基板内の半導体素子のスイッチング特性と制御伝送遅れ時間から決まるので、通常はスイッチング素子の通電状態に拘わらずほぼ一定の範囲内の値となる。しかしながら、一旦スイッチング素子の故障やゲート基板を始めとする周辺回路の故障が発生した場合には、ゲート遅延時間は正常時の一定の範囲を大きく逸脱する。従って上記の異常監視が可能となる。 Since the gate delay time is determined from the characteristics of the switching element, the switching characteristics of the semiconductor element in the gate substrate in the gate drive circuit, and the control transmission delay time, it is usually a value within a substantially constant range regardless of the energized state of the switching element. It becomes. However, once a failure of a switching element or a failure of a peripheral circuit such as a gate substrate occurs, the gate delay time greatly deviates from a certain range during normal operation. Therefore, the above abnormality monitoring can be performed.

以上説明した３レベルインバータの１相分の構成における実施例２の動作を図４に示す動作タイムチャートに従って説明する。 The operation of the second embodiment in the configuration of one phase of the three-level inverter described above will be described according to the operation time chart shown in FIG.

図４に示したように、まず、ゲート基準信号４１、４２、４３及び４４が夫々オン、オン、オフ及びオフであり、インタロック後のゲート出力信号４６、４７、４８及び４９がインタロック前と同様に夫々オン、オン、オフ及びオフとなっている正常状態を考える。このとき、ゲートフィードバック信号５１はオンとなっている。 As shown in FIG. 4, first, the gate reference signals 41, 42, 43, and 44 are on, on, off, and off, respectively, and the gate output signals 46, 47, 48, and 49 after the interlock are before the interlock. Similarly, consider normal states that are on, on, off, and off, respectively. At this time, the gate feedback signal 51 is on.

時刻ｔ＝Ｔ１において、ゲート基準信号４１がオフに変化すると、インタロック後のゲート出力信号４６も直ちにオフとなる。そして時刻ｔ＝Ｔ１Ｄにおいてゲートフィードバック信号５１がオフとなる。この場合のゲート遅延時間は（Ｔ１Ｄ−Ｔ１）となるが、この値が正常範囲内であれば、オン／オフディレイ時間異常検出部９１の出力は０となる。 When the gate reference signal 41 is turned off at time t = T1, the interlocked gate output signal 46 is immediately turned off. At time t = T1D, the gate feedback signal 51 is turned off. In this case, the gate delay time is (T1D-T1). If this value is within the normal range, the output of the on / off delay time abnormality detection unit 91 is zero.

以下の時刻ｔ＝Ｔ２、Ｔ４及びＴ５における動作は図２の実施例１で示した動作と同様であるのでその説明を省略する。 The following operations at times t = T2, T4, and T5 are the same as the operations shown in the first embodiment in FIG.

次に、時刻ｔ＝Ｔ８においてゲート基準信号４１がオンからオフに変化し、時刻ｔ＝Ｔ８Ｄにおいてゲートフィードバック信号５１がオフとなり、このときのゲート遅延時間（Ｔ８Ｄ−Ｔ８）が正常範囲を逸脱しているものとする。このとき、オン／オフディレイ時間異常検出部９１の出力が１となり直ちにゲートブロック動作を行なう。 Next, at time t = T8, the gate reference signal 41 changes from on to off, and at time t = T8D, the gate feedback signal 51 turns off. At this time, the gate delay time (T8D-T8) deviates from the normal range. It shall be. At this time, the output of the on / off delay time abnormality detection unit 91 becomes 1, and the gate block operation is immediately performed.

このようにゲート出力信号４６とゲートフィードバック信号５１の間のゲート遅延時間が正常時と大きく異なるときには、スイッチング素子３１またはゲート駆動回路２１のゲート基板他周辺回路が異常となっていると考えられ、このときゲートオフ判定回路１０８を介して、ゲートオフ指令をゲート制御発生回路１１に入力し、ゲート基準信号４２をオフとするような適切なゲートブロックを行えば上記の故障拡大が防止可能となる。尚、このゲートブロックの対象となるゲート基準信号はゲート基準信号４２が優先されるが、他のゲート基準信号も同時にゲートブロックするようにしても良い。 As described above, when the gate delay time between the gate output signal 46 and the gate feedback signal 51 is greatly different from the normal time, it is considered that the switching element 31 or the peripheral circuit of the gate substrate of the gate driving circuit 21 is abnormal. At this time, if the gate-off command is input to the gate control generation circuit 11 via the gate-off determination circuit 108 and an appropriate gate block is performed so as to turn off the gate reference signal 42, the above-described failure expansion can be prevented. Note that the gate reference signal 42 is prioritized as the gate reference signal to be the target of this gate block, but other gate reference signals may be simultaneously gate-blocked.

この実施例２によれば、許容ゲート遅延時間を実用の範囲で最短に設定することによって、スイッチング素子または周辺回路の異常を素早く検出することが可能となり、場合によっては異常が発生したスイッチング素子自身の保護を行なうことも可能となる。 According to the second embodiment, by setting the allowable gate delay time to the shortest in the practical range, it becomes possible to quickly detect the abnormality of the switching element or the peripheral circuit, and in some cases, the switching element itself in which the abnormality has occurred It is also possible to protect.

以上、実施例１及び実施例２においては、３レベルインバータを例に説明したが、正側及び負側の一対のスイッチング素子が互いに排他関係をもってオンオフ制御される半導体電力変換装置であれば、２レベルであっても４レベル以上であっても、またインバータでなくコンバータであっても本発明が適用可能であることは明らかである。 As described above, in the first and second embodiments, the three-level inverter has been described as an example. However, if the semiconductor power conversion device is configured such that the pair of switching elements on the positive side and the negative side are controlled to be turned on and off with mutual exclusion. It is obvious that the present invention can be applied to a level, four levels or more, and a converter instead of an inverter.

本発明の実施例１に係る半導体電力変換装置のブロック構成図。BRIEF DESCRIPTION OF THE DRAWINGS The block block diagram of the semiconductor power converter device which concerns on Example 1 of this invention. 本発明の実施例１に係る半導体電力変換装置の動作を説明するためのタイムチャート。The time chart for demonstrating operation | movement of the semiconductor power converter device which concerns on Example 1 of this invention. 本発明の実施例２に係る半導体電力変換装置のブロック構成図。The block block diagram of the semiconductor power converter device which concerns on Example 2 of this invention. 本発明の実施例２に係る半導体電力変換装置の動作を説明するためのタイムチャート。The time chart for demonstrating operation | movement of the semiconductor power converter device which concerns on Example 2 of this invention.

Explanation of symbols

１１ゲート制御信号発生回路
１２ゲートブロック回路
１５直流主回路正電位端
１６直流主回路負電位端
１７主回路中性点
１８交流出力端

２１、２２、２３、２４ゲート駆動回路
３１、３２、３３、３４スイッチング素子
３５、３６クランプダイオード
４１、４２、４３、４４ゲート基準信号
４６、４７、４８、４９ゲート出力信号
５１、５２、５３、５４ゲートフィードバック信号
６１、６２、６３、６４ＮＯＴ回路
７１、７２、７３、７４ＡＮＤ回路
８１、８２、８３、８４ＯＲ回路
９１、９２、９３、９４ＥＸＯＲ回路
９６、９７、９８、９９インタロック検出信号

１０１ゲートインタロック回路
１０２ゲートインタロック監視回路
１０３ゲート遅延時間監視回路
１０４、１０５、１０６、１０７オン／オフディレイ時間異常検出部
１０８ゲートオフ判定回路 11 Gate control signal generation circuit 12 Gate block circuit 15 DC main circuit positive potential end 16 DC main circuit negative potential end 17 Main circuit neutral point 18 AC output end

21, 22, 23, 24 Gate drive circuit 31, 32, 33, 34 Switching element 35, 36 Clamp diode 41, 42, 43, 44 Gate reference signal 46, 47, 48, 49 Gate output signal 51, 52, 53, 54 Gate feedback signal 61, 62, 63, 64 NOT circuit 71, 72, 73, 74 AND circuit 81, 82, 83, 84 OR circuit 91, 92, 93, 94 EXOR circuit 96, 97, 98, 99 Interlock detection signal

DESCRIPTION OF SYMBOLS 101 Gate interlock circuit 102 Gate interlock monitoring circuit 103 Gate delay time monitoring circuit 104,105,106,107 ON / OFF delay time abnormality detection part 108 Gate-off determination circuit

Claims

A semiconductor power conversion device having at least a pair of switching elements connected in series between the positive and negative of the DC main circuit and controlled to be turned on and off with respect to each other for each phase
A gate control signal generating circuit for generating a gate reference signal for controlling on / off of each of the switching elements;
A gate feedback means to output a gate feedback signal in response to the OFF state of each of said switching elements,
Only when the gate reference signal of one of the pair of switching elements is turned off to on and the gate feedback signal of the other switching element is turned off, the one switching element is changed from off to on, and then once turned on. A gate interlock means for converting the gate reference signal and outputting the gate control signal of the switching element so as to maintain the ON state of the switching element until the gate reference signal is turned off.
Gate interlock monitoring means for monitoring the operating state of the gate interlock means and detecting an abnormality in the switching element or its peripheral circuit,
When the gate interlock monitoring means detects an abnormality, the gate reference signal of the switching element of the phase to which the switching element determined to be abnormal belongs is gate-blocked ,
The gate interlock monitoring means includes
When the gate reference signal of each switching element and the gate control signal of the switching element converted by the gate interlock means are at different levels, the switching element that forms a pair with the switching element or its periphery A semiconductor power converter characterized in that a circuit is determined to be abnormal .

2. The semiconductor power conversion device according to claim 1, wherein when the gate interlock monitoring means detects an abnormality, the gate reference signals of all phases are gate-blocked.