JP4252269B2

JP4252269B2 - Multi-output DC-DC converter

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Publication number: JP4252269B2
Application number: JP2002251231A
Authority: JP
Inventors: 卓也石井; 裕樹明石; 雅春池田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2009-04-08
Anticipated expiration: 2022-08-29
Also published as: JP2004096816A

Description

【０００１】
【発明の属する技術分野】
本発明は各種電子機器に用いられ、バッテリ等の直流電圧が入力されて複数の負荷に制御された直流電圧を供給する多出力ＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
従来、多出力ＤＣ−ＤＣコンバータとしては、図１６に示すような回路構成の装置が用いられていた。図１６に示した従来の多出力ＤＣ−ＤＣコンバータには入力直流電圧源の入力直流電圧Ｅｉが入力されており、ＮチャネルＭＯＳＦＥＴからなる主スイッチ３、インダクタ２、ダイオード４及び第１の出力コンデンサ５が設けられている。この多出力ＤＣ−ＤＣコンバータは入力直流電圧Ｅｉが入力されて第１の出力コンデンサ５から負荷６へ入力直流電圧Ｅｉを昇圧した第１の出力電圧Ｖｏ１が出力されるよう構成されており、昇圧コンバータが構成されている。制御回路７は第１の出力電圧Ｖｏ１を制御するように、主スイッチ３のオンオフ比を調整している。第１の出力電圧Ｖｏ１はシリーズレギュレータ８により降圧されて、第２の出力コンデンサ９から負荷１０へ第２の出力電圧Ｖｏ２として出力される。また、第１の出力電圧Ｖｏ１はシリーズレギュレータ１１により降圧されて、第３の出力コンデンサ１２から負荷１３へ第３の出力電圧Ｖｏ３として出力される。ここで、入出力電圧の大小関係は、Ｖｏ１＞Ｖｏ２，Ｖｏ３＞Ｅｉであるものとする。
【０００３】
以下に図１６に示した従来の多出力ＤＣ−ＤＣコンバータの動作を簡単に説明する。
まず、主スイッチ３がオン状態の時、入力直流電圧Ｅｉはインダクタ２に印加される。この時、インダクタ２に電流が流れ、磁気エネルギーが蓄えられる。次に、主スイッチ３がオフ状態になると、インダクタ２に蓄えられた磁気エネルギーは、ダイオード４を介して第１の出力コンデンサ５を充電する電流として放出される。主スイッチ３が一定の周期でオンオフ動作しているものとすると、１周期ごとにインダクタ２を介して出力されるエネルギーは、主スイッチ３のオン期間が長いほど大きくなる。従って、第１の出力電圧Ｖｏ１は主スイッチ３のオン期間が長いほど高くなる。即ち、第１の出力電圧Ｖｏ１は、制御回路７が主スイッチ３のオンオフ期間比を調整することにより制御される。一方、第２の出力電圧Ｖｏ２は、第１の出力電圧Ｖｏ１からシリーズレギュレータ８を介して出力され、第３の出力電圧Ｖｏ３は、第１の出力電圧Ｖｏ１からシリーズレギュレータ１１を介して出力される。
さて、上記のような構成の多出力ＤＣ−ＤＣコンバータでは、シリーズレギュレータによる損失が発生して、変換効率が悪化する。また、多出力の目的で昇圧コンバータのようなスイッチングコンバータを複数構成することは部品点数の増大となり、装置の大型化、高価格化に繋がる。
【０００４】
複数の出力を少ない部品点数で制御する手段として、例えば特公平７−４０７８５号公報に示された技術がある。図１７は特公平７−４０７８５号公報の第１図に開示された３つの出力を有する昇圧コンバータの回路図である。図１７において、インダクタＬはスイッチＳ１が接点１に接する期間に入力Ｖ１１から磁気エネルギーが蓄積され、スイッチＳ１が接点２に接する期間に出力へ磁気エネルギーを放出する。その際、スイッチＳ２によって磁気エネルギーが各出力に分配できる。特公平７−４０７８５号公報では、スイッチＳ２が各接点に接するオン期間を制御して各出力電圧を安定化するとともに、スイッチＳ１を全負荷に過不足なく給電するように制御する方法が示されている。
【０００５】
同様の技術思想に基づく構成で、異なる制御方法の発明もある。
例えば米国特許第５，４００，２３９号明細書には、出力数Ｎの絶縁型フライバックコンバータが開示されており、トランスの１つの出力巻線に図１７のスイッチＳ２に相当するスイッチを介してＮ個の整流平滑回路が接続される。そして主スイッチのスイッチング周波数をＮ分割して、各出力の制御に割当てるものである。即ち、スイッチＳ２はＮ分の１のスイッチング周波数で切換わり、各スイッチング周期ごとにスイッチＳ１のオン期間が調整されて各出力電圧が制御される。
以上のような技術を図１６の従来の多出力コンバータに適用すれば、３つの昇圧コンバータが、インダクタを共用した構成が可能となる。
【０００６】
【発明が解決しようとする課題】
上記のような図１６に示した従来の多出力ＤＣ−ＤＣコンバータにおいては、シリーズレギュレータによる損失が発生して、変換効率が悪化するという問題があった。また、多出力の目的で昇圧コンバータのようなスイッチングコンバータを複数構成することは部品点数の増大となり、装置の大型化、高価格化に繋がっていた。
【０００７】
これに対し、図１７に示した従来の多出力ＤＣ−ＤＣコンバータのような構成とすることにより、インダクタを共用して部品点数の増加を抑えて、複数の出力を制御することが可能となる。図１７に示した従来の多出力ＤＣ−ＤＣコンバータのような構成においては、特公平７−４０７８５号公報で開示された制御方法の場合、スイッチＳ１が接点２に接する期間にスイッチＳ２によってインダクタに蓄積された磁気エネルギーを各出力に分配する。しかしながら、例えば３つの出力がある場合、そのような制御方法では、スイッチＳ１の１スイッチング周期において、スイッチＳ１が接点１に接する期間、スイッチＳ１が接点２に接しスイッチＳ２が第１の出力にエネルギーを分配する期間、スイッチＳ１が接点２に接しスイッチＳ２が第２の出力にエネルギーを分配する期間、及びスイッチＳ１が接点２に接しスイッチＳ２が第３の出力にエネルギーを分配する期間の４つの期間を制御しなくてはならない。スイッチングコンバータはスイッチング周波数を高周波化することで小型化が可能となるが、前期のような制御方法ではスイッチング周波数の高周波化が困難である。また、スイッチＳ２が各接点に切り換る際のスイッチング損失やスイッチングノイズの発生も問題となる。
【０００８】
米国特許第５，４００，２３９号明細書で開示されているように、スイッチング周波数を分割して各出力の制御に割当てる制御方法を適用すれば、上記問題は解決できる。この場合、インダクタを流れる電流は、スイッチＳ１が接点２に接する期間にゼロになることが望ましい。例えば第３の出力へ流れる電流が前記期間内にゼロにならなかったとすると、インダクタに残された磁気エネルギーは、次の周期で他の出力、例えば第１の出力へ放出される。この結果、第１の出力電圧は上昇し、制御不能となってしまうからである。しかし、いずれかの出力が過負荷になるといった異常状態では該出力電圧が低下するため、インダクタを流れる電流は、スイッチＳ１が接点２に接する期間にゼロにならなくなるといった前記現象が避けられなくなるという問題があった。
【０００９】
本発明は、スイッチング周波数を分割して複数の出力を制御することにより、高効率なスイッチングコンバータをインダクタを共有した少ない部品点数で構成するとともに、過負荷状態のような異常状態においても、インダクタに流れる電流をゼロにすることができる、信頼性の高い多出力ＤＣ−ＤＣコンバータの提供を目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る多出力ＤＣ−ＤＣコンバータは、入力直流電圧源と、主スイッチと、前記主スイッチのオン状態に前記入力直流電圧源からの入力直流電圧を印加されるインダクタと、前記主スイッチのオフ状態に前記インダクタに発生する電圧を整流平滑するＮ（Ｎは２以上の整数）個の整流平滑回路と、制御回路とを具備し、
前記各整流平滑回路は、直列に接続された整流手段と平滑手段とを有するとともに、少なくとも（Ｎ−２）個の前記整流平滑回路が前記整流手段と直列に接続された補助スイッチを有し、前記平滑手段の電圧を出力電圧として負荷へ供給する構成を有し、
前記制御回路は、所定のスイッチング周期で前記主スイッチをオンオフする駆動パルスを出力するとともに、前記駆動パルスの１スイッチング周期に渡って補助スイッチを選択的にオフ状態とし、オン状態の補助スイッチを有する整流平滑回路からの出力電圧が所定電圧となるように前記駆動パルスのパルス幅を制御し、いずれの補助スイッチもオフ状態である場合は、補助スイッチを有さない整流平滑回路からの出力電圧が所定電圧となるように前記駆動パルスのパルス幅を制御するとともに、前記インダクタの電圧または前記インダクタに流れる電流を検出し、前記１スイッチング周期内において前記インダクタに流れる電流がゼロに至らない場合は、少なくとも前記インダクタに流れる電流がゼロになるまで前記主スイッチをオンしないよう構成されている。
【００１１】
本発明の多出力ＤＣ−ＤＣコンバータは、前記主スイッチと前記インダクタと前記整流平滑回路の全て又は一部が昇圧コンバータもしくは反転コンバータを構成してもよい。
本発明の多出力ＤＣ−ＤＣコンバータは、前記主スイッチは、前記インダクタを挟んで配置された入力側主スイッチと出力側主スイッチとから構成され、前記インダクタと前記入力側主スイッチの接続点と入力直流電源との間に主整流手段を有し、前記主スイッチと前記インダクタと前記主整流手段と前記整流平滑回路の全て又は一部とにより２石式昇降圧コンバータを構成してもよい。
【００１２】
本発明の多出力ＤＣ−ＤＣコンバータは、前記主整流手段と直列に接続した入力側補助スイッチを有し、前記主整流手段と前記入力側補助スイッチとの直列回路と並列に、整流手段と平滑手段の直列回路を有して負電圧を出力するように構成してもよい。
本発明の多出力ＤＣ−ＤＣコンバータは、前記主整流手段と前記入力側補助スイッチの直列回路と並列に、補助スイッチと整流手段と平滑手段との直列回路を有して負電圧を出力する構成してもよい。
【００１３】
本発明の多出力ＤＣ−ＤＣコンバータは、前記制御回路は、前記各出力電圧を検出して、それぞれの出力電圧に対応する誤差信号を出力する出力検出回路と、
所定の周波数のクロック信号を出力する発振回路と、
前記インダクタの電圧または前記インダクタに流れる電流を検出して、インダクタ検出信号を出力するインダクタ検出回路と、
前記インダクタ検出信号と前記クロック信号が入力されて、前記インダクタに流れる電流がゼロの場合の前記クロック信号を分周した分周信号を出力する分周回路と、
前記分周信号に従って前記各補助スイッチをオンオフ駆動する補助スイッチ駆動回路と、
前記クロック信号と前記分周信号と前記各誤差信号が入力されて、前記分周信号がオン状態とする補助スイッチに対応する出力電圧を制御するようにパルス幅制御した主パルス信号を出力するパルス幅制御回路とを有するよう構成してもよい。
【００１４】
本発明の多出力ＤＣ−ＤＣコンバータにおいて、前記インダクタ検出回路は、前記主スイッチがターンオフするタイミングでハイ（Ｈ）若しくはロー（Ｌ）になり、前記インダクタに発生するフライバック電圧が所定電圧値を下回るタイミングでロー（Ｌ）もしくはハイ（Ｈ）になるインダクタ検出信号を出力するよう構成してもよい。
本発明の多出力ＤＣ−ＤＣコンバータにおいて、前記制御回路は、前記主スイッチ若しくは前記インダクタに流れる電流を検出し、前記電流値が所定値に至ると前記主スイッチをターンオフするようするよう構成してもよい。
【００１５】
【発明の実施の形態】
以下、本発明の多出力ＤＣ−ＤＣコンバータに係る好適な実施の形態について添付の図面を参照しつつ説明する。
【００１６】
《実施の形態１》
図１は本発明に係る実施の形態１の多出力ＤＣ−ＤＣコンバータの構成を示す回路図である。図１に示すように、本発明に係る実施の形態１の多出力ＤＣ−ＤＣコンバータには入力直流電源１から入力直流電圧Ｅｉが入力されている。入力直流電源１と並列に、インダクタ２１とＮチャネルＭＯＳＦＥＴからなる主スイッチ３１との直列回路が接続されている。主スイッチ３１と並列に、ダイオードからなる第１の整流手段１０１とコンデンサからなる第１の平滑手段１０２との直列回路が接続されており、第１の平滑手段１０２から第１の出力電圧Ｖｏ１が第１の負荷１０３へ出力されている。また、主スイッチ３１と並列に、ＮチャネルＭＯＳＦＥＴからなる第１の補助スイッチ２００とダイオードからなる第２の整流手段２０１とコンデンサからなる第２の平滑手段２０２との直列回路が接続されており、第２の平滑手段２０２から第２の出力電圧Ｖｏ２が第２の負荷２０３へ出力されている。また、主スイッチ３１と並列に、ＮチャネルＭＯＳＦＥＴからなる第２の補助スイッチ３００とダイオードからなる第３の整流手段３０１とコンデンサからなる第３の平滑手段３０２との直列回路が接続されており、第３の平滑手段３０２から第３の出力電圧Ｖｏ３が第３の負荷３０３へ出力されている。
【００１７】
制御回路５０は、検出回路５１と発振回路５２と分周回路５３と補助スイッチ駆動回路５４とパルス幅制御回路５５とインダクタ検出回路５６と主スイッチ駆動回路５７を有している。
検出回路５１は、第１の出力電圧Ｖｏ１と第２の出力電圧Ｖｏ２と第３の出力電圧Ｖｏ３の各電圧を検出して第１の誤差信号Ｖｅ１と第２の誤差信号Ｖｅ２と第３の誤差信号Ｖｅ３を出力する。発振回路５２はクロック信号Ｖｃｋを出力し、分周回路５３はクロック信号Ｖｃｋを分周する。補助スイッチ駆動回路５４は、分周回路５３の出力に従って第１の補助スイッチ２００を駆動する駆動電圧Ｖｇｓ２０を出力する増幅器５４１と、第２の補助スイッチ３００を駆動する駆動電圧Ｖｇｓ３０を出力する増幅器５４２とを有している。パルス幅制御回路５５は、クロック信号Ｖｃｋと分周回路５３の出力を入力されて第１〜第３の誤差信号Ｖｅ１〜Ｖｅ３を基に主スイッチ３１のオンオフ期間を設定した主パルス信号Ｖｄ１を出力する。インダクタ検出回路５６は、インダクタ２１の両端電圧を検出してインダクタ検出信号Ｖｌを分周回路５３へ出力する。主スイッチ駆動回路５７は、主パルス信号Ｖｄ１が入力されて、主スイッチ３１を駆動する駆動電圧Ｖｇｓ１を出力する増幅器５７０を有している。
【００１８】
図２は実施の形態１における制御回路５０の構成をより詳細に示した回路図である。図２において、検出回路５１は、基準電圧源５１０、抵抗５１１〜５１６、誤差増幅器５１７〜５１９から構成される。抵抗５１１と抵抗５１２は第１の出力電圧Ｖｏ１を検出し、抵抗５１３と抵抗５１４は第２の出力電圧Ｖｏ２を検出し、抵抗５１５と抵抗５１６は第３の出力電圧Ｖｏ３を検出する。検出された各検出電圧はそれぞれ誤差増幅器５１７と誤差増幅器５１８と誤差増幅器５１９によって基準電圧源５１０の基準電圧と比較される。この比較の結果、誤差増幅器５１７から誤差信号Ｖｅ１が出力され、誤差増幅器５１８から誤差信号Ｖｅ２が出力され、誤差増幅器５１９から誤差信号Ｖｅ３が出力される。このように出力された各誤差信号は、それぞれ対応する出力電圧が所望の電圧より高いと低下し、低いと上昇する電圧となる。
【００１９】
発振回路５２は、所定の周波数ｆのクロック信号Ｖｃｋを出力する。分周回路５３は、クロック信号ＶｃｋをＡＮＤ回路５３０を介して入力し、ＡＮＤ回路５３０の出力を周波数ｆ／２の第１のパルス信号Ｖｔ１を出力する第１の分周器５３１と、この第１のパルス信号Ｖｔ１が入力されてさらに１／２になる周波数ｆ／４の第２のパルス信号Ｖｔ２を出力する第２の分周器５３２と、第１のパルス信号Ｖｔ１と第２のパルス信号Ｖｔ２とのＮＯＲである第１の駆動信号Ｖｄ２０を出力するＮＯＲ回路５３３と、第１のパルス信号Ｖｔ１と第２のパルス信号Ｖｔ２の反転信号とのＮＯＲである第２の駆動信号Ｖｄ３０を出力するＮＯＲ回路５３４とから構成される。ＡＮＤ回路５３０のもう一方の入力は後述するインダクタ検出回路５６の出力するインダクタ検出信号Ｖｌである。
尚、説明の便宜上、分周回路５３の各出力を第１のパルス信号Ｖｔ１、第２のパルス信号Ｖｔ２、第１の駆動信号Ｖｄ２０、第２の駆動信号Ｖｄ３０と命名したが、これらは分周信号のことである。
【００２０】
補助スイッチ駆動回路５４は、第１の駆動信号Ｖｄ２０を電力増幅して駆動電圧Ｖｇｓ２０を出力する第１の駆動回路５４１と、第２の駆動信号Ｖｄ３０を電力増幅して駆動電圧Ｖｇｓ３０を出力する第２の駆動回路５４２とから構成される。パルス幅制御回路５５は、クロック信号Ｖｃｋに同期して電位が増減する鋸波電圧Ｖｔを出力する鋸波電圧発生器５５０と、第１の誤差信号Ｖｅ１と鋸波電圧Ｖｔを比較する比較器５５１と、第２の誤差信号Ｖｅ２と鋸波電圧Ｖｔを比較する比較器５５２と、第３の誤差信号Ｖｅ３と鋸波電圧Ｖｔを比較する比較器５５３と、比較器５５１の出力と第１のパルス信号Ｖｔ１とのＡＮＤを出力するＡＮＤ回路５５４と、比較器５５２の出力と第１の駆動信号Ｖｄ２０とのＡＮＤを出力するＡＮＤ回路５５５と、比較器５５３の出力と第２の駆動信号Ｖｄ３０とのＡＮＤを出力するＡＮＤ回路５５６と、ＡＮＤ回路５５４とＡＮＤ回路５５５とＡＮＤ回路５５６の各出力を入力されて主パルス信号Ｖｄ１を出力するＯＲ回路５５７とから構成される。
【００２１】
インダクタ検出回路５６は、インダクタ２１の両端電圧を検出する比較器５６０と、主パルス信号Ｖｄ１の立下りエッジを検出してワンショットパルスにして出力するインバータ５６１とＮＯＲ回路５６２のワンショットパルス回路と、比較器５６０の出力とＮＯＲ回路５６２の出力がそれぞれ入力されてフリップフロップを構成するＮＯＲ回路５６３とＮＯＲ回路５６４から構成される。ＮＯＲ回路５６４からはインダクタ検出信号Ｖｌが出力される。
主スイッチ駆動回路５７は、主パルス信号Ｖｄ１を電力増幅して駆動電圧Ｖｇｓ１を出力する増幅器５７０から構成される。
【００２２】
図３の（ａ）は、実施の形態１の多出力ＤＣ−ＤＣコンバータにおける各信号や電圧及び主スイッチ３１の両端電圧Ｖｑとインダクタ２１を流れる電流Ｉ２１の通常動作時における波形図である。ここで通常動作とは、主スイッチ３１に流れる電流が所定値以下であって、入出力電圧が安定な状態をいう。まず、図１から図３（ａ）を用いて、本発明に係る実施の形態１の多出力ＤＣ−ＤＣコンバータの通常動作を説明する。
【００２３】
まず、時刻ｔ１０と時刻ｔ３０において、鋸波信号Ｖｔが上昇を開始するとともに第１のパルス信号Ｖｔ１が“Ｈ”になるとする。この時、分周回路５３のＮＯＲ回路５３３とＮＯＲ回路５３４の出力である第１の駆動信号Ｖｄ２０１と第２の駆動信号Ｖｄ２０２はともに“Ｌ”であるので、補助スイッチ駆動回路５４から出力される駆動電圧Ｖｇｓ２０及びＶｇｓ３０が“Ｌ”となって、第１及び第２の補助スイッチ２００，３００はともにオフ状態となる。
一方、第１から第３の誤差信号Ｖｅ１〜Ｖｅ３を鋸波信号Ｖｔと比較するパルス幅制御回路５５の比較器５５１〜５５３の出力の内、“Ｈ”である第１のパルス信号Ｖｔ１との論理積であるＡＮＤ回路５５４の出力が、ＯＲ回路５５７を介して主パルス信号Ｖｄ１として主スイッチ駆動回路５７に出力される。この結果、主スイッチ駆動回路５７は駆動電圧Ｖｇｓ１として“Ｈ”を出力し、主スイッチ３１はオン状態となる。この時、インダクタ２１には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。また、主スイッチ３１がオン状態であるので、主スイッチ３１の両端電圧Ｖｑは短絡状態にあり、インダクタ検出回路５６の比較器５６０の出力は“Ｈ”である。このためＮＯＲ回路５６４の出力、即ちインダクタ検出信号Ｖｌは“Ｈ”になっている。
【００２４】
時刻ｔ１１及びｔ３１において、鋸波信号Ｖｔが第１の誤差信号Ｖｅ１と交差すると、パルス幅制御回路５５の比較器５５１の出力は“Ｌ”に反転し、主パルス信号Ｖｄ１も“Ｌ”となる。このため駆動電圧Ｖｇｓ１は“Ｌ”となり、主スイッチ３１はオフ状態となる。同時に、主パルス信号Ｖｄ１の立下りによってインダクタ検出回路５６のＮＯＲ回路５６２から出力されたワンショットパルスは、ＮＯＲ回路５６４に入力されてフリップフロップをリセットし、インダクタ検出信号Ｖｌを“Ｌ”にする。
主スイッチ３１のターンオフにより、主スイッチ３１の電圧Ｖｑは上昇して入力直流電圧Ｅｉを越え、インダクタ検出回路５６の比較器５６０の出力は“Ｌ”となるのでフリップフロップの状態は変わらず、インダクタ検出信号Ｖｌは“Ｌ”を維持する。インダクタ２１に蓄えられた磁気エネルギーは、第１及び第２の補助スイッチ２００，３００がともにオフ状態であるので、第１の整流手段１０１を介して第１の平滑手段１０２のコンデンサを充電する電流として放出される。
【００２５】
時刻ｔ１２及びｔ３２において、第１の整流手段１０１を流れるインダクタ２１の電流Ｉ２１がゼロとなると、インダクタ２１の電圧は自身のインダクタンスと寄生容量との共振によって振動を始める。この振動によってインダクタ検出回路５６の比較器５６０の出力は“Ｈ”と“Ｌ”を交互に繰返すようになる。比較器５６０の出力が最初に“Ｈ”となった時にフリップフロップはセットされ、ＮＯＲ回路５６４はインダクタ検出信号Ｖｌを“Ｈ”にする。
【００２６】
時刻ｔ２０において、鋸波信号Ｖｔが急減して上昇を開始するとともに、第１のパルス信号Ｖｔ１は“Ｌ”になる。第２のパルス信号Ｖｔ２は“Ｈ”のままであるとする。分周回路５３のＮＯＲ回路５３３からの第１の駆動信号Ｖｄ２０は“Ｌ”になり、ＮＯＲ回路５３４からの第２の駆動信号Ｖｄ３０は“Ｈ”になる。従って、補助スイッチ駆動回路５４からの駆動電圧Ｖｇｓ２０は“Ｌ”となり、駆動電圧Ｖｇｓ３０は“Ｈ”となる。この結果、第１の補助スイッチ２００がオフ状態となり、第２の補助スイッチ３００がオン状態となる。
一方、パルス幅制御回路５５の比較器５５１〜５５３の出力の内、“Ｈ”である第２の駆動信号Ｖｄ３０との論理積であるＡＮＤ回路５５６の出力が、ＯＲ回路５５７を介して主パルス信号Ｖｄ１として主スイッチ駆動回路５７に出力される。この結果、主スイッチ駆動回路５７は駆動電圧Ｖｇｓ１として“Ｈ”を出力し、主スイッチ３１はオン状態となる。このときインダクタ２１には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。
【００２７】
時刻ｔ２１において、鋸波信号Ｖｔが第３の誤差信号Ｖｅ３と交差すると、パルス幅制御回路５５の比較器５５３の出力は“Ｌ”に反転し、主パルス信号Ｖｄ１も“Ｌ”となる。このため主スイッチ駆動回路５７からの駆動電圧Ｖｇｓ１は“Ｌ”となり、主スイッチ３１はオフ状態となる。同時に、主パルス信号Ｖｄ１の立下りによってフリップフロップはリセットされ、インダクタ検出回路５６のインダクタ検出信号Ｖｌを“Ｌ”にする。この結果、インダクタ２１に蓄えられた磁気エネルギーは、第２の補助スイッチ３００がオン状態であるので、第３の整流手段３０１を介して第３の平滑手段３０２のコンデンサを充電する電流として放出される。
【００２８】
時刻ｔ２２において、インダクタ２１の電流Ｉ２１がゼロとなると、インダクタ２１の電圧は振動を始め、この振動によって、比較器５６０の出力は“Ｈ”と“Ｌ”を交互に繰返すようになる。比較器５６０の出力が最初に“Ｈ”となった時にフリップフロップはセットされ、ＮＯＲか色５６４はインダクタ検出信号Ｖｌを“Ｈ”にする。
時刻ｔ３０〜ｔ４０の動作は、既に説明した時刻ｔ１０〜ｔ２０の動作と実質的に同じである。
【００２９】
時刻ｔ４０において、鋸波信号Ｖｔが急減した後、上昇を開始するとともに、第１のパルス信号Ｖｔ１は“Ｌ”になる。第２のパルス信号Ｖｔ２は“Ｌ”であるため、ＮＯＲ回路５３３からの第１の駆動信号Ｖｄ２０は“Ｈ”、ＮＯＲ回路５３４からの第２の駆動信号Ｖｄ３０は“Ｌ”になる。従って、駆動電圧Ｖｇｓ２０は“Ｈ”、駆動電圧Ｖｇｓ３０は“Ｌ”になり、第１の補助スイッチ２００がオン状態、第２の補助スイッチ３００がオフ状態となる。
一方、比較器５５１〜５５３の出力の内、“Ｈ”である第１の駆動信号Ｖｄ２０との論理積であるＡＮＤ回路５５５の出力が、ＯＲ回路５５７を介して主パルス信号Ｖｄ１として主スイッチ駆動回路５７に出力される。この結果、主スイッチ駆動回路５７は駆動電圧Ｖｇｓ１として“Ｈ”を出力し、主スイッチ３１はオン状態となる。このときインダクタ２１には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。
【００３０】
時刻ｔ４１において、鋸波信号Ｖｔが第２の誤差信号Ｖｅ２と交差すると、比較器５５２の出力は“Ｌ”に反転し、主パルス信号Ｖｄ１も“Ｌ”となる。このため駆動電圧Ｖｇｓ１は“Ｌ”となり、主スイッチ３１はオフ状態となる。同時に、主パルス信号Ｖｄ１の立下りによってフリップフロップはリセットされ、インダクタ検出信号Ｖｌを“Ｌ”にする。このときインダクタ２１に蓄えられた磁気エネルギーは、第１の補助スイッチ２００がオン状態であるので、第２の整流手段２０１を介して第２の平滑手段２０２のコンデンサを充電する電流として放出される。
【００３１】
時刻ｔ４２において、インダクタ２１の電流Ｉ２１がゼロとなると、インダクタ２１の電圧が振動を始め、この振動によって、比較器５６０の出力は“Ｈ”と“Ｌ”を交互に繰返すようになる。比較器５６０の出力が最初に“Ｈ”となった時にフリップフロップはセットされ、ＮＯＲか色５６４はインダクタ検出信号Ｖｌを“Ｈ”にする。
【００３２】
以上のようなインダクタ検出回路５６の動作から分かるように、インダクタ検出信号Ｖｌはインダクタ２１に第１の整流手段１０１若しくは第２の整流手段２０１を介して電流が流れている時に“Ｌ”となり、電流が流れなくなると“Ｈ”となる。そして、上記の説明において発振回路５２のクロック信号Ｖｃｋが“Ｈ”を出力する時には、インダクタ検出信号Ｖｌは“Ｈ”であるので、分周回路５３の第１の分周器５３１にはクロック信号Ｖｃｋが入力される。第１の分周器５３１から出力された第１のパルス信号Ｖｔ１はＶｃｋの周波数ｆの１／２となる。
【００３３】
以上のように、実施の形態１の多出力ＤＣ−ＤＣコンバータにおいては、発振回路５２のクロック信号Ｖｃｋの周波数ｆで、インダクタ２１の磁気エネルギーの蓄積と放出を繰返すことにより、入力直流電源１から第１から第３の負荷４３，５３，６３のそれぞれに電力が供給される。
時刻ｔ１０〜ｔ２０及び時刻ｔ３０〜ｔ４０の期間、即ち周波数ｆの１／２の期間においては、第１の誤差信号Ｖｅ１に基づいて設定されたオン期間で主スイッチ３１はオン状態とされ、オフ期間にインダクタ２１の磁気エネルギーは第１の平滑手段１０２へ放出される。
時刻ｔ２０〜ｔ３０の期間、即ち周波数ｆの１／４の期間においては、第３の誤差信号Ｖｅ３に基づいて設定されたオン期間で主スイッチ３１はオン状態とされ、オフ期間にインダクタ２１の磁気エネルギーは第３の平滑手段３０２へ放出される。
時刻ｔ４０〜ｔ５０の期間、即ち周波数ｆの１／４の期間においては、第２の誤差信号Ｖｅ２に基づいて設定されたオン期間で主スイッチ３１はオン状態とされ、オフ期間にインダクタ２１の磁気エネルギーは第２の平滑手段２０２へ放出される。
【００３４】
インダクタ２１のインダクタンスをＬ、発振器５２の発振周期をＴ、第１及び第２の補助スイッチ２００と３００がともにオフ状態における主スイッチ３１のオン期間をＴｏｎ１、第１の補助スイッチ２００がオン状態における主スイッチ３１のオン期間をＴｏｎ２、第２の補助スイッチ３００がオン状態における主スイッチ３１のオン期間をＴｏｎ３、第１の負荷１０３への出力電流をＩｏ１、第２の負荷２０３への出力電流をＩｏ２、第３の負荷３０３への出力電流をＩｏ３とすると、次の式（１），（２）及び（３）の関係が成り立つ。
【００３５】
Ｖｏ１＝Ｅｉ＋(Ｅｉ・Ｔｏｎ１)^２／(４Ｌ・Ｔ・Ｉｏ１) −−− (１)
【００３６】
Ｖｏ２＝Ｅｉ＋(Ｅｉ・Ｔｏｎ２)^２／(８Ｌ・Ｔ・Ｉｏ２) −−− (２)
【００３７】
Ｖｏ３＝Ｅｉ＋(Ｅｉ・Ｔｏｎ３)^２／(８Ｌ・Ｔ・Ｉｏ３) −−− (３)
【００３８】
第１から第３の誤差信号Ｖｅ１，Ｖｅ２，Ｖｅ３はそれぞれ第１から第３の出力電圧Ｖｏ１，Ｖｏ２，Ｖｏ３を所望の電圧に安定化するように増減し、主スイッチ３１のオン期間Ｔｏｎ１，Ｔｏｎ２，Ｔｏｎ３が調整される。即ち、主スイッチ３１とインダクタ２１を共有する３つの昇圧コンバータが、時分割制御されて第１から第３の出力電圧Ｖｏ１，Ｖｏ２，Ｖｏ３がそれぞれ所望の電圧に安定化される。
【００３９】
少なくとも通常の動作においては、インダクタ２１を流れる電流は、主スイッチ３１のオフ期間中にゼロになるように設計することが望ましい。例えば第３の負荷３０３が重く、第３の整流手段３０１に流れる電流が主スイッチ３１のオフ期間内にゼロにならなかったとする。この場合、直流励磁されたインダクタ２１の磁気エネルギーは、次の周期では第１の整流手段１０１を介して放出され、第１の出力電圧Ｖｏ１は上昇する。第１の負荷１０３が軽負荷であると、Ｔｏｎ１＝０であっても第１の出力電圧Ｖｏ１は上昇して制御不能となってしまう。
【００４０】
上記において、図３の（ａ）の波形図を用いて、インダクタ２１を流れる電流は、主スイッチ３１のオフ期間中にゼロになる通常の動作を説明した。図３の（ｂ）の波形図は第３の負荷３０３が異常に重くなり、第３の整流手段３０１に流れる電流が主スイッチ３１のオフ期間内にゼロにならなかった場合の動作を示す。図３の（ｂ）の波形図において、図３の（ａ）の波形図と異なる動作を行うのは時刻ｔ２０以降である。
図３の（ｂ）に示すように、図３の（ａ）の時刻ｔ２１より遅れて、時刻ｔ２３において、主スイッチ３１はオフ状態となり、インダクタ２１は磁気エネルギーの放出を開始するとともにインダクタ検出信号Ｖｌは“Ｌ”となる。
【００４１】
時刻ｔ３０になってクロック信号Ｖｃｋにパルスが発生する。しかし、インダクタ２１の磁気エネルギーの放出は続いており、即ちインダクタ２１の両端電圧に変化はなく、インダクタ検出信号Ｖｌは“Ｌ”のままである。このため、クロック信号Ｖｃｋとインダクタ検出信号Ｖｌを入力される分周回路５３のＡＮＤ回路５３０は、クロック信号Ｖｃｋが“Ｈ”となっても“Ｌ”を出力しており、第１の分周器５３１は状態を変えない。
【００４２】
時刻ｔ３３において、インダクタ２１の電流Ｉ２１がゼロとなると、インダクタ検出信号Ｖｌは“Ｈ”になる。時刻ｔ４０に至ってクロック信号Ｖｃｋにパルスが発生すると、第１の分周器５３１は出力を反転し、次のスイッチング周期が開始される。時刻ｔ４０以降は第１の出力電圧Ｖｏ１を制御するように、主スイッチ３１の駆動電圧Ｖｇｓ１のパルス幅が設定されて出力される。
尚、インダクタ検出回路５６において比較器５６０は、インダクタ２１の両端電圧を直接比較するような構成としたが、これはもちろん抵抗等で分圧した電圧を入力して比較してもよい。特に起動直前時ではインダクタ２１の両端電圧がゼロであっても主スイッチ３１を駆動しなくてはならないので、単純にインダクタ２１の両端電圧を比較するのではなく、例えば０．１Ｖ程度の微小電圧を比較器５６０の正入力側に加えるように分割抵抗の比を調整しておけばよい。
【００４３】
以上のように、本発明に係る実施の形態１によれば、主スイッチ３１とインダクタ２１を共有することによる少ない部品点数で、高効率に３つの昇圧出力が安定化できるという効果が得られる。もちろん、実施の形態１の多出力ＤＣ−ＤＣコンバータの出力数は３つに限定されるものではなく、補助スイッチと整流手段と平滑手段を追加し、スイッチング周波数の分割数を増やすことにより、理論上は任意の出力数に対応できる。
また、本実施の形態１の多出力ＤＣ−ＤＣコンバータにおいて、１周期内でインダクタ２１に流れる電流はゼロになることが望ましい。しかし、過負荷等の異常事態によって１周期内で電流がゼロに至らない場合においても、次のクロック信号Ｖｃｋを無視することによってインダクタ２１に流れる電流がゼロになる周期まで動作を延期させることができる。
【００４４】
《実施の形態２》
次に本発明に係る実施の形態２の多出力ＤＣ−ＤＣコンバータを添付の図面を参照しつつ説明する。図４は本発明に係る実施の形態２の多出力ＤＣ−ＤＣコンバータの構成を示す回路図である。実施の形態２の多出力ＤＣ−ＤＣコンバータにおいて、前述の実施の形態１の多出力ＤＣ−ＤＣコンバータと主スイッチ３１の周辺及び制御回路５０の一部を除き、基本的な構成及び動作は同じである。図４において、実施の形態１と同じ機能、構成を有する要素には同じ符号を付与し、その説明は省略する。
【００４５】
前述の実施の形態１の多出力ＤＣ−ＤＣコンバータは、過負荷等の異常事態によって１周期内でインダクタ２１に流れる電流がゼロに至らない場合においても、クロック信号Ｖｃｋを無視することによって電流がゼロになる周期まで動作を延期させることができる。このことによって実施の形態１の多出力ＤＣ−ＤＣコンバータは、インダクタ２１に流れる電流が常にゼロに至る動作をさせることができるとともに、過電流保護回路との組合わせにより、その垂下特性を改善することができる。図４に示した実施の形態２の多出力ＤＣ−ＤＣコンバータが、図１及び図２に示した実施の形態１の多出力ＤＣ−ＤＣコンバータの構成と異なるところは、主スイッチ３１の電流を検出する抵抗５８０を含む電流検出回路５８を追加した点である。また、インダクタ検出回路５６に電流検出回路５８の出力である電流検出信号Ｖｉｐと、主パルス信号Ｖｄ１の立下り検出ワンショットパルスであるＮＯＲ回路５６２の出力を入力され、フリップフロップを構成するＮＯＲ回路５６４にそれらの論理和を入力するＯＲ回路５６５が追加されている。さらに、主スイッチ駆動回路５７にはインダクタ検出信号Ｖｌと主パルス信号Ｖｄ１とを入力されるＡＮＤ回路５７１が追加されている。このＡＮＤ回路５７１の出力は、増幅器５７０を介して駆動電圧Ｖｇｓ１として主スイッチ３１に出力され、主スイッチ３１が駆動される。
【００４６】
電流検出回路５８は、正入力端子に抵抗５８０の電圧が入力され、負入力端子に基準電圧源５８１の電圧を抵抗５８２を介して入力される比較器５８３と、駆動信号Ｖｄ２０が抵抗５８４を介してベース端子に入力されるＮＰＮトランジスタ５８５と、ＮＰＮトランジスタ５８５のコレクタ端子と比較器５８３の負入力端子の間に接続される抵抗５８６と、駆動信号Ｖｄ３０を抵抗５８７を介してベース端子に入力されるＮＰＮトランジスタ５８８と、ＮＰＮトランジスタ５８８のコレクタ端子と比較器５８３の負入力端子の間に接続される抵抗５８９とから構成される。
【００４７】
以下に、図４に示した実施の形態２の多出力ＤＣ−ＤＣコンバータが、図１及び図２に示した実施の形態１の多出力ＤＣ−ＤＣコンバータの動作と異なる点である過電流保護動作について説明する。
抵抗５８０に発生する電圧は主スイッチ３１に流れる電流に比例している。第１の駆動信号Ｖｄ２０が“Ｈ”の場合、即ち、主スイッチ３１が第２の出力電圧Ｖｏ２を制御するように割当てられた期間においては、ＮＰＮトランジスタ５８５がオン状態となっているので、比較器５８３の負入力端子には基準電圧源５８１の電圧が抵抗５８２と抵抗５８６で分圧された電圧が入力される。同様に第２の駆動信号Ｖｄ３０が“Ｈ”の場合、即ち、主スイッチ３１が第３の出力電圧Ｖｏ３を制御するように割当てられた期間においては、比較器５８３の負入力端子には基準電圧源５８１の電圧が抵抗５８２と抵抗５８９で分圧された電圧が入力される。第１の駆動信号Ｖｄ２０と第２の駆動信号Ｖｄ３０がともに“Ｌ”の場合、即ち、主スイッチ３１が第１の出力電圧Ｖｏ１を制御するように割当てられた期間においては、比較器５８３の負入力端子には基準電圧源５８１の電圧が抵抗５８２を介して入力される。つまり、比較器５８３においては、各出力に応じて異なる所定値が適宜設定されて入力され、抵抗５８０に発生する電圧、即ち主スイッチ３１に流れる電流が比較される。
【００４８】
主スイッチ３１に流れる電流が、設定された所定値に達すると比較器５８３の出力は“Ｈ”となり、主パルス信号Ｖｄ１が“Ｈ”であっても、インダクタ検出回路５６内のＯＲ回路５６５を介してフリップフロップをリセットし、インダクタ検出信号Ｖｌを“Ｌ”にする。インダクタ検出信号Ｖｌが“Ｌ”になると、主スイッチ駆動回路５７内のＡＮＤ回路５７１の出力も“Ｌ”となるので、駆動電圧Ｖｇｓ１も“Ｌ”となって主スイッチ３１はオフ状態となる。
次に主スイッチ３１がオン状態となるのは、インダクタ検出信号Ｖｌが“Ｈ”、即ちインダクタ２１に流れる電流がゼロになって且つ、主パルス信号Ｖｄ１が“Ｈ”になる時である。
【００４９】
図５に実施の形態２の多出力ＤＣ−ＤＣコンバータの第１の出力電圧Ｖｏ１の過電流垂下特性（図中の実線）を示す。入力直流電圧Ｅｉ＝5Ｖ、クロック信号Ｖｃｋの周波数ｆ＝１００ｋＨｚ、通常時出力電圧をＶｏ１＝１０Ｖとし、インダクタ２１のインダクタンスＬ＝５０μＨ、主スイッチ３１に流れる電流の過電流設定値を０．４Ａとした場合の垂下特性である。図５中の破線は、従来の過電流垂下特性として、単出力ＤＣ−ＤＣコンバータにおいて、インダクタに流れる電流が連続状態になる場合の過電流垂下特性を示す。この従来の過電流垂下特性を示した単出力ＤＣ−ＤＣコンバータは、第２の出力電圧Ｖｏ２も第３の出力電圧Ｖｏ３も無く、クロック信号Ｖｃｋの全周波数を第１の出力電圧Ｖｏ１の制御に使用できるので、インダクタンスＬ＝１００μＨ、主スイッチに流れる電流の過電流設定値を０．２Ａとしている。従来の過電流垂下特性に比べ、インダクタに流れる電流が連続になろうとすると周期が延長されるために、出力電流が減少する。図５の中の実線のＡ部のように出力電流が急減する。
【００５０】
以上のように実施の形態２の多出力ＤＣ−ＤＣコンバータによれば、主スイッチ３１とインダクタ２１を共有することによる少ない部品点数で、高効率に３つの昇圧出力が安定化できるという効果に加え、過負荷時における出力電流が抑制されるので構成要素への電流ストレスを低減できるという効果が得られる。
尚、実施の形態１及び実施の形態２の多出力ＤＣ−ＤＣコンバータは昇圧コンバータを構成していたが、本発明の多出力ＤＣ−ＤＣコンバータはこの構成に限定されるものではない。図６に３つの反転コンバータの主スイッチ３２とインダクタ２２を共有した多出力ＤＣ−ＤＣコンバータの構成を示す。図６に示した多出力ＤＣ−ＤＣコンバータが、図４に示した多出力ＤＣ−ＤＣコンバータの構成と異なるところは以下の通りである。
【００５１】
図６に示した多出力ＤＣ−ＤＣコンバータは、前述のように反転コンバータが構成されているので、主スイッチ３２がＰチャネルＭＯＳＦＥＴからなる。また、この多出力ＤＣ−ＤＣコンバータにおいては、第４の整流手段１１１と第４の平滑手段１１２から第４の負荷１１３に供給される第４の出力電圧Ｖｏ４と、第３の補助スイッチ２１０を介して第５の整流手段２１１と第５の平滑手段２１２から第２の負荷２１３に供給される第５の出力電圧Ｖｏ５と、第４の補助スイッチ３１０を介して第６の整流手段３１１と第６の平滑手段３１２から第６の負荷３１３に供給される第６の出力電圧Ｖｏ６がそれぞれ負電圧になる。図６に示した制御回路６０においては、図４に示した制御回路との違いに応じてレベルシフト等による電位調整や一部論理の“Ｈ”と“Ｌ”の変更がなされている。しかし、基本となる動作はほとんど同様であり、以下の各部に関する簡単な説明にとどめ、詳細な説明は省略する。
【００５２】
まず負電圧を検出する出力検出回路６１は基準電圧源を有し、この基準電圧源と各出力端子の間の電圧を抵抗で分割して、それぞれ正電圧の検出電圧を生成する。出力検出回路６１はさらに出力数に応じた比較器を有し、各比較器は前記各検出電圧を基準電圧源の電圧をさらに分圧した基準電圧と比較することにより、誤差電圧Ｖｅ４〜Ｖｅ６を出力する。誤差電圧Ｖｅ４は第４の出力電圧Ｖｏ４が所定の電圧値より低いと上昇し、第４の出力電圧Ｖｏ４が所定の電圧値より高いと下降する。他の誤差電圧Ｖｅ５及びＶｅ６も同様である。発振回路６２と分周回路６３は、図２の発振回路５２と分周回路５３と同じである。
補助スイッチ駆動回路６４は、負電圧側にある補助スイッチ２１０及び３１０を駆動するように、分周回路６３からの出力を電力増幅するとともにレベルシフトし、駆動電圧Ｖｇｓ２１及びＶｇｓ３１を出力する。パルス幅制御回路６５は図２のパルス幅制御回路５５と同じである。
【００５３】
インダクタ検出回路６６は、インダクタ２２の一端が接地されるので主スイッチ３２とインダクタ２２の接続点電圧Ｖｑ２を検出し、その検出電圧値からインダクタ検出信号Ｖｌの“Ｈ”と“Ｌ”を決定する。インダクタ検出信号Ｖｌが分周回路６３と主スイッチ駆動回路６７へ出力される構成は図４の構成と同様である。
主スイッチ駆動回路６７は、ＡＮＤ回路６７１と反転増幅器６７０から構成される。主スイッチ３２がＰチャネルＭＯＳＦＥＴであるので、ＡＮＤ回路６７１の出力が反転増幅器６７０によって反転増幅されて駆動電圧Ｖｇｓ２として出力されることを除き、その機能と構成は図４の主スイッチ駆動回路５７と同様である。
電流検出回路６８は主スイッチ３２に流れる電流を検出し、電流検出信号Ｖｉｐをインダクタ検出回路６６へ出力する。その機能は図４の電流検出回路５８と同様であり、各出力に応じて異なる所定値が適宜設定され、主スイッチ３２に流れる電流との比較結果が電流検出信号Ｖｉｐとして出力される。
【００５４】
図６に示した多出力ＤＣ−ＤＣコンバータによれば、主スイッチ３２とインダクタ２２を共有することによる少ない部品点数で、高効率に３つの負電圧の出力が安定化できるという効果に加え、過負荷時における出力電流が抑制されるので構成要素への電流ストレスを低減できるという効果が得られる。
本発明において、スイッチングコンバータとは、主スイッチのオンオフ動作によってインダクタに磁気エネルギーの蓄積と放出を繰返させ、インダクタに発生する電圧を用いて整流平滑して出力電圧を得るＤＣ−ＤＣコンバータのことである。本発明の要旨は、そのような複数のスイッチングコンバータの主スイッチとインダクタを共有して、補助スイッチを用いて整流平滑回路を適宜切換えることによって複数の各出力電圧を制御しようというものであり、さらには１スイッチング周期においてインダクタを流れる電流がゼロとなるような機能を設けることにより、信頼性を向上するものである。
【００５５】
《実施の形態３》
次に、本発明に係る実施の形態３の多出力ＤＣ−ＤＣコンバータを添付の図面を参照しつつ説明する。図７は本発明に係る実施の形態３の多出力ＤＣ−ＤＣコンバータの構成を示す回路図である。
図７に示すように、本発明に係る実施の形態３の多出力ＤＣ−ＤＣコンバータには入力直流電源１から入力直流電圧Ｅｉが入力されている。入力直流電源１と並列に、ＰチャネルＭＯＳＦＥＴからなる入力側主スイッチ３３とダイオードからなる主整流手段４１との直列回路が接続されている。主整流手段４１と並列に、インダクタ２３とＮチャネルＭＯＳＦＥＴからなる出力側主スイッチ３４との直列回路が接続され、出力側主スイッチ３４と並列にダイオードからなる第７の整流手段１２１とコンデンサからなる第７の平滑手段１２２との直列回路が接続され、第７の平滑手段１２２から第７の出力電圧Ｖｏ７を第７の負荷１２３へ出力する。また、出力側主スイッチ３４と並列に、ＮチャネルＭＯＳＦＥＴからなる補助スイッチ２２０とダイオードからなる第８の整流手段２２１とコンデンサからなる第８の平滑手段２２２との直列回路が接続され、第８の平滑手段２２２から第８の出力電圧Ｖｏ８を第２の負荷２２３へ出力する。
【００５６】
制御回路７０においては、検出回路７１が第７の出力電圧Ｖｏ７と第８の出力電圧Ｖｏ８の各電圧を検出して第７の誤差信号Ｖｅ７と第８の誤差信号Ｖｅ８を出力し、発振回路７２がクロック信号Ｖｃｋを出力する。分周回路７３はクロック信号Ｖｃｋを分周し、補助スイッチ駆動回路７４は分周回路７３の出力に従って補助スイッチ２２０を駆動する駆動電圧Ｖｇｓ３１を出力する増幅器により構成されている。パルス幅制御回路７５はクロック信号Ｖｃｋと分周回路７３の出力が入力されて第７と第８の誤差信号Ｖｅ７，Ｖｅ８を基に、入力側主スイッチ３３のオンオフ期間を設定した主パルス信号Ｖｄ３と出力側主スイッチ３４のオンオフ期間を設定した主パルス信号Ｖｄ４とを出力する。インダクタ検出回路７６はインダクタ２３の両端電圧を検出してインダクタ検出信号Ｖｌを分周回路７３へ出力する。主スイッチ駆動回路７７は、主パルス信号Ｖｄ３が入力されて入力側主スイッチ３３を駆動する駆動電圧Ｖｇｓ３を出力し、主パルス信号Ｖｄ４が入力されて出力側主スイッチ３４を駆動する駆動電圧Ｖｇｓ４を出力する。
【００５７】
図８は制御回路７０の構成をより詳細に示した回路図である。図８において、検出回路７１は、基準電圧源７１０、抵抗７１１，７１２，７１３，７１４、誤差増幅器７１７，７１８から構成される。抵抗７１１と抵抗７１２は第７の出力電圧Ｖｏ７を検出し、抵抗７１３と抵抗７１４は第８の出力電圧Ｖｏ８を検出する。検出された各検出電圧はそれぞれ誤差増幅器７１７及び誤差増幅器７１８によって基準電圧源７１０の基準電圧と比較され、誤差増幅器７１７から誤差信号Ｖｅ７が出力され、誤差増幅器７１８から誤差信号Ｖｅ８が出力される。即ち、各誤差信号はそれぞれ対応する出力電圧が所望の電圧より高いと低下し、低いと上昇する。
発振回路７２は、所定の周波数ｆのクロック信号Ｖｃｋを出力する。分周回路７３は、クロック信号ＶｃｋがＡＮＤ回路７３０を介して入力され、周波数ｆ／２の第１のパルス信号Ｖｔ１を出力する分周器７３１を有している。ＡＮＤ回路７３０へのもう一方の入力は後述するインダクタ検出回路７６が出力するインダクタ検出信号Ｖｌである。尚、説明の便宜上、分周回路７３の出力を第１のパルス信号Ｖｔ１と命名したが、これは分周信号のことである。
補助スイッチ駆動回路７４は、第１のパルス信号Ｖｔ１を電力増幅して駆動電圧Ｖｇｓ３１を出力する。
【００５８】
パルス幅制御回路７５において、鋸波電圧発生器７５０はクロック信号Ｖｃｋに同期して電位が増減する鋸波電圧Ｖｔを出力し、比較器７５１は第７の誤差信号Ｖｅ７と鋸波電圧Ｖｔを比較し、比較器７５２は第８の誤差信号Ｖｅ８と鋸波電圧Ｖｔを比較する。減算回路７５３は第７の誤差信号Ｖｅ７から所定の電圧を減算して（Ｖｅ７−Ｖｏｓ）を出力する。減算回路７５４は第８の誤差信号Ｖｅ８から所定の電圧Ｖｏｓを減算して（Ｖｅ８−Ｖｏｓ）を出力する。比較器７５５は（Ｖｅ７−Ｖｏｓ）と鋸波電圧Ｖｔを比較し、比較器７５６は（Ｖｅ８−Ｖｏｓ）と鋸波電圧Ｖｔとを比較する。ＡＮＤ回路７５７は比較器７５１の出力と第１のパルス信号Ｖｔ１の反転信号とのＡＮＤを出力し、ＡＮＤ回路７５８は比較器７５２の出力と第１のパルス信号Ｖｔ１とのＡＮＤを出力し、ＡＮＤ回路７５９は比較器７５５の出力と第１のパルス信号Ｖｔ１の反転信号とのＡＮＤを出力する。ＡＮＤ回路７５Ａは比較器７５６の出力と第１のパルス信号Ｖｔ１とのＡＮＤを出力し、ＯＲ回路７５ＢはＡＮＤ回路７５７とＡＮＤ回路７５８との各出力が入力されて主パルス信号Ｖｄ３を出力し、そして、ＯＲ回路７５ＣはＡＮＤ回路７５９とＡＮＤ回路７５Ａとの各出力を入力されて主パルス信号Ｖｄ４を出力する。
【００５９】
インダクタ検出回路７６はインダクタ２３の両端電圧を検出する比較器７６０と、比較器７６０の出力の立上がりエッジを検出してワンショットパルスを出力するインバータ７６１とＡＮＤ回路７６２と、主パルス信号Ｖｄ３の立下りエッジを検出してワンショットパルスを出力するインバータ７６３とＮＯＲ回路７６４と、主パルス信号Ｖｄ４の立下りエッジを検出してワンショットパルスを出力するインバータ７６５とＮＯＲ回路７６６と、ＮＯＲ回路７６４とＮＯＲ回路７６６との出力を入力されるOR回路７６７と、ＮＯＲ回路７６２の出力とOR回路７６７の出力をそれぞれ入力してフリップフロップを構成するＮＯＲ回路７６８とＮＯＲ回路７６９から構成される。ＮＯＲ回路７６９からはインダクタ検出信号Ｖｌが出力される。主スイッチ駆動回路７７は、主パルス信号Ｖｄ３を反転して電力増幅して駆動電圧Ｖｇｓ３を出力する増幅器７７３と主パルス信号Ｖｄ４を電力増幅して駆動電圧Ｖｇｓ４を出力する増幅器７７４とから構成される。
【００６０】
図９は、上記のように構成された実施の形態３の多出力ＤＣ−ＤＣコンバータにおける各信号や電圧及びインダクタ２３の両端電圧（Ｖｑ３−Ｖｑ４）とインダクタ２３を流れる電流Ｉ２３の通常動作時における波形図である。ここで通常動作とは、入力側主スイッチ３３に流れる電流が所定値以下であって、入出力電圧が安定な状態をいう。まず、図７から図９を用いて、本発明に係る実施の形態３の多出力ＤＣ−ＤＣコンバータの通常動作を説明する。
【００６１】
まず、図９の時刻ｔ１０において、鋸波信号Ｖｔが上昇を開始するとともに第１のパルス信号Ｖｔ１が“Ｈ”になるとする。この時、駆動電圧Ｖｇｓ２２も“Ｈ”となって、補助スイッチ２２０はオン状態となる。
一方、パルス幅制御回路７５の比較器７５１、７５２，７５５，７５６の出力の内、“Ｈ”である第１のパルス信号Ｖｔ１との論理積であるＡＮＤ回路７５８及びＡＮＤ回路７５Ａの出力が、それぞれＯＲ回路７５Ｂ及びＯＲ回路７５Ｃを介して主パルス信号Ｖｄ３及び主パルス信号Ｖｄ４として出力される。主スイッチ駆動回路７７は駆動電圧Ｖｇｓ３として“Ｌ”を出力し、入力側主スイッチ３３をオン状態にするとともに、駆動電圧Ｖｇｓ４として“Ｈ”を出力し、出力側主スイッチ３４をオン状態にする。この時、インダクタ２３には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。また、インダクタ検出回路７６のＮＯＲ回路７６９の出力、即ちインダクタ検出信号Ｖｌは“Ｈ”になっているものとする。
【００６２】
図９の時刻ｔ１１において、鋸波信号Ｖｔと電圧（Ｖｅ８−Ｖｏｓ）が交差すると、比較器７５６の出力は“Ｌ”に反転し、主パルス信号Ｖｄ４も“Ｌ”となる。このため駆動電圧Ｖｇｓ４は“Ｌ”となり、出力側主スイッチ３４はオフ状態となる。同時に、主パルス信号Ｖｄ４の立下りによってＮＯＲ回路７６６から出力されたワンショットパルスは、ＮＯＲ回路７６９に入力されてフリップフロップをリセットし、インダクタ検出信号Ｖｌを“Ｌ”にする。出力側主スイッチ３４のターンオフにより、出力側主スイッチ３４の電圧Ｖｑ４は上昇する。この時、第８の出力電圧Ｖｏ８は入力直流電圧Ｅｉよりも低いものとすると、補助スイッチ２２０がオン状態であるので、インダクタ２３には入力直流電圧Ｅｉと第８の出力電圧Ｖｏ８との電圧差が印加される。インダクタ２３には第８の整流手段２２１を介して第８の平滑手段２２２のコンデンサを充電する電流が流れ、磁気エネルギーはさらに蓄積される。
【００６３】
図９の時刻ｔ１２において、鋸波信号Ｖｔと第８の誤差信号Ｖｅ８が交差すると、比較器７５2の出力は“Ｌ”に反転し、主パルス信号Ｖｄ３も“Ｌ”となる。このため駆動電圧Ｖｇｓ３は“Ｈ”となり、入力側主スイッチ３３はオフ状態となる。同時に、主パルス信号Ｖｄ３の立下りによってＮＯＲ回路７６４から出力されたワンショットパルスは、ＮＯＲ回路７６９に入力されるが、フリップフロップは既にリセットしており、インダクタ検出信号Ｖｌを“Ｌ”のままである。入力側主スイッチ３３のターンオフにより、入力側主スイッチ３３の電圧Ｖｑ３は低下し、主整流手段４１が導通するようになる。インダクタ２３には第８の出力電圧Ｖｏ８が印加され、第８の整流手段２２１を介して第８の平滑手段２２２のコンデンサを充電する電流が流れ、磁気エネルギーは放出される。
【００６４】
図９の時刻ｔ１３において、第８の整流手段２２１を流れるインダクタ２３の電流Ｉ２３がゼロとなると、インダクタ２３の電圧は自身のインダクタンスと寄生容量との共振によって振動を始める。この振動によって比較器７６０の出力は“Ｈ”と“Ｌ”を交互に繰返すようになる。比較器７６０の出力が最初に“Ｈ”となった時に、その立上がりエッジを検出したワンショットパルスがＡＮＤ回路７６２から出力される。この時フリップフロップはセットされ、ＮＯＲ回路７６９はインダクタ検出信号Ｖｌを“Ｈ”にする。
【００６５】
図９の時刻ｔ２０において、鋸波信号Ｖｔが急減して上昇を開始するとともに、第１のパルス信号Ｖｔ１は“Ｌ”になる。従って、駆動電圧Ｖｇｓ２２は“Ｌ”になり、補助スイッチ２２０がオフ状態となる。一方、比較器７５１，７５２，７５５，７５６の出力の内、“Ｈ”である第１のパルス信号Ｖｔ１の反転信号との論理積であるＡＮＤ回路７５７及びＡＮＤ回路７５９の出力が、それぞれＯＲ回路７５Ｂ及びＯＲ回路７５Ｃを介して主パルス信号Ｖｄ３及び主パルス信号Ｖｄ４として出力される。主スイッチ駆動回路７７は駆動電圧Ｖｇｓ３として“Ｌ”を出力し、駆動電圧Ｖｇｓ４として“Ｈ”を出力し、入力側主スイッチ３３と出力側主スイッチ３４はともにオン状態となる。このため、インダクタ２３には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。
【００６６】
図９の時刻ｔ２１において、鋸波信号Ｖｔが電圧（Ｖｅ７−Ｖｏｓ）と交差すると、比較器７５５の出力は“Ｌ”に反転し、主パルス信号Ｖｄ４も“Ｌ”となる。このため駆動電圧Ｖｇｓ４は“Ｌ”となり、出力側主スイッチ３４はオフ状態となる。同時に、主パルス信号Ｖｄ４の立下りによってフリップフロップはリセットされ、インダクタ検出信号Ｖｌを“Ｌ”にする。この時、第７の出力電圧Ｖｏ７は入力直流電圧Ｅｉよりも高いものとすると、インダクタ２３に蓄えられた磁気エネルギーは、第２の補助スイッチ２２０がオフ状態であるので、第７の整流手段１２１を介して第７の平滑手段１２２のコンデンサを充電する電流として放出される。
【００６７】
図９の時刻ｔ２２において、鋸波信号Ｖｔが第７の誤差信号Ｖｅ７と交差すると、比較器７５１の出力は“Ｌ”に反転し、主パルス信号Ｖｄ３も“Ｌ”となる。このため駆動電圧Ｖｇｓ３は“Ｈ”となり、入力側主スイッチ３３はオフ状態となる。入力側主スイッチ３３の電圧Ｖｑ３は低下し、主整流手段４１が導通するようになり、インダクタ２１に蓄えられた磁気エネルギーは、第７の整流手段１２１を介して第７の平滑手段１２２のコンデンサを充電する電流としてさらに放出される。
【００６８】
図９の時刻ｔ２３において、インダクタ２３の電流Ｉ２３がゼロとなると、インダクタ２３の電圧が振動を始め、この振動によって、比較器７６０の出力は“Ｈ”と“Ｌ”を交互に繰返すようになる。比較器７６０の出力が最初に“Ｈ”となった時にフリップフロップはセットされ、インダクタ検出信号Ｖｌは“Ｈ”になる。
以上のように、本実施の形態３の多出力ＤＣ−ＤＣコンバータは、２つの２石式の昇降圧コンバータが、入力側主スイッチ３３と出力側主スイッチ３４とインダクタ２３を共有した構成となっていることが分かる。
【００６９】
図１０は第７の出力電圧Ｖｏ７がさらに高く、第７の誤差信号Ｖｅ７が鋸波電圧Ｖｔと交差せず、また、第８の出力電圧Ｖｏ８がさらに低く、電圧（Ｖｅ８−Ｖｏｓ）が鋸波電圧Ｖｔと交差しない場合の各部の動作波形図である。
図１０に示した動作の場合、パルス幅制御回路７５において、比較器７５１の出力は常時“Ｈ”であるので、第１のパルス信号Ｖｔ１が“Ｌ”の場合、ＡＮＤ回路７５７の出力は“Ｈ”となる。このため、ＯＲ回路７５Ｂを介して出力される主パルス信号Ｖｄ３も“Ｈ”となり、駆動電圧Ｖｇｓ３は“Ｌ”となる。第７の出力電圧Ｖｏ７は、入力側主スイッチ３３が１周期にわたってオン状態となり、出力側主スイッチ３４のオンオフ動作によって制御される。即ち、第７の出力電圧Ｖｏ７を出力する２石式昇降圧コンバータは、昇圧コンバータとして動作する。
一方、比較器７５６の出力は常時“Ｌ”であるので、ＡＮＤ回路７５Ａの出力も“Ｌ”となる。第１のパルス信号Ｖｔ１が“Ｈ”の場合、ＡＮＤ回路７５９の出力も“Ｌ”となるので、ＯＲ回路７５Ｃを介して出力される主パルス信号Ｖｄ４も“Ｌ”となり、駆動電圧Ｖｇｓ４は“Ｌ”となる。第８の出力電圧Ｖｏ８は、出力側主スイッチ３４が１周期にわたってオフ状態となり、入力側主スイッチ３３のオンオフ動作によって制御される。即ち、第８の出力電圧Ｖｏ８を出力する２石式昇降圧コンバータは、降圧コンバータとして動作する。
【００７０】
インダクタ検出回路７６は、主パルス信号Ｖｄ３若しくは主パルス信号Ｖｄ４の立下りエッジを検出して出力されるワンショットパルスによってフリップフロップをリセットし、インダクタ検出信号Ｖｌとして“Ｌ” を出力する。そして、インダクタ２３の電圧の立上がりエッジを検出して出力されるワンショットパルスによってフリップフロップをセットし、インダクタ検出信号Ｖｌとして“Ｈ” を出力する。
図１０においては、第１のパルス信号Ｖｔ１が“Ｈ”となっている時刻ｔ１０〜ｔ２０、即ち、第８の出力電圧Ｖｏ８を制御する降圧コンバータとして動作している期間では、入力側主スイッチ３３がオフする時刻ｔ１１でインダクタ検出信号Ｖｌは“Ｌ”となり、インダクタ２３に流れる電流がゼロとなってインダクタ２３の電圧が反転する時刻ｔ１２で“Ｈ”となる。
次に、第１のパルス信号Ｖｔ１が“Ｌ”となっている時刻ｔ２０〜ｔ３０の期間、即ち、第７の出力電圧Ｖｏ７を制御する昇圧コンバータとして動作している期間では、出力側主スイッチ３４がオフする時刻ｔ２１でインダクタ検出信号Ｖｌは“Ｌ”となり、インダクタ２３に流れる電流がゼロとなってインダクタ２３の電圧が反転する時刻ｔ２２で“Ｈ”となる。
【００７１】
以上のようなインダクタ検出回路７６の動作から分かるように、インダクタ検出信号Ｖｌはインダクタ２３に第７の整流手段１２１若しくは第８の整流手段２２１を介して電流が流れている時に“Ｌ”となり、電流が流れなくなると“Ｈ”となる。そして、上記の説明において発振回路７２のクロック信号Ｖｃｋが“Ｈ”を出力する時には、インダクタ検出信号Ｖｌは“Ｈ”であるので、分周回路７３の第１の分周器７３１にはクロック信号Ｖｃｋが入力され、第１の分周器７３１から出力される第１のパルス信号Ｖｔ１はＶｃｋの周波数ｆの１／２となる。
【００７２】
実施の形態３の多出力ＤＣ−ＤＣコンバータにおいても、前述の実施の形態１の多出力ＤＣ−ＤＣコンバータと同様に、通常動作においては、インダクタ２３を流れる電流が１周期の間にゼロになるように設計することが望ましい。しかし、インダクタ２３を流れる電流が１周期の間にゼロにならない場合がある。図１１は第７の負荷１２３が異常に重くなり、第７の整流手段１２１に流れる電流が１周期の間にゼロにならなかった場合の動作を示す。
【００７３】
図１１の時刻ｔ２０において、図１０の時刻ｔ２０と同様に、第１のパルス信号Ｖｔ１が“Ｌ”になり、駆動電圧Ｖｇｓ３が“Ｌ”、駆動電圧Ｖｇｓ４が“Ｈ”となって入力側主スイッチ３３と出力側主スイッチ３４がともにオン状態になる。図１１の動作においては、第７の負荷１２３が異常に重いので、この状態が図１０のｔ２１より遅れてｔ２３まで続く。時刻ｔ２３で出力側主スイッチ３４がターンオフし、インダクタ２３に蓄えられた磁気エネルギーが第７の整流手段１２１を介して第７の平滑手段１２２を充電する電流として放出される。同時に、インダクタ検出信号Ｖｌは“Ｌ”にリセットされる。
【００７４】
図１１の時刻ｔ３０において、クロック信号Ｖｃｋにパルスが発生するが、インダクタ２３の磁気エネルギーの放出は続いており、即ちインダクタ２３の両端電圧に変化はなく、インダクタ検出信号Ｖｌは“Ｌ”のままである。このため、クロック信号Ｖｃｋとインダクタ検出信号Ｖｌを入力されるＡＮＤ回路７３０は、クロック信号Ｖｃｋが“Ｈ”となっても“Ｌ”を出力しており、第１の分周器７３１は状態を変えない。
【００７５】
図１１の時刻ｔ３１において、インダクタ２３の電流Ｉ２３がゼロとなると、インダクタ検出信号Ｖｌは“Ｈ”になる。時刻ｔ４０に至ってクロック信号Ｖｃｋにパルスが発生すると、第１の分周器７３１は出力を反転し、次のスイッチング周期が開始される。時刻ｔ４０以降は第８の出力電圧Ｖｏ８を制御するように、駆動電圧Ｖｇｓ３及び駆動電圧Ｖｇｓ４のパルス幅が設定されて出力される。
【００７６】
以上のように、実施の形態３によれば、入力側主スイッチ３３と出力側主スイッチ３４と主整流手段４１とインダクタ２３を共有することによる少ない部品点数で、高効率に２つの昇降圧出力が安定化させることができるという効果が得られる。もちろん本実施形態における出力数は２つに限定されるものではなく、補助スイッチと整流手段と平滑手段を追加し、スイッチング周波数の分割数を増やすことにより、理論上は任意の出力数に対応できる。
また、実施の形態３によれば、１周期内でインダクタ２３に流れる電流はゼロになることが望ましい。しかし、過負荷等の異常事態によって１周期内で電流がゼロに至らない場合においても、次のクロック信号Ｖｃｋを無視することによって電流がゼロになる周期まで動作を延期させることができる。このようなインダクタ２３を常に電流不連続で動作させることができるという機能は、過電流保護回路との組合わせにより、その垂下特性を改善することができ、前述の実施の形態１の多出力ＤＣ−ＤＣコンバータに対する実施の形態２の多出力ＤＣ−ＤＣコンバータと同様の効果を有する。
【００７７】
《実施の形態４》
次に、本発明に係る実施の形態４の多出力ＤＣ−ＤＣコンバータを添付の図面を参照しつつ説明する。前述の実施の形態１及び実施の形態２では複数の昇圧出力または反転出力を制御し、実施の形態３では複数の昇降圧出力を制御する本発明の多出力ＤＣ−ＤＣコンバータを説明した。さらに本発明によれば、これら種類の異なる複数の出力を制御することも可能である。
図１２は本発明に係る実施の形態４の多出力ＤＣ−ＤＣコンバータの構成を示す回路図である。図１２において、前述の実施の形態１〜３において説明したものと同じ機能構成を有するものには同じ符号を付してその説明は省略する。
【００７８】
図１２に示すように、本発明に係る実施の形態４の多出力ＤＣ−ＤＣコンバータには入力直流電源１から入力直流電圧Ｅｉが入力されている。入力直流電源１と並列に、ＰチャネルＭＯＳＦＥＴからなる入力側主スイッチ３３とダイオードからなる主整流手段４１と入力側補助スイッチ４０とからなるの直列回路が接続されている。主整流手段４１と入力側補助スイッチ４０との直列回路と並列に、インダクタ２４とＮチャネルＭＯＳＦＥＴからなる出力側主スイッチ３４との直列回路が接続されている。また、主整流手段４１と入力側補助スイッチ４０との直列回路と並列に、ダイオードからなる第４の整流手段１１１とコンデンサからなる第４の平滑手段１１２との直列回路が接続され、第４の平滑手段１１２から第４の出力電圧Ｖｏ４を第４の負荷１１３へ出力する。また、主整流手段４１と入力側補助スイッチ４０との直列回路と並列に、ＮチャネルＭＯＳＦＥＴからなる補助スイッチ２１０とダイオードからなる第５の整流手段２１１とコンデンサからなる第５の平滑手段２１２との直列回路が接続され、第５の平滑手段２１２から第５の出力電圧Ｖｏ５を第５の負荷２１３へ出力する。また、出力側主スイッチ３４と並列に、ダイオードからなる第７の整流手段１２１とコンデンサからなる第７の平滑手段１２２との直列回路が接続され、第７の平滑手段１２２から第７の出力電圧Ｖｏ７を第７の負荷１２３へ出力する。また、出力側主スイッチ３４と並列に、ＮチャネルＭＯＳＦＥＴからなる補助スイッチ２２０とダイオードからなる第８の整流手段２２１とコンデンサからなる第８の平滑手段２２２との直列回路が接続され、第８の平滑手段２２２から第８の出力電圧Ｖｏ８を第２の負荷２２３へ出力する。
【００７９】
制御回路８０において、検出回路８１は第４の出力電圧Ｖｏ４と第５の出力電圧Ｖｏ５と第７の出力電圧Ｖｏ７と第８の出力電圧Ｖｏ８の各電圧を検出してそれぞれ第４の誤差信号Ｖｅ４と第５の誤差信号Ｖｅ５と第７の誤差信号Ｖｅ７と第８の誤差信号Ｖｅ８を出力する。発振回路８２はクロック信号Ｖｃｋを出力し、分周回路８３はクロック信号Ｖｃｋを分周する。補助スイッチ駆動回路８４は分周回路８３の出力に従って入力側補助スイッチ４０、補助スイッチ２１０及び補助スイッチ２２０を駆動する駆動電圧Ｖｇｓ４０、駆動電圧Ｖｇｓ４１及び駆動電圧Ｖｇｓ４２をそれぞれ出力する。パルス幅制御回路８５は、クロック信号Ｖｃｋと分周回路８３の出力を入力されて、第４の誤差信号Ｖｅ４と第５の誤差信号Ｖｅ５と第７の誤差信号Ｖｅ７と第８の誤差信号Ｖｅ８を基に、入力側主スイッチ３３のオンオフ期間を設定した主パルス信号Ｖｄ３と出力側主スイッチ３４のオンオフ期間を設定した主パルス信号Ｖｄ４とをそれぞれ出力する。インダクタ検出回路８６はインダクタ２４の両端電圧を検出してインダクタ検出信号Ｖｌを分周回路８３へ出力する。主スイッチ駆動回路８７は、主パルス信号Ｖｄ３が入力されて入力側主スイッチ３３を駆動する駆動電圧Ｖｇｓ３を出力し、主パルス信号Ｖｄ４が入力されて出力側主スイッチ３４を駆動する駆動電圧Ｖｇｓ４をそれぞれ出力する。
【００８０】
図１３は制御回路８０の構成をより詳細に示した回路図である。図１３において、検出回路８１は、各出力電圧Ｖｏ４，Ｖｏ５，Ｖｏ７，Ｖｏ８を抵抗等で分割して基準電圧と比較増幅し、各出力電圧Ｖｏ４，Ｖｏ５，Ｖｏ７，Ｖｏ８に応じた各誤差信号Ｖｅ４，Ｖｅ５，Ｖｅ７，Ｖｅ８を出力する。従ってその構成は前述の図２や図８で既に説明してきたものと同様なので詳細な説明は省略する。各誤差信号Ｖｅ４，Ｖｅ５，Ｖｅ７，Ｖｅ８はそれぞれ対応する出力電圧Ｖｏ４，Ｖｏ５，Ｖｏ７，Ｖｏ８が所望の電圧より高いと低下し、低いと上昇する。分周回路８３は、クロック信号ＶｃｋがＡＮＤ回路８３０に入力され、第１の分周器８３１はＡＮＤ回路８３０からの出力を周波数ｆ／２として第１のパルス信号Ｖｔ１を出力し、第２の分周器８３２は第１のパルス信号Ｖｔ１が入力されてさらに１／２の周波数ｆ／４の第２のパルス信号Ｖｔ２を出力する。また、分周回路８３は、第１のパルス信号Ｖｔ１と第２のパルス信号Ｖｔ２とが入力されるＡＮＤ回路８３３と、第１のパルス信号Ｖｔ１と第２のパルス信号Ｖｔ２の反転信号とが入力されるＮＯＲ回路８３４と、第１のパルス信号Ｖｔ１と第２のパルス信号Ｖｔ２の反転信号とが入力されるＡＮＤ回路８３５と、第１のパルス信号Ｖｔ１と第２のパルス信号Ｖｔ２とが入力されるＮＯＲ回路８３６とを有している。
【００８１】
実施の形態４において、ＡＮＤ回路８３３の出力は第３のパルス信号Ｖｔ３、ＮＯＲ回路８３４の出力は駆動信号Ｖｄ２１、ＡＮＤ回路８３５の出力は第４のパルス信号Ｖｔ４、そしてＮＯＲ回路８３６の出力は駆動信号Ｖｄ２２とする。ＡＮＤ回路８３０のもう一方の入力は後述するインダクタ検出回路８６の出力するインダクタ検出信号Ｖｌである。
尚、説明の便宜上、分周回路８３の各出力を第１のパルス信号Ｖｔ１、第２のパルス信号Ｖｔ２、第３のパルス信号Ｖｔ３、第４のパルス信号Ｖｔ４、駆動信号Ｖｄ２１、駆動信号Ｖｄ２２と命名したが、これらは分周信号のことである。
【００８２】
補助スイッチ駆動回路８４は、分周回路８３の第２のパルス信号Ｖｔ２を反転して電力増幅して駆動電圧Ｖｇｓ４０を出力する増幅器８４０と、分周回路８３の駆動信号Ｖｄ２１を電力増幅して駆動電圧Ｖｇｓ２１を出力する増幅器８４１と、分周回路８３の駆動信号Ｖｄ２２を電力増幅して駆動電圧Ｖｇｓ２２を出力する増幅器８４２とから構成される。
【００８３】
パルス幅制御回路８５において、鋸波電圧発生器８５０はクロック信号Ｖｃｋに同期して電位が増減する鋸波電圧Ｖｔを出力する。また、比較器８５１は第４の誤差信号Ｖｅ４と鋸波電圧Ｖｔを比較し、比較器８５２は第５の誤差信号Ｖｅ５と鋸波電圧Ｖｔを比較し、比較器８５３は第７の誤差信号Ｖｅ７と鋸波電圧Ｖｔを比較し、そして比較器８５４は第８の誤差信号Ｖｅ８と鋸波電圧Ｖｔを比較する。減算回路８５５は第７の誤差信号Ｖｅ７から所定の電圧を減算して電圧（Ｖｅ７−Ｖｏｓ）を出力し、減算回路８５６は第８の誤差信号Ｖｅ８から所定の電圧Ｖｏｓを減算して電圧（Ｖｅ８−Ｖｏｓ）を出力する。比較器８５７は減算された電圧（Ｖｅ７−Ｖｏｓ）と鋸波電圧Ｖｔを比較し、比較器８５８は減算された電圧（Ｖｅ８−Ｖｏｓ）と鋸波電圧Ｖｔを比較する。パルス幅制御回路８５において、ＡＮＤ回路８５９には比較器８５１の出力と第３のパルス信号Ｖｔ３とが入力され、ＡＮＤ回路８５Ａには比較器８５２の出力と駆動信号Ｖｄ２１とが入力され、ＡＮＤ回路８５Ｂには比較器８５３の出力と第４のパルス信号Ｖｔ４とが入力され、ＡＮＤ回路８５Ｃには比較器８５４の出力と駆動信号Ｖｄ２２とが入力され、ＡＮＤ回路８５Ｄには比較器８５７の出力と第４のパルス信号Ｖｔ４とが入力され、そしてＡＮＤ回路８５Ｅには比較器８５８の出力と駆動信号Ｖｄ２２とが入力される。ＯＲ回路８５ＦはＡＮＤ回路８５９とＡＮＤ回路８５ＡとＡＮＤ回路８５ＢとＡＮＤ回路８５Ｃとの各出力が入力されて主パルス信号Ｖｄ３を出力する。ＯＲ回路８５Gは第２のパルス信号Ｖｔ２とＡＮＤ回路８５ＤとＡＮＤ回路８５Ｅとの各出力が入力されて主パルス信号Ｖｄ４を出力する。
【００８４】
インダクタ検出回路８６は、前述の図８に示した実施の形態３の多出力ＤＣ−ＤＣコンバータのインダクタ検出回路７６とその構成、動作が同様であり、その説明は省略する。
主スイッチ駆動回路８７は、主パルス信号Ｖｄ３を反転して電力増幅して駆動電圧Ｖｇｓ３を出力する増幅器８７３と主パルス信号Ｖｄ４を電力増幅して駆動電圧Ｖｇｓ４を出力する増幅器８７４とから構成される。
【００８５】
図１４は、以上の各信号や電圧及びインダクタ２４の両端電圧（Ｖｑ３−Ｖｑ４）とインダクタ２４を流れる電流Ｉ２４の通常動作時における波形図である。ここで通常動作とは、入力側主スイッチ３３に流れる電流が所定値以下であって、入出力電圧が安定な状態をいう。
まず、図１２から図１４を用いて、本発明に係る実施の形態４の多出力ＤＣ−ＤＣコンバータの通常動作を説明する。
【００８６】
図１４の時刻ｔ１０において、鋸波信号Ｖｔが上昇を開始するとともに第１のパルス信号Ｖｔ１と第２のパルス信号Ｖｔ２とがともに“Ｈ”になるものとする。この時、分周回路８３からの他の出力では第３のパルス信号Ｖｔ３のみが“Ｈ”となり、駆動信号Ｖｄ２１と第４のパルス信号Ｖｔ４と駆動信号Ｖｄ２２は“Ｌ”となる。従って、駆動電圧Ｖｇｓ４０と駆動電圧Ｖｇｓ２１と駆動電圧Ｖｇｓ２２はいずれも“Ｌ”となって、入力側補助スイッチ４０と補助スイッチ２１０と補助スイッチ２２０はオフ状態となる。駆動電圧Ｖｇｓ４は“Ｈ”であるので、出力側主スイッチ３４はオン状態となる。一方、比較器８５１〜８５４の出力の内、“Ｈ”である第３のパルス信号Ｖｔ３との論理積を取る比較器８５１の出力のみが、ＯＲ回路８５Ｆを介して主パルス信号Ｖｄ３として出力される。主スイッチ駆動回路８７は駆動電圧Ｖｇｓ３として“Ｌ”を出力し、入力側主スイッチ３３をオン状態にする。この時、インダクタ２４には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。またこの時、インダクタ検出回路８６のインダクタ検出信号Ｖｌは“Ｈ”になっているものとする。
【００８７】
図１４の時刻ｔ１１において、鋸波信号Ｖｔと第４の誤差信号Ｖｅ４が交差すると、比較器８５１の出力は“Ｌ”に反転し、主パルス信号Ｖｄ３も“Ｌ”となる。このため駆動電圧Ｖｇｓ３は“Ｈ”となり、入力側主スイッチ３３はオフ状態となる。同時に、主パルス信号Ｖｄ３の立下りによって、インダクタ検出信号Ｖｌは“Ｌ”になる。入力側主スイッチ３３のターンオフにより、入力側主スイッチ３３の電圧Ｖｑ３は下降し、第４の整流手段１１１が導通する。インダクタ２４には負電圧である第４の出力電圧Ｖｏ４が印加され、インダクタ２４には第４の整流手段１１１を介して第４の平滑手段１１２のコンデンサを充電する電流が流れ、磁気エネルギーは放出される。
【００８８】
図１４の時刻ｔ１２において、第４の整流手段１１１を流れるインダクタ２４の電流Ｉ２４がゼロとなると、インダクタ２４の電圧（Ｖｑ３−Ｖｑ４）は自身のインダクタンスと寄生容量との共振によって振動を始める。このインダクタ２４の電圧の最初の立上がりによってインダクタ検出信号Ｖｌは“Ｈ”になる。
【００８９】
図１４の時刻ｔ２０において、鋸波信号Ｖｔが急減した後、上昇を開始するとともに、第１のパルス信号Ｖｔ１は“Ｌ”になり、第２のパルス信号Ｖｔ２は“Ｈ”のままである。この時、分周回路８３からの他の出力では駆動信号Ｖｄ２１のみが“Ｈ”となり、第３のパルス信号Ｖｔ３と第４のパルス信号Ｖｔ４と駆動信号Ｖｄ２２は“Ｌ”となる。従って、駆動電圧Ｖｇｓ４０と駆動電圧Ｖｇｓ２２はいずれも“Ｌ”となって、入力側補助スイッチ４０と補助スイッチ２２０はオフ状態となる。駆動電圧Ｖｇｓ２１と駆動電圧Ｖｇｓ４は“Ｈ”であるので、補助スイッチ２１０と出力側主スイッチ３４はオン状態となる。一方、比較器８５１〜８５４の出力の内、“Ｈ”である駆動信号Ｖｄ２１との論理積を取られる比較器８５２の出力のみが、ＯＲ回路８５Ｆを介して主パルス信号Ｖｄ３として出力される。入力側主スイッチ３３はオン状態になり、インダクタ２４には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。
【００９０】
図１４の時刻ｔ２１において、鋸波信号Ｖｔと第５の誤差信号Ｖｅ５が交差すると、比較器８５２の出力は“Ｌ”に反転し、主パルス信号Ｖｄ３も“Ｌ”となる。このため駆動電圧Ｖｇｓ３は“Ｈ”となり、入力側主スイッチ３３はオフ状態となる。同時に、主パルス信号Ｖｄ３の立下りによって、インダクタ検出信号Ｖｌは“Ｌ”になる。入力側主スイッチ３３のターンオフにより、入力側主スイッチ３３の電圧Ｖｑ３は下降し、補助スイッチ２１０がオン状態であるので、第５の整流手段２１１が導通する。インダクタ２４には負電圧である第５の出力電圧Ｖｏ５が印加され、インダクタ２４には第５の整流手段２１１を介して第５の平滑手段２１２のコンデンサを充電する電流が流れ、磁気エネルギーは放出される。
【００９１】
図１４の時刻ｔ２２において、第５の整流手段２１１を流れるインダクタ２４の電流Ｉ２４がゼロとなると、インダクタ２４の電圧（Ｖｑ３−Ｖｑ４）は自身のインダクタンスと寄生容量との共振によって振動を始める。このインダクタ２４の電圧の最初の立上がりによってインダクタ検出信号Ｖｌは“Ｈ”になる。
【００９２】
図１４の時刻ｔ３０において、鋸波信号Ｖｔが急減した後、上昇を開始するとともに、第１のパルス信号Ｖｔ１は“Ｈ”になり、第２のパルス信号Ｖｔ２は“Ｌ”になる。この時、分周回路８３からの他の出力では第４のパルス信号Ｖｔ４のみが“Ｈ”となり、第３のパルス信号Ｖｔ３と駆動信号Ｖｄ２１と駆動信号Ｖｄ２２は“Ｌ”となる。従って、駆動信号Ｖｄ２１と駆動電圧Ｖｇｓ２２はいずれも“Ｌ”となって、補助スイッチ２１０と補助スイッチ２２０はオフ状態となる。駆動電圧Ｖｇｓ４０は“Ｈ”なので、入力側補助スイッチ４０はオン状態になる。一方、比較器８５１〜８５４の出力の内、“Ｈ”である第４のパルス信号Ｖｔ４との論理積を取られる比較器８５３の出力のみが、ＯＲ回路８５Ｆを介して主パルス信号Ｖｄ３として出力される。また、比較器８５７〜８５８の出力の内、“Ｈ”である第４のパルス信号Ｖｔ４との論理積を取られる比較器８５７の出力が、ＯＲ回路８５Ｇを介して主パルス信号Ｖｄ４として出力される。入力側主スイッチ３３と出力側スイッチ３４はともにオン状態になり、インダクタ２４には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。
【００９３】
図１４の時刻ｔ３１において、鋸波信号Ｖｔが電圧（Ｖｅ７−Ｖｏｓ）と交差すると、比較器８５７の出力は“Ｌ”に反転し、主パルス信号Ｖｄ４も“Ｌ”となる。このため駆動電圧Ｖｇｓ４は“Ｌ”となり、出力側主スイッチ３４はオフ状態となる。同時に、主パルス信号Ｖｄ４の立下りによって、インダクタ検出信号Ｖｌは“Ｌ”になる。この時、第７の出力電圧Ｖｏ７は入力直流電圧Ｅｉよりも高いものとすると、インダクタ２４に蓄えられた磁気エネルギーは、第７の整流手段１２１を介して第７の平滑手段１２２のコンデンサを充電する電流として放出される。
【００９４】
図１４の時刻ｔ３２において、鋸波信号Ｖｔが第７の誤差信号Ｖｅ７と交差すると、比較器８５３の出力は“Ｌ”に反転し、主パルス信号Ｖｄ３も“Ｌ”となる。このため駆動電圧Ｖｇｓ３は“Ｈ”となり、入力側主スイッチ３３はオフ状態となる。入力側主スイッチ３３の電圧Ｖｑ３は低下し、主整流手段４１が導通するようになり、インダクタ２４に蓄えられた磁気エネルギーは、第７の整流手段１２１を介して第７の平滑手段１２２のコンデンサを充電する電流としてさらに放出される。
図１４の時刻ｔ３３において、インダクタ２４の電流Ｉ２４がゼロとなると、インダクタ検出信号Ｖｌは“Ｈ”になる。
【００９５】
図１４の時刻ｔ４０において、鋸波信号Ｖｔが急減した後、上昇を開始するとともに、第１のパルス信号Ｖｔ１は“Ｌ”になり、第２のパルス信号Ｖｔ２は“Ｌ”のままである。この時、分周回路８３からの他の出力では駆動信号Ｖｄ２２のみが“Ｈ”となり、第３のパルス信号Ｖｔ３と駆動信号Ｖｄ２１と第４のパルス信号Ｖｔ４は“Ｌ”となる。従って、駆動信号Ｖｄ２１は “Ｌ”となって、補助スイッチ２１０はオフ状態、駆動電圧Ｖｇｓ２２は“Ｈ”となって補助スイッチ２２０はオン状態となる。駆動電圧Ｖｇｓ４０は“Ｈ”なので、入力側補助スイッチ４０はオン状態になる。一方、比較器８５１〜８５４の出力の内、“Ｈ”である駆動信号Ｖｄ２２との論理積を取られる比較器８５４の出力のみが、ＯＲ回路８５Ｆを介して主パルス信号Ｖｄ３として出力される。また、比較器８５７〜８５８の出力の内、“Ｈ”である駆動信号Ｖｄ２２との論理積を取られる比較器８５８の出力が、ＯＲ回路８５Ｇを介して主パルス信号Ｖｄ４として出力される。入力側主スイッチ３３と出力側スイッチ３４はともにオン状態になり、インダクタ２４には入力直流電圧Ｅｉが印加され、磁気エネルギーが蓄えられていく。
【００９６】
図１４のｔ４１において、鋸波信号Ｖｔと電圧（Ｖｅ８−Ｖｏｓ）が交差すると、比較器８５８の出力は“Ｌ”に反転し、主パルス信号Ｖｄ４も“Ｌ”となる。このため駆動電圧Ｖｇｓ４は“Ｌ”となり、出力側主スイッチ３４はオフ状態となる。同時に、主パルス信号Ｖｄ４の立下りによって、インダクタ検出信号Ｖｌは“Ｌ”になる。出力側主スイッチ３４のターンオフにより、出力側主スイッチ３４の電圧Ｖｑ４は上昇する。この時、第８の出力電圧Ｖｏ８は入力直流電圧Ｅｉよりも低いものとすると、補助スイッチ２２０がオン状態であるので、インダクタ２４には入力直流電圧Ｅｉと第８の出力電圧Ｖｏ８との電圧差が印加される。インダクタ２４には第８の整流手段２２１を介して第８の平滑手段２２２のコンデンサを充電する電流が流れ、磁気エネルギーはさらに蓄積される。
【００９７】
図１４の時刻ｔ４２において、鋸波信号Ｖｔと第８の誤差信号Ｖｅ８が交差すると、比較器８５４の出力は“Ｌ”に反転し、主パルス信号Ｖｄ３も“Ｌ”となる。このため駆動電圧Ｖｇｓ３は“Ｈ”となり、入力側主スイッチ３３はオフ状態となる。入力側主スイッチ３３のターンオフにより、入力側主スイッチ３３の電圧Ｖｑ３は低下し、主整流手段４１が導通するようになる。インダクタ２４には第８の出力電圧Ｖｏ８が印加され、第８の整流手段２２１を介して第８の平滑手段２２２のコンデンサを充電する電流が流れ、磁気エネルギーは放出される。図１４の時刻ｔ４３において、第８の整流手段２２１を流れるインダクタ２４の電流Ｉ２４がゼロとなると、インダクタ検出信号Ｖｌは“Ｈ”になる。
【００９８】
以上のように、実施の形態４の多出力ＤＣ−ＤＣコンバータは、２つの反転コンバータと２つの２石式の昇降圧コンバータが、入力側主スイッチ３３と出力側主スイッチ３４とインダクタ２４を共有した構成となっていることが分かる。
実施の形態４の多出力ＤＣ−ＤＣコンバータにおいても、前述の他の実施の形態の多出力ＤＣ−ＤＣコンバータと同様に、通常動作においては、インダクタ２４を流れる電流は、１周期の間にゼロになるように設計することが望ましい。しかし、インダクタ２４を流れる電流が１周期の終わりまでにゼロにならない場合がある。図１５は第４の負荷１１３が異常に重くなり、第４の整流手段１１１に流れる電流が１周期の間にゼロにならなかった場合の動作を示す波形図である。
【００９９】
図１５の時刻ｔ１０において、駆動電圧Ｖｇｓ３が“Ｌ”、駆動電圧Ｖｇｓ４が“Ｈ”となって入力側主スイッチ３３と出力側主スイッチ３４がともにオン状態になる。第４の負荷１１３が異常に重いので、この状態は図１４のｔ１１より遅れてｔ１３まで続く。時刻ｔ１３で入力側主スイッチ３３がターンオフし、インダクタ２４に蓄えられた磁気エネルギーを第４の整流手段１１１を介して第４の平滑手段１１２を充電する電流として放出する。同時に、インダクタ検出信号Ｖｌは“Ｌ”にリセットされる。
【０１００】
図１５の時刻ｔ２０において、クロック信号Ｖｃｋにパルスが発生する。しかし、インダクタ２４の磁気エネルギーの放出は続いており、即ちインダクタ２４の両端電圧に変化はなく、インダクタ検出信号Ｖｌは“Ｌ”のままである。このため、クロック信号Ｖｃｋとインダクタ検出信号Ｖｌを入力されるＡＮＤ回路８３０は、クロック信号Ｖｃｋが“Ｈ”となっても“Ｌ”を出力しており、第１の分周器８３１は状態を変えない。
【０１０１】
図１５の時刻ｔ２３において、インダクタ２４の電流Ｉ２４がゼロとなると、インダクタ検出信号Ｖｌは“Ｈ”になる。時刻ｔ３０に至ってクロック信号Ｖｃｋにパルスが発生すると、第１の分周器８３１は出力を反転し、次のスイッチング周期が開始される。時刻ｔ３０以降は第５の出力電圧Ｖｏ５を制御するように、駆動電圧Ｖｇｓ３及び駆動電圧Ｖｇｓ４のパルス幅が設定されて出力される。
【０１０２】
以上のように、実施の形態４によれば、入力側主スイッチ３３と出力側主スイッチ３４とインダクタ２４を共有することによる少ない部品点数で、高効率に２つの反転出力と２つの昇降圧出力が安定化できるという効果が得られる。もちろん本実施形態の多出力ＤＣ−ＤＣコンバータの出力数は２つずつに限定されるものではなく、補助スイッチと整流手段と平滑手段を追加し、スイッチング周波数の分割数を増やすことにより、理論上は任意の出力数に対応できる。
また、実施の形態４によれば、１周期内でインダクタ２４に流れる電流はゼロになることが望ましいが、過負荷等の異常事態によって１周期内で電流がゼロに至らない場合においても、次のクロック信号Ｖｃｋを無視することによって電流がゼロになる周期まで動作を延期させることができる。このようなインダクタ２４を常に電流不連続で動作させることができるという機能は、過電流保護回路との組合わせにより、その垂下特性を改善することができ、実施の形態１の多出力ＤＣ−ＤＣコンバータに対する実施の形態２の多出力ＤＣ−ＤＣコンバータと同様の効果を有する。
【０１０３】
【発明の効果】
以上、実施の形態について詳細に説明したところから明らかなように、本発明の多出力ＤＣ−ＤＣコンバータは、主スイッチとインダクタを共有することによる少ない部品点数で、高効率に複数且つ任意の出力が制御できるという優れた効果を有する。また、１周期内でインダクタに流れる電流がゼロになることが望ましいが、過負荷等の異常事態によって１周期内で電流がゼロに至らない場合においても、本発明の多出力ＤＣ−ＤＣコンバータは電流がゼロになる周期まで動作を延期させることができる。このような本発明の機能は、過電流保護回路との組合わせにより、その垂下特性を改善することができ、信頼性が大幅に向上するという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１の多出力ＤＣ−ＤＣコンバータを示す回路構成図である。
【図２】本発明の実施の形態１における多出力ＤＣ−ＤＣコンバータの制御回路の構成を示す回路図である。
【図３】本発明の実施の形態１における多出力ＤＣ−ＤＣコンバータの動作を示す動作波形図である。
【図４】本発明の実施の形態２における多出力ＤＣ−ＤＣコンバータを示す回路構成図である。
【図５】本発明の実施の形態２における多出力ＤＣ−ＤＣコンバータの過電流垂下特性を示す特性図である。
【図６】本発明の実施の形態２における多出力ＤＣ−ＤＣコンバータの他の適用例を示す回路構成図である。
【図７】本発明の実施の形態３における多出力ＤＣ−ＤＣコンバータを示す回路構成図である。
【図８】本発明の実施の形態３における多出力ＤＣ−ＤＣコンバータの制御回路の構成を示す回路図である。
【図９】本発明の実施の形態３における多出力ＤＣ−ＤＣコンバータの動作を示す動作波形図である。
【図１０】本発明の実施の形態３における多出力ＤＣ−ＤＣコンバータの動作を示す動作波形図である。
【図１１】本発明の実施の形態３における多出力ＤＣ−ＤＣコンバータの動作を示す動作波形図である。
【図１２】本発明の実施の形態４における多出力ＤＣ−ＤＣコンバータを示す回路構成図である。
【図１３】本発明の実施の形態３における多出力ＤＣ−ＤＣコンバータの制御回路の構成を示す回路図である。
【図１４】本発明の実施の形態４における多出力ＤＣ−ＤＣコンバータの動作を示す動作波形図である。
【図１５】本発明の実施の形態４における多出力ＤＣ−ＤＣコンバータの動作を示す動作波形図である。
【図１６】従来の多出力ＤＣ−ＤＣコンバータを示す回路構成図である。
【図１７】従来の多出力ＤＣ−ＤＣコンバータを示す回路構成図である。
【符号の説明】
１入力直流電源
２１インダクタ
３１主スイッチ
５０制御回路
５１出力検出回路
５２発振回路
５３分周回路
５４補助スイッチ駆動回路
５５パルス幅制御回路
５６インダクタ検出回路
５７主スイッチ駆動回路
１０１第１の整流手段
１０２第１の平滑手段
２００第１の補助スイッチ
２０１第２の整流手段
２０２第２の平滑手段
３００第２の補助スイッチ
３０１第３の整流手段
３０２第３の平滑手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multi-output DC-DC converter that is used in various electronic devices and that receives a DC voltage such as a battery and supplies a controlled DC voltage to a plurality of loads.
[0002]
[Prior art]
Conventionally, as a multi-output DC-DC converter, an apparatus having a circuit configuration as shown in FIG. 16 has been used. An input DC voltage Ei of an input DC voltage source is input to the conventional multi-output DC-DC converter shown in FIG. 16, and a main switch 3, an inductor 2, a diode 4 and a first output capacitor composed of an N-channel MOSFET are input. 5 is provided. This multi-output DC-DC converter is configured so that a first output voltage Vo1 obtained by boosting the input DC voltage Ei from the first output capacitor 5 to the load 6 is output from the input DC voltage Ei. A converter is configured. The control circuit 7 adjusts the on / off ratio of the main switch 3 so as to control the first output voltage Vo1. The first output voltage Vo1 is stepped down by the series regulator 8, and is output from the second output capacitor 9 to the load 10 as the second output voltage Vo2. The first output voltage Vo1 is stepped down by the series regulator 11, and is output from the third output capacitor 12 to the load 13 as the third output voltage Vo3. Here, the magnitude relationship of the input / output voltages is assumed to be Vo1> Vo2, Vo3> Ei.
[0003]
The operation of the conventional multi-output DC-DC converter shown in FIG. 16 will be briefly described below.
First, when the main switch 3 is in the ON state, the input DC voltage Ei is applied to the inductor 2. At this time, a current flows through the inductor 2 and magnetic energy is stored. Next, when the main switch 3 is turned off, the magnetic energy stored in the inductor 2 is released as a current for charging the first output capacitor 5 via the diode 4. Assuming that the main switch 3 is turned on and off at a constant cycle, the energy output via the inductor 2 per cycle increases as the on-period of the main switch 3 increases. Therefore, the first output voltage Vo1 becomes higher as the ON period of the main switch 3 is longer. That is, the first output voltage Vo1 is controlled by the control circuit 7 adjusting the on / off period ratio of the main switch 3. On the other hand, the second output voltage Vo2 is output from the first output voltage Vo1 via the series regulator 8, and the third output voltage Vo3 is output from the first output voltage Vo1 via the series regulator 11. .
Now, in the multi-output DC-DC converter having the above-described configuration, loss due to the series regulator occurs, and conversion efficiency deteriorates. Also, configuring a plurality of switching converters such as boost converters for the purpose of multiple outputs increases the number of components, leading to an increase in the size and cost of the device.
[0004]
As a means for controlling a plurality of outputs with a small number of parts, for example, there is a technique disclosed in Japanese Patent Publication No. 7-40785. FIG. 17 is a circuit diagram of a boost converter having three outputs disclosed in FIG. 1 of Japanese Patent Publication No. 7-40785. In FIG. 17, the inductor L accumulates magnetic energy from the input V <b> 11 during the period when the switch S <b> 1 contacts the contact 1, and releases the magnetic energy to the output during the period when the switch S <b> 1 contacts the contact 2. At that time, magnetic energy can be distributed to each output by the switch S2. Japanese Examined Patent Publication No. 7-40785 discloses a method for controlling the ON period in which the switch S2 is in contact with each contact to stabilize each output voltage and controlling the switch S1 to supply power to all loads without excess or deficiency. ing.
[0005]
There is also an invention of a different control method with a configuration based on the same technical idea.
For example, U.S. Pat. No. 5,400,239 discloses an N-type isolated flyback converter, which is connected to one output winding of a transformer via a switch corresponding to the switch S2 in FIG. N rectifying / smoothing circuits are connected. Then, the switching frequency of the main switch is divided into N and assigned to control of each output. That is, the switch S2 is switched at a switching frequency of 1 / N, and the ON period of the switch S1 is adjusted for each switching period to control each output voltage.
If the above technique is applied to the conventional multi-output converter of FIG. 16, a configuration in which three boost converters share an inductor is possible.
[0006]
[Problems to be solved by the invention]
In the conventional multi-output DC-DC converter shown in FIG. 16 as described above, there is a problem that loss due to the series regulator occurs and conversion efficiency deteriorates. Further, configuring a plurality of switching converters such as boost converters for the purpose of multiple outputs increases the number of parts, leading to an increase in the size and cost of the device.
[0007]
On the other hand, by adopting a configuration like the conventional multi-output DC-DC converter shown in FIG. 17, it is possible to control a plurality of outputs while sharing an inductor and suppressing an increase in the number of components. . In the configuration of the conventional multi-output DC-DC converter shown in FIG. 17, in the case of the control method disclosed in Japanese Examined Patent Publication No. 7-40785, the switch S2 serves as an inductor during the period in which the switch S1 is in contact with the contact 2. Distribute the stored magnetic energy to each output. However, for example, when there are three outputs, in such a control method, in the switching period of the switch S1, the switch S1 is in contact with the contact 1 and the switch S2 is energized as the first output during the period in which the switch S1 is in contact with the contact 1. , The switch S1 is in contact with the contact 2 and the switch S2 distributes energy to the second output, and the switch S1 is in contact with the contact 2 and the switch S2 distributes energy to the third output. The period must be controlled. Although the switching converter can be downsized by increasing the switching frequency, it is difficult to increase the switching frequency by the control method as in the previous period. In addition, the occurrence of switching loss and switching noise when the switch S2 is switched to each contact is also a problem.
[0008]
As disclosed in US Pat. No. 5,400,239, the above problem can be solved by applying a control method in which the switching frequency is divided and assigned to the control of each output. In this case, it is desirable that the current flowing through the inductor becomes zero during the period in which the switch S1 is in contact with the contact 2. For example, if the current flowing to the third output does not become zero within the period, the magnetic energy left in the inductor is released to another output, for example the first output, in the next cycle. As a result, the first output voltage rises and becomes uncontrollable. However, since the output voltage decreases in an abnormal state in which any output is overloaded, the phenomenon that the current flowing through the inductor does not become zero during the period in which the switch S1 is in contact with the contact 2 is unavoidable. There was a problem.
[0009]
In the present invention, by dividing a switching frequency and controlling a plurality of outputs, a high-efficiency switching converter is configured with a small number of parts sharing an inductor, and an inductor can be used even in an abnormal state such as an overload state. An object of the present invention is to provide a highly reliable multi-output DC-DC converter capable of reducing the flowing current to zero.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a multi-output DC-DC converter according to the present invention is applied with an input DC voltage source, a main switch, and an input DC voltage from the input DC voltage source in an on state of the main switch. An inductor, N (N is an integer of 2 or more) rectifying and smoothing circuits for rectifying and smoothing a voltage generated in the inductor in an OFF state of the main switch, and a control circuit,
Each of the rectifying / smoothing circuits has a rectifying unit and a smoothing unit connected in series, and at least (N-2) auxiliary switches in which the rectifying / smoothing circuits are connected in series with the rectifying unit, Having the configuration of supplying the voltage of the smoothing means to the load as an output voltage;
The control circuit outputs a drive pulse for turning on and off the main switch at a predetermined switching cycle, and selectively turns off the auxiliary switch over one switching cycle of the drive pulse, and has an on-state auxiliary switch. When the pulse width of the drive pulse is controlled so that the output voltage from the rectifying / smoothing circuit becomes a predetermined voltage, and any auxiliary switch is in the OFF state, the output voltage from the rectifying / smoothing circuit having no auxiliary switch is While controlling the pulse width of the drive pulse to be a predetermined voltage, Detecting the voltage of the inductor or the current flowing through the inductor; When the current flowing through the inductor does not reach zero within the one switching period, the main switch is not turned on until at least the current flowing through the inductor becomes zero.
[0011]
In the multi-output DC-DC converter of the present invention, all or part of the main switch, the inductor, and the rectifying / smoothing circuit may constitute a boost converter or an inverting converter.
In the multi-output DC-DC converter of the present invention, the main switch is composed of an input side main switch and an output side main switch arranged with the inductor interposed therebetween, and a connection point between the inductor and the input side main switch; A main rectifier may be provided between the input DC power supply, and a two-stone buck-boost converter may be configured by the main switch, the inductor, the main rectifier, and all or part of the rectifying / smoothing circuit.
[0012]
The multi-output DC-DC converter of the present invention has an input side auxiliary switch connected in series with the main rectifying means, and in parallel with a series circuit of the main rectifying means and the input side auxiliary switch, You may comprise so that it may have a series circuit of a means and may output a negative voltage.
The multi-output DC-DC converter according to the present invention includes a series circuit of an auxiliary switch, a rectifying means, and a smoothing means in parallel with the series circuit of the main rectifying means and the input side auxiliary switch, and outputs a negative voltage. May be.
[0013]
In the multi-output DC-DC converter of the present invention, the control circuit detects each output voltage and outputs an error signal corresponding to each output voltage;
An oscillation circuit that outputs a clock signal of a predetermined frequency;
An inductor detection circuit that detects the voltage of the inductor or the current flowing through the inductor and outputs an inductor detection signal;
A frequency dividing circuit that receives the inductor detection signal and the clock signal and outputs a frequency-divided signal obtained by frequency-dividing the clock signal when the current flowing through the inductor is zero;
An auxiliary switch driving circuit for driving the auxiliary switches on and off in accordance with the divided signal;
A pulse that receives the clock signal, the frequency-divided signal, and the error signals, and outputs a main pulse signal whose pulse width is controlled so as to control an output voltage corresponding to an auxiliary switch that turns on the frequency-divided signal. A width control circuit may be included.
[0014]
In the multi-output DC-DC converter of the present invention, the inductor detection circuit becomes high (H) or low (L) at a timing when the main switch is turned off, and a flyback voltage generated in the inductor has a predetermined voltage value. You may comprise so that the inductor detection signal which becomes low (L) or high (H) at the timing which falls may be output.
In the multi-output DC-DC converter of the present invention, the control circuit is configured to detect a current flowing through the main switch or the inductor and to turn off the main switch when the current value reaches a predetermined value. Also good.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments according to a multi-output DC-DC converter of the invention will be described with reference to the accompanying drawings.
[0016]
Embodiment 1
FIG. 1 is a circuit diagram showing a configuration of a multi-output DC-DC converter according to Embodiment 1 of the present invention. As shown in FIG. 1, an input DC voltage Ei is input from an input DC power supply 1 to the multi-output DC-DC converter according to Embodiment 1 of the present invention. A series circuit of an inductor 21 and a main switch 31 made of an N-channel MOSFET is connected in parallel with the input DC power supply 1. In parallel with the main switch 31, a series circuit of a first rectifying means 101 made of a diode and a first smoothing means 102 made of a capacitor is connected, and the first output voltage Vo1 is output from the first smoothing means 102. It is output to the first load 103. A series circuit of a first auxiliary switch 200 made of an N-channel MOSFET, a second rectifying means 201 made of a diode, and a second smoothing means 202 made of a capacitor is connected in parallel with the main switch 31. The second output voltage Vo <b> 2 is output from the second smoothing unit 202 to the second load 203. A series circuit of a second auxiliary switch 300 made of an N-channel MOSFET, a third rectifying means 301 made of a diode, and a third smoothing means 302 made of a capacitor is connected in parallel with the main switch 31. The third output voltage Vo3 is output from the third smoothing means 302 to the third load 303.
[0017]
The control circuit 50 includes a detection circuit 51, an oscillation circuit 52, a frequency divider circuit 53, an auxiliary switch drive circuit 54, a pulse width control circuit 55, an inductor detection circuit 56, and a main switch drive circuit 57.
The detection circuit 51 detects the first output voltage Vo1, the second output voltage Vo2, and the third output voltage Vo3 to detect the first error signal Ve1, the second error signal Ve2, and the third error. The signal Ve3 is output. The oscillation circuit 52 outputs the clock signal Vck, and the frequency dividing circuit 53 divides the clock signal Vck. The auxiliary switch drive circuit 54 outputs an amplifier 541 that outputs a drive voltage Vgs20 that drives the first auxiliary switch 200 and an amplifier 542 that outputs a drive voltage Vgs30 that drives the second auxiliary switch 300 in accordance with the output of the frequency divider circuit 53. And have. The pulse width control circuit 55 receives the clock signal Vck and the output of the frequency divider circuit 53 and outputs a main pulse signal Vd1 in which the on / off period of the main switch 31 is set based on the first to third error signals Ve1 to Ve3. To do. The inductor detection circuit 56 detects the voltage across the inductor 21 and outputs an inductor detection signal Vl to the frequency divider 53. The main switch drive circuit 57 includes an amplifier 570 that receives the main pulse signal Vd1 and outputs a drive voltage Vgs1 that drives the main switch 31.
[0018]
FIG. 2 is a circuit diagram showing the configuration of the control circuit 50 in the first embodiment in more detail. In FIG. 2, the detection circuit 51 includes a reference voltage source 510, resistors 511 to 516, and error amplifiers 517 to 519. The resistors 511 and 512 detect the first output voltage Vo1, the resistors 513 and 514 detect the second output voltage Vo2, and the resistors 515 and 516 detect the third output voltage Vo3. Each detected voltage detected is compared with the reference voltage of the reference voltage source 510 by the error amplifier 517, the error amplifier 518, and the error amplifier 519, respectively. As a result of this comparison, the error signal Ve1 is output from the error amplifier 517, the error signal Ve2 is output from the error amplifier 518, and the error signal Ve3 is output from the error amplifier 519. Each error signal output in this way becomes a voltage that decreases when the corresponding output voltage is higher than a desired voltage, and increases when it is lower.
[0019]
The oscillation circuit 52 outputs a clock signal Vck having a predetermined frequency f. The frequency divider 53 receives the clock signal Vck via the AND circuit 530, and outputs the first pulse signal Vt1 having the frequency f / 2 as the output of the AND circuit 530, and the first frequency divider 531. A second frequency divider 532 that outputs a second pulse signal Vt2 having a frequency f / 4 that is halved by the input of the first pulse signal Vt1, and the first pulse signal Vt1 and the second pulse signal. A NOR circuit 533 that outputs a first drive signal Vd20 that is NOR with Vt2, and a second drive signal Vd30 that is NOR between the first pulse signal Vt1 and the inverted signal of the second pulse signal Vt2 are output. And a NOR circuit 534. The other input of the AND circuit 530 is an inductor detection signal Vl output from an inductor detection circuit 56 described later.
For convenience of explanation, the outputs of the frequency dividing circuit 53 are named as the first pulse signal Vt1, the second pulse signal Vt2, the first drive signal Vd20, and the second drive signal Vd30. It is a signal.
[0020]
The auxiliary switch drive circuit 54 amplifies the first drive signal Vd20 and outputs the drive voltage Vgs20, and the first drive circuit 541 outputs the drive voltage Vgs30 by amplifying the second drive signal Vd30. 2 drive circuits 542. The pulse width control circuit 55 includes a sawtooth voltage generator 550 that outputs a sawtooth voltage Vt whose potential increases or decreases in synchronization with the clock signal Vck, and a comparator 551 that compares the first error signal Ve1 and the sawtooth voltage Vt. A comparator 552 that compares the second error signal Ve2 and the sawtooth voltage Vt, a comparator 553 that compares the third error signal Ve3 and the sawtooth voltage Vt, and the output of the comparator 551 and the first pulse. An AND circuit 554 that outputs an AND with the signal Vt1, an AND circuit 555 that outputs an AND between the output of the comparator 552 and the first drive signal Vd20, an output of the comparator 553, and the second drive signal Vd30. An AND circuit 556 that outputs AND, and an OR circuit 554, an AND circuit 555, and an OR circuit 557 that receives the outputs of the AND circuit 556 and outputs the main pulse signal Vd1. .
[0021]
The inductor detection circuit 56 includes a comparator 560 that detects the voltage across the inductor 21, an inverter 561 that detects a falling edge of the main pulse signal Vd1 and outputs it as a one-shot pulse, and a one-shot pulse circuit of a NOR circuit 562. The output of the comparator 560 and the output of the NOR circuit 562 are input, respectively, and the NOR circuit 563 and the NOR circuit 564 that form a flip-flop are included. The NOR circuit 564 outputs an inductor detection signal Vl.
The main switch drive circuit 57 includes an amplifier 570 that amplifies the main pulse signal Vd1 and outputs a drive voltage Vgs1.
[0022]
FIG. 3A is a waveform diagram during normal operation of each signal and voltage, the voltage Vq across the main switch 31, and the current I21 flowing through the inductor 21 in the multi-output DC-DC converter according to the first embodiment. Here, the normal operation refers to a state where the current flowing through the main switch 31 is less than a predetermined value and the input / output voltage is stable. First, the normal operation of the multi-output DC-DC converter according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 3A.
[0023]
First, at time t10 and time t30, the sawtooth signal Vt starts to rise and the first pulse signal Vt1 becomes “H”. At this time, the first drive signal Vd201 and the second drive signal Vd202, which are the outputs of the NOR circuit 533 and the NOR circuit 534 of the frequency divider circuit 53, are both “L”, and thus are output from the auxiliary switch drive circuit 54. The drive voltages Vgs20 and Vgs30 become “L”, and both the first and second auxiliary switches 200 and 300 are turned off.
On the other hand, of the outputs of the comparators 551 to 553 of the pulse width control circuit 55 that compares the first to third error signals Ve1 to Ve3 with the sawtooth signal Vt, the first pulse signal Vt1 that is “H”. An output of the AND circuit 554 which is a logical product is output to the main switch drive circuit 57 as the main pulse signal Vd1 through the OR circuit 557. As a result, the main switch drive circuit 57 outputs “H” as the drive voltage Vgs1, and the main switch 31 is turned on. At this time, the input DC voltage Ei is applied to the inductor 21 and magnetic energy is stored. Further, since the main switch 31 is in the ON state, the voltage Vq across the main switch 31 is in a short circuit state, and the output of the comparator 560 of the inductor detection circuit 56 is “H”. Therefore, the output of the NOR circuit 564, that is, the inductor detection signal Vl is “H”.
[0024]
When the sawtooth signal Vt intersects the first error signal Ve1 at times t11 and t31, the output of the comparator 551 of the pulse width control circuit 55 is inverted to “L”, and the main pulse signal Vd1 also becomes “L”. . Therefore, the drive voltage Vgs1 becomes “L”, and the main switch 31 is turned off. At the same time, the one-shot pulse output from the NOR circuit 562 of the inductor detection circuit 56 due to the fall of the main pulse signal Vd1 is input to the NOR circuit 564 to reset the flip-flop and set the inductor detection signal Vl to “L”. .
When the main switch 31 is turned off, the voltage Vq of the main switch 31 rises and exceeds the input DC voltage Ei, and the output of the comparator 560 of the inductor detection circuit 56 becomes “L”. The detection signal Vl maintains “L”. The magnetic energy stored in the inductor 21 is a current for charging the capacitor of the first smoothing means 102 via the first rectifying means 101 because both the first and second auxiliary switches 200 and 300 are in the off state. Released as.
[0025]
At times t12 and t32, when the current I21 of the inductor 21 flowing through the first rectifying means 101 becomes zero, the voltage of the inductor 21 starts to oscillate due to resonance between its own inductance and parasitic capacitance. Due to this vibration, the output of the comparator 560 of the inductor detection circuit 56 repeats “H” and “L” alternately. When the output of the comparator 560 first becomes “H”, the flip-flop is set, and the NOR circuit 564 sets the inductor detection signal Vl to “H”.
[0026]
At time t20, the sawtooth signal Vt suddenly decreases and starts to rise, and the first pulse signal Vt1 becomes “L”. It is assumed that the second pulse signal Vt2 remains “H”. The first drive signal Vd20 from the NOR circuit 533 of the frequency divider 53 becomes “L”, and the second drive signal Vd30 from the NOR circuit 534 becomes “H”. Therefore, the drive voltage Vgs20 from the auxiliary switch drive circuit 54 is “L”, and the drive voltage Vgs30 is “H”. As a result, the first auxiliary switch 200 is turned off and the second auxiliary switch 300 is turned on.
On the other hand, of the outputs of the comparators 551 to 553 of the pulse width control circuit 55, the output of the AND circuit 556, which is the logical product of the second drive signal Vd 30 that is “H”, passes through the OR circuit 557. The signal Vd1 is output to the main switch drive circuit 57. As a result, the main switch drive circuit 57 outputs “H” as the drive voltage Vgs1, and the main switch 31 is turned on. At this time, the input DC voltage Ei is applied to the inductor 21 and magnetic energy is stored.
[0027]
When the sawtooth signal Vt crosses the third error signal Ve3 at time t21, the output of the comparator 553 of the pulse width control circuit 55 is inverted to “L”, and the main pulse signal Vd1 also becomes “L”. Therefore, the drive voltage Vgs1 from the main switch drive circuit 57 is “L”, and the main switch 31 is turned off. At the same time, the flip-flop is reset by the fall of the main pulse signal Vd1, and the inductor detection signal Vl of the inductor detection circuit 56 is set to “L”. As a result, the magnetic energy stored in the inductor 21 is released as a current for charging the capacitor of the third smoothing means 302 via the third rectifying means 301 because the second auxiliary switch 300 is in the ON state. The
[0028]
When the current I21 of the inductor 21 becomes zero at time t22, the voltage of the inductor 21 starts to oscillate, and this oscillation causes the output of the comparator 560 to alternately repeat “H” and “L”. When the output of the comparator 560 first becomes "H", the flip-flop is set, and NOR or color 564 sets the inductor detection signal Vl to "H".
The operation from time t30 to t40 is substantially the same as the operation from time t10 to t20 already described.
[0029]
At time t40, after the sawtooth wave signal Vt rapidly decreases, the rising starts and the first pulse signal Vt1 becomes “L”. Since the second pulse signal Vt2 is “L”, the first drive signal Vd20 from the NOR circuit 533 is “H”, and the second drive signal Vd30 from the NOR circuit 534 is “L”. Accordingly, the drive voltage Vgs20 is “H”, the drive voltage Vgs30 is “L”, the first auxiliary switch 200 is turned on, and the second auxiliary switch 300 is turned off.
On the other hand, of the outputs of the comparators 551 to 553, the output of the AND circuit 555 that is the logical product of the first drive signal Vd20 that is “H” is driven as the main pulse signal Vd1 via the OR circuit 557. It is output to the circuit 57. As a result, the main switch drive circuit 57 outputs “H” as the drive voltage Vgs1, and the main switch 31 is turned on. At this time, the input DC voltage Ei is applied to the inductor 21 and magnetic energy is stored.
[0030]
When the sawtooth signal Vt crosses the second error signal Ve2 at time t41, the output of the comparator 552 is inverted to “L”, and the main pulse signal Vd1 also becomes “L”. Therefore, the drive voltage Vgs1 becomes “L”, and the main switch 31 is turned off. At the same time, the flip-flop is reset by the fall of the main pulse signal Vd1, and the inductor detection signal Vl is set to “L”. At this time, the magnetic energy stored in the inductor 21 is released as a current for charging the capacitor of the second smoothing means 202 via the second rectifying means 201 because the first auxiliary switch 200 is in the ON state. .
[0031]
When the current I21 of the inductor 21 becomes zero at time t42, the voltage of the inductor 21 starts to oscillate, and this oscillation causes the output of the comparator 560 to repeat “H” and “L” alternately. When the output of the comparator 560 first becomes "H", the flip-flop is set, and NOR or color 564 sets the inductor detection signal Vl to "H".
[0032]
As can be seen from the operation of the inductor detection circuit 56 as described above, the inductor detection signal Vl becomes “L” when a current flows through the inductor 21 via the first rectifier 101 or the second rectifier 201. When current stops flowing, it becomes “H”. In the above description, when the clock signal Vck of the oscillation circuit 52 outputs “H”, the inductor detection signal Vl is “H”, and therefore the first frequency divider 531 of the frequency divider circuit 53 receives the clock signal. Vck is input. The first pulse signal Vt1 output from the first frequency divider 531 is ½ of the frequency f of Vck.
[0033]
As described above, in the multi-output DC-DC converter according to the first embodiment, by repeatedly storing and releasing the magnetic energy of the inductor 21 at the frequency f of the clock signal Vck of the oscillation circuit 52, the input DC power source 1 Electric power is supplied to each of the first to third loads 43, 53 and 63.
In the period from time t10 to t20 and from time t30 to t40, that is, the period of 1/2 of the frequency f, the main switch 31 is turned on in the on period set based on the first error signal Ve1, and the off period. In addition, the magnetic energy of the inductor 21 is released to the first smoothing means 102.
In a period from time t20 to t30, that is, a period of ¼ of the frequency f, the main switch 31 is turned on in the on period set based on the third error signal Ve3, and the magnetism of the inductor 21 is turned off in the off period. The energy is released to the third smoothing means 302.
In a period from time t40 to t50, that is, a period of ¼ of the frequency f, the main switch 31 is turned on in the on period set based on the second error signal Ve2, and the magnetism of the inductor 21 is turned off in the off period. Energy is released to the second smoothing means 202.
[0034]
The inductance of the inductor 21 is L, the oscillation period of the oscillator 52 is T, the on-period of the main switch 31 when both the first and second auxiliary switches 200 and 300 are off, Ton1, and the first auxiliary switch 200 is on. The on period of the main switch 31 is Ton2, the on period of the main switch 31 when the second auxiliary switch 300 is on is Ton3, the output current to the first load 103 is Io1, and the output current to the second load 203 is When the output current to Io2 and the third load 303 is Io3, the following relationships (1), (2) and (3) are established.
[0035]
Vo1 = Ei + (Ei · Ton1) ² / (4L ・ T ・ Io1) ---- (1)
[0036]
Vo2 = Ei + (Ei · Ton2) ² / (8L ・ T ・ Io2) ---- (2)
[0037]
Vo3 = Ei + (Ei ・ Ton3) ² / (8L ・ T ・ Io3) ---- (3)
[0038]
The first to third error signals Ve1, Ve2, and Ve3 are increased or decreased to stabilize the first to third output voltages Vo1, Vo2, and Vo3 to desired voltages, respectively, and the on-periods Ton1, Ton2 of the main switch 31 are increased. , Ton3 is adjusted. That is, the three boost converters sharing the main switch 31 and the inductor 21 are time-division controlled to stabilize the first to third output voltages Vo1, Vo2, and Vo3 to desired voltages, respectively.
[0039]
At least in normal operation, it is desirable that the current flowing through the inductor 21 is designed to be zero during the OFF period of the main switch 31. For example, it is assumed that the third load 303 is heavy and the current flowing through the third rectifying unit 301 does not become zero during the off period of the main switch 31. In this case, the magnetic energy of the inductor 21 that has been DC-excited is released through the first rectifier 101 in the next period, and the first output voltage Vo1 rises. If the first load 103 is a light load, the first output voltage Vo1 rises and becomes uncontrollable even if Ton1 = 0.
[0040]
In the above, the normal operation in which the current flowing through the inductor 21 becomes zero during the OFF period of the main switch 31 has been described using the waveform diagram of FIG. The waveform diagram of FIG. 3B shows the operation when the third load 303 becomes abnormally heavy and the current flowing through the third rectifying means 301 does not become zero within the OFF period of the main switch 31. In the waveform diagram of FIG. 3B, the operation different from the waveform diagram of FIG. 3A is performed after time t20.
As shown in FIG. 3B, the main switch 31 is turned off at the time t23 later than the time t21 in FIG. 3A, and the inductor 21 starts releasing magnetic energy and the inductor detection signal. Vl becomes “L”.
[0041]
At time t30, a pulse is generated in the clock signal Vck. However, the magnetic energy of the inductor 21 continues to be released, that is, the voltage across the inductor 21 does not change, and the inductor detection signal Vl remains “L”. Therefore, the AND circuit 530 of the frequency dividing circuit 53 to which the clock signal Vck and the inductor detection signal Vl are input outputs “L” even when the clock signal Vck becomes “H”, and the first frequency division The vessel 531 does not change state.
[0042]
When the current I21 of the inductor 21 becomes zero at time t33, the inductor detection signal Vl becomes “H”. When a pulse is generated in the clock signal Vck at time t40, the first frequency divider 531 inverts the output and the next switching period is started. After time t40, the pulse width of the drive voltage Vgs1 of the main switch 31 is set and output so as to control the first output voltage Vo1.
In the inductor detection circuit 56, the comparator 560 is configured to directly compare the voltage across the inductor 21. However, of course, a voltage divided by a resistor or the like may be input and compared. In particular, just before starting, even if the voltage across the inductor 21 is zero, the main switch 31 must be driven. Therefore, the voltage across the inductor 21 is not simply compared. The ratio of the dividing resistors may be adjusted so that is added to the positive input side of the comparator 560.
[0043]
As described above, according to the first embodiment of the present invention, there is an effect that the three boosted outputs can be stabilized with high efficiency with a small number of parts by sharing the main switch 31 and the inductor 21. Of course, the number of outputs of the multi-output DC-DC converter according to the first embodiment is not limited to three. By adding an auxiliary switch, a rectifier, and a smoother, and increasing the number of divisions of the switching frequency, The above can handle any number of outputs.
In the multi-output DC-DC converter according to the first embodiment, it is desirable that the current flowing through the inductor 21 within one cycle becomes zero. However, even when the current does not reach zero within one cycle due to an abnormal situation such as overload, the operation can be postponed until the cycle when the current flowing through the inductor 21 becomes zero by ignoring the next clock signal Vck. it can.
[0044]
<< Embodiment 2 >>
Next, a multi-output DC-DC converter according to a second embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 4 is a circuit diagram showing a configuration of the multi-output DC-DC converter according to the second embodiment of the present invention. In the multi-output DC-DC converter of the second embodiment, the basic configuration and operation are the same except for the multi-output DC-DC converter of the first embodiment described above, the periphery of the main switch 31, and a part of the control circuit 50. It is. In FIG. 4, elements having the same functions and configurations as those in the first embodiment are given the same reference numerals, and descriptions thereof are omitted.
[0045]
The multi-output DC-DC converter of the first embodiment described above ignores the clock signal Vck even when the current flowing through the inductor 21 does not reach zero within one cycle due to an abnormal situation such as an overload. The operation can be postponed until the period becomes zero. As a result, the multi-output DC-DC converter according to the first embodiment can be operated so that the current flowing through the inductor 21 always reaches zero, and the drooping characteristic is improved by the combination with the overcurrent protection circuit. be able to. The multi-output DC-DC converter of the second embodiment shown in FIG. 4 is different from the configuration of the multi-output DC-DC converter of the first embodiment shown in FIGS. 1 and 2 in that the current of the main switch 31 is changed. The current detection circuit 58 including the resistor 580 to be detected is added. Further, a current detection signal Vip that is an output of the current detection circuit 58 and an output of the NOR circuit 562 that is a one-shot detection pulse of the main pulse signal Vd1 are input to the inductor detection circuit 56, and a NOR circuit that forms a flip-flop. An OR circuit 565 for inputting these logical sums to 564 is added. Further, an AND circuit 571 to which the inductor detection signal Vl and the main pulse signal Vd1 are input is added to the main switch drive circuit 57. The output of the AND circuit 571 is output to the main switch 31 as the drive voltage Vgs1 through the amplifier 570, and the main switch 31 is driven.
[0046]
The current detection circuit 58 includes a comparator 583 in which the voltage of the resistor 580 is input to the positive input terminal and the voltage of the reference voltage source 581 is input to the negative input terminal via the resistor 582, and the drive signal Vd20 is input via the resistor 584. The NPN transistor 585 input to the base terminal, the resistor 586 connected between the collector terminal of the NPN transistor 585 and the negative input terminal of the comparator 583, and the drive signal Vd30 are input to the base terminal via the resistor 587. NPN transistor 588, and a resistor 589 connected between the collector terminal of NPN transistor 588 and the negative input terminal of comparator 583.
[0047]
Hereinafter, the overcurrent protection in which the multi-output DC-DC converter of the second embodiment shown in FIG. 4 is different from the operation of the multi-output DC-DC converter of the first embodiment shown in FIGS. The operation will be described.
The voltage generated in the resistor 580 is proportional to the current flowing through the main switch 31. When the first drive signal Vd20 is “H”, that is, in the period when the main switch 31 is assigned to control the second output voltage Vo2, the NPN transistor 585 is in the on state. The voltage obtained by dividing the voltage of the reference voltage source 581 by the resistor 582 and the resistor 586 is input to the negative input terminal of the device 583. Similarly, when the second drive signal Vd30 is “H”, that is, in a period in which the main switch 31 is assigned to control the third output voltage Vo3, the negative input terminal of the comparator 583 has a reference voltage. A voltage obtained by dividing the voltage of the source 581 by the resistors 582 and 589 is input. When both the first drive signal Vd20 and the second drive signal Vd30 are “L”, that is, in a period in which the main switch 31 is assigned to control the first output voltage Vo1, the negative voltage of the comparator 583 is displayed. The voltage of the reference voltage source 581 is input to the input terminal via the resistor 582. That is, in the comparator 583, different predetermined values are set and input as appropriate according to each output, and the voltage generated in the resistor 580, that is, the current flowing through the main switch 31 is compared.
[0048]
When the current flowing through the main switch 31 reaches the set predetermined value, the output of the comparator 583 becomes “H”, and even if the main pulse signal Vd1 is “H”, the OR circuit 565 in the inductor detection circuit 56 is turned off. And the inductor detection signal Vl is set to “L”. When the inductor detection signal Vl becomes “L”, the output of the AND circuit 571 in the main switch drive circuit 57 also becomes “L”, so that the drive voltage Vgs1 also becomes “L” and the main switch 31 is turned off.
Next, the main switch 31 is turned on when the inductor detection signal Vl is “H”, that is, when the current flowing through the inductor 21 becomes zero and the main pulse signal Vd1 becomes “H”.
[0049]
FIG. 5 shows an overcurrent drooping characteristic (solid line in the figure) of the first output voltage Vo1 of the multi-output DC-DC converter according to the second embodiment. The input DC voltage Ei = 5 V, the frequency f of the clock signal Vck f = 100 kHz, the normal output voltage Vo1 = 10 V, the inductance L of the inductor 21 is 50 μH, and the overcurrent setting value of the current flowing through the main switch 31 is 0.4 A. It is a drooping characteristic in the case of doing. The broken line in FIG. 5 shows the overcurrent drooping characteristic when the current flowing through the inductor becomes a continuous state in the single output DC-DC converter as the conventional overcurrent drooping characteristic. The conventional single-output DC-DC converter showing the overcurrent drooping characteristic has neither the second output voltage Vo2 nor the third output voltage Vo3, and controls the entire frequency of the clock signal Vck to the first output voltage Vo1. Since it can be used, the inductance L = 100 μH and the overcurrent set value of the current flowing through the main switch is 0.2A. Compared with the conventional overcurrent drooping characteristic, if the current flowing through the inductor is going to be continuous, the period is extended, so the output current decreases. The output current decreases rapidly as indicated by the solid line A in FIG.
[0050]
As described above, according to the multi-output DC-DC converter of the second embodiment, in addition to the effect that the three boosted outputs can be stabilized efficiently with a small number of parts by sharing the main switch 31 and the inductor 21. Since the output current at the time of overload is suppressed, the effect of reducing the current stress on the component can be obtained.
In addition, although the multi-output DC-DC converter of Embodiment 1 and Embodiment 2 comprised the boost converter, the multi-output DC-DC converter of this invention is not limited to this structure. FIG. 6 shows a configuration of a multi-output DC-DC converter sharing the main switch 32 and the inductor 22 of three inverting converters. The multi-output DC-DC converter shown in FIG. 6 is different from the configuration of the multi-output DC-DC converter shown in FIG. 4 as follows.
[0051]
In the multi-output DC-DC converter shown in FIG. 6, since the inverting converter is configured as described above, the main switch 32 is composed of a P-channel MOSFET. In this multi-output DC-DC converter, the fourth output voltage Vo4 supplied from the fourth rectifying means 111 and the fourth smoothing means 112 to the fourth load 113, and the third auxiliary switch 210 are provided. The fifth output voltage Vo5 supplied from the fifth rectifying means 211 and the fifth smoothing means 212 to the second load 213 via the fourth auxiliary switch 310 and the sixth rectifying means 311 The sixth output voltage Vo6 supplied from the sixth smoothing means 312 to the sixth load 313 becomes a negative voltage. In the control circuit 60 shown in FIG. 6, the potential is adjusted by level shift or the like, and the logic “H” and “L” are changed depending on the difference from the control circuit shown in FIG. However, the basic operations are almost the same, and only a brief description of the following sections will be given, and a detailed description will be omitted.
[0052]
First, the output detection circuit 61 that detects a negative voltage has a reference voltage source, and a voltage between the reference voltage source and each output terminal is divided by a resistor to generate a detection voltage of a positive voltage. The output detection circuit 61 further has a comparator according to the number of outputs, and each comparator compares the detected voltage with a reference voltage obtained by further dividing the voltage of the reference voltage source, thereby obtaining the error voltages Ve4 to Ve6. Output. The error voltage Ve4 increases when the fourth output voltage Vo4 is lower than a predetermined voltage value, and decreases when the fourth output voltage Vo4 is higher than the predetermined voltage value. The same applies to the other error voltages Ve5 and Ve6. The oscillation circuit 62 and the frequency dividing circuit 63 are the same as the oscillation circuit 52 and the frequency dividing circuit 53 of FIG.
The auxiliary switch drive circuit 64 amplifies the output from the frequency divider circuit 63 and shifts the level so as to drive the auxiliary switches 210 and 310 on the negative voltage side, and outputs drive voltages Vgs21 and Vgs31. The pulse width control circuit 65 is the same as the pulse width control circuit 55 of FIG.
[0053]
Since one end of the inductor 22 is grounded, the inductor detection circuit 66 detects the connection point voltage Vq2 between the main switch 32 and the inductor 22, and determines “H” and “L” of the inductor detection signal Vl from the detected voltage value. . The configuration in which the inductor detection signal Vl is output to the frequency divider 63 and the main switch drive circuit 67 is the same as the configuration in FIG.
The main switch drive circuit 67 includes an AND circuit 671 and an inverting amplifier 670. Since the main switch 32 is a P-channel MOSFET, its function and configuration are the same as those of the main switch drive circuit 57 of FIG. 4 except that the output of the AND circuit 671 is inverted and amplified by the inverting amplifier 670 and output as the drive voltage Vgs2. It is the same.
The current detection circuit 68 detects the current flowing through the main switch 32 and outputs a current detection signal Vip to the inductor detection circuit 66. The function is the same as that of the current detection circuit 58 of FIG. 4, and different predetermined values are appropriately set according to each output, and the comparison result with the current flowing through the main switch 32 is output as the current detection signal Vip.
[0054]
According to the multi-output DC-DC converter shown in FIG. 6, in addition to the effect that the output of three negative voltages can be stabilized with high efficiency with a small number of parts by sharing the main switch 32 and the inductor 22, Since the output current at the time of load is suppressed, the effect that the current stress to a component can be reduced is acquired.
In the present invention, the switching converter is a DC-DC converter that repeatedly stores and discharges magnetic energy in the inductor by the on / off operation of the main switch, and rectifies and smoothes using the voltage generated in the inductor to obtain an output voltage. is there. The gist of the present invention is to control the plurality of output voltages by sharing the main switch and the inductor of the plurality of switching converters and appropriately switching the rectifying / smoothing circuit using the auxiliary switch. Is to improve the reliability by providing a function in which the current flowing through the inductor becomes zero in one switching cycle.
[0055]
<< Embodiment 3 >>
Next, a multi-output DC-DC converter according to Embodiment 3 of the present invention will be described with reference to the accompanying drawings. FIG. 7 is a circuit diagram showing the configuration of the multi-output DC-DC converter according to Embodiment 3 of the present invention.
As shown in FIG. 7, an input DC voltage Ei is input from an input DC power supply 1 to the multi-output DC-DC converter according to the third embodiment of the present invention. In parallel with the input DC power supply 1, a series circuit of an input side main switch 33 made of a P-channel MOSFET and a main rectifier 41 made of a diode is connected. A series circuit of an inductor 23 and an output-side main switch 34 made of an N-channel MOSFET is connected in parallel with the main rectifier 41, and is composed of a seventh rectifier 121 made of a diode and a capacitor in parallel with the output-side main switch 34. A series circuit with the seventh smoothing means 122 is connected, and the seventh smoothing means 122 outputs the seventh output voltage Vo7 to the seventh load 123. Further, in parallel with the output side main switch 34, a series circuit of an auxiliary switch 220 made of an N-channel MOSFET, an eighth rectifying means 221 made of a diode, and an eighth smoothing means 222 made of a capacitor is connected. The eighth output voltage Vo8 is output from the smoothing means 222 to the second load 223.
[0056]
In the control circuit 70, the detection circuit 71 detects each of the seventh output voltage Vo7 and the eighth output voltage Vo8 and outputs a seventh error signal Ve7 and an eighth error signal Ve8. Outputs a clock signal Vck. The frequency dividing circuit 73 divides the clock signal Vck, and the auxiliary switch driving circuit 74 is constituted by an amplifier that outputs a driving voltage Vgs31 for driving the auxiliary switch 220 according to the output of the frequency dividing circuit 73. The pulse width control circuit 75 receives the clock signal Vck and the output of the frequency divider circuit 73, and based on the seventh and eighth error signals Ve7 and Ve8, the main pulse signal Vd3 in which the on / off period of the input side main switch 33 is set. And a main pulse signal Vd4 in which the on / off period of the output side main switch 34 is set. The inductor detection circuit 76 detects the voltage across the inductor 23 and outputs an inductor detection signal Vl to the frequency divider circuit 73. The main switch drive circuit 77 receives the main pulse signal Vd3 and outputs the drive voltage Vgs3 that drives the input side main switch 33, and receives the main pulse signal Vd4 and the drive voltage Vgs4 that drives the output side main switch 34. Output.
[0057]
FIG. 8 is a circuit diagram showing the configuration of the control circuit 70 in more detail. In FIG. 8, the detection circuit 71 includes a reference voltage source 710, resistors 711, 712, 713, 714, and error amplifiers 717, 718. The resistors 711 and 712 detect the seventh output voltage Vo7, and the resistors 713 and 714 detect the eighth output voltage Vo8. Each detected voltage is compared with the reference voltage of the reference voltage source 710 by the error amplifier 717 and the error amplifier 718, the error signal Ve7 is output from the error amplifier 717, and the error signal Ve8 is output from the error amplifier 718. That is, each error signal decreases when the corresponding output voltage is higher than a desired voltage, and increases when it is lower.
The oscillation circuit 72 outputs a clock signal Vck having a predetermined frequency f. The frequency divider 73 has a frequency divider 731 that receives the clock signal Vck via the AND circuit 730 and outputs the first pulse signal Vt1 having the frequency f / 2. The other input to the AND circuit 730 is an inductor detection signal Vl output from an inductor detection circuit 76 described later. For convenience of explanation, the output of the frequency divider circuit 73 is named the first pulse signal Vt1, which is a frequency-divided signal.
The auxiliary switch drive circuit 74 amplifies the power of the first pulse signal Vt1 and outputs a drive voltage Vgs31.
[0058]
In the pulse width control circuit 75, the sawtooth voltage generator 750 outputs a sawtooth voltage Vt whose potential increases or decreases in synchronization with the clock signal Vck, and the comparator 751 compares the seventh error signal Ve7 with the sawtooth voltage Vt. The comparator 752 compares the eighth error signal Ve8 with the sawtooth voltage Vt. The subtraction circuit 753 subtracts a predetermined voltage from the seventh error signal Ve7 and outputs (Ve7−Vos). The subtraction circuit 754 subtracts a predetermined voltage Vos from the eighth error signal Ve8 and outputs (Ve8−Vos). The comparator 755 compares (Ve7−Vos) with the sawtooth voltage Vt, and the comparator 756 compares (Ve8−Vos) with the sawtooth voltage Vt. The AND circuit 757 outputs an AND of the output of the comparator 751 and the inverted signal of the first pulse signal Vt1, and the AND circuit 758 outputs an AND of the output of the comparator 752 and the first pulse signal Vt1. The circuit 759 outputs an AND between the output of the comparator 755 and the inverted signal of the first pulse signal Vt1. The AND circuit 75A outputs an AND of the output of the comparator 756 and the first pulse signal Vt1, and the OR circuit 75B receives the outputs of the AND circuit 757 and the AND circuit 758 and outputs the main pulse signal Vd3. The OR circuit 75C receives the outputs of the AND circuit 759 and the AND circuit 75A and outputs the main pulse signal Vd4.
[0059]
The inductor detection circuit 76 detects a voltage across the inductor 23, an inverter 761 that detects a rising edge of the output of the comparator 760 and outputs a one-shot pulse, an AND circuit 762, and a rising edge of the main pulse signal Vd3. An inverter 763 and a NOR circuit 764 for detecting a falling edge and outputting a one-shot pulse, an inverter 765 and a NOR circuit 766 for detecting a falling edge of the main pulse signal Vd4 and outputting a one-shot pulse, and a NOR circuit 764 An OR circuit 767 to which the output from the NOR circuit 766 is input, and an NOR circuit 768 and a NOR circuit 769 that form a flip-flop by inputting the output from the NOR circuit 762 and the output from the OR circuit 767, respectively. From the NOR circuit 769, an inductor detection signal Vl is output. The main switch drive circuit 77 includes an amplifier 773 that inverts the main pulse signal Vd3 and amplifies the power to output the drive voltage Vgs3, and an amplifier 774 that amplifies the main pulse signal Vd4 and outputs the drive voltage Vgs4. .
[0060]
FIG. 9 shows the signals and voltages in the multi-output DC-DC converter of Embodiment 3 configured as described above, the voltage across the inductor 23 (Vq3-Vq4), and the current I23 flowing through the inductor 23 during normal operation. It is a waveform diagram. Here, the normal operation refers to a state where the current flowing through the input side main switch 33 is a predetermined value or less and the input / output voltage is stable. First, the normal operation of the multi-output DC-DC converter according to the third embodiment of the present invention will be described with reference to FIGS.
[0061]
First, it is assumed that the sawtooth wave signal Vt starts to rise and the first pulse signal Vt1 becomes “H” at time t10 in FIG. At this time, the drive voltage Vgs22 also becomes “H”, and the auxiliary switch 220 is turned on.
On the other hand, among the outputs of the comparators 751, 752, 755, and 756 of the pulse width control circuit 75, the outputs of the AND circuit 758 and the AND circuit 75A, which are logical products of the first pulse signal Vt1 that is “H”, The main pulse signal Vd3 and the main pulse signal Vd4 are output through the OR circuit 75B and the OR circuit 75C, respectively. The main switch drive circuit 77 outputs “L” as the drive voltage Vgs3, turns on the input main switch 33, outputs “H” as the drive voltage Vgs4, and turns on the output main switch 34. . At this time, the input DC voltage Ei is applied to the inductor 23 and magnetic energy is stored. Further, it is assumed that the output of the NOR circuit 769 of the inductor detection circuit 76, that is, the inductor detection signal Vl is “H”.
[0062]
When the sawtooth signal Vt and the voltage (Ve8−Vos) intersect at time t11 in FIG. 9, the output of the comparator 756 is inverted to “L”, and the main pulse signal Vd4 also becomes “L”. Therefore, the drive voltage Vgs4 becomes “L”, and the output side main switch 34 is turned off. At the same time, the one-shot pulse output from the NOR circuit 766 due to the fall of the main pulse signal Vd4 is input to the NOR circuit 769 to reset the flip-flop and set the inductor detection signal Vl to “L”. As the output main switch 34 is turned off, the voltage Vq4 of the output main switch 34 increases. At this time, if the eighth output voltage Vo8 is lower than the input DC voltage Ei, the auxiliary switch 220 is in the ON state, so that the inductor 23 has a voltage difference between the input DC voltage Ei and the eighth output voltage Vo8. Is applied. A current for charging the capacitor of the eighth smoothing means 222 flows through the inductor 23 via the eighth rectifying means 221, and magnetic energy is further accumulated.
[0063]
When the sawtooth signal Vt and the eighth error signal Ve8 intersect at time t12 in FIG. 9, the output of the comparator 752 is inverted to “L”, and the main pulse signal Vd3 also becomes “L”. Therefore, the drive voltage Vgs3 becomes “H”, and the input side main switch 33 is turned off. At the same time, the one-shot pulse output from the NOR circuit 764 due to the fall of the main pulse signal Vd3 is input to the NOR circuit 769, but the flip-flop has already been reset and the inductor detection signal Vl remains “L”. It is. When the input side main switch 33 is turned off, the voltage Vq3 of the input side main switch 33 decreases, and the main rectifier 41 becomes conductive. An eighth output voltage Vo8 is applied to the inductor 23, a current for charging the capacitor of the eighth smoothing means 222 flows through the eighth rectifying means 221, and magnetic energy is released.
[0064]
When the current I23 of the inductor 23 flowing through the eighth rectifier 221 becomes zero at time t13 in FIG. 9, the voltage of the inductor 23 starts to oscillate due to resonance between its own inductance and parasitic capacitance. Due to this vibration, the output of the comparator 760 repeats “H” and “L” alternately. When the output of the comparator 760 first becomes “H”, a one-shot pulse in which the rising edge is detected is output from the AND circuit 762. At this time, the flip-flop is set, and the NOR circuit 769 sets the inductor detection signal Vl to “H”.
[0065]
At time t20 in FIG. 9, the sawtooth signal Vt suddenly decreases and starts to rise, and the first pulse signal Vt1 becomes “L”. Accordingly, the drive voltage Vgs22 becomes “L”, and the auxiliary switch 220 is turned off. On the other hand, among the outputs of the comparators 751, 752, 755, and 756, the outputs of the AND circuit 757 and the AND circuit 759, which are the logical products of the inverted signals of the first pulse signal Vt1 that is “H”, are respectively OR circuits. The main pulse signal Vd3 and the main pulse signal Vd4 are output via the 75B and OR circuit 75C. The main switch drive circuit 77 outputs “L” as the drive voltage Vgs3 and “H” as the drive voltage Vgs4, and both the input side main switch 33 and the output side main switch 34 are turned on. For this reason, the input DC voltage Ei is applied to the inductor 23 and magnetic energy is stored.
[0066]
When the sawtooth signal Vt crosses the voltage (Ve7−Vos) at time t21 in FIG. 9, the output of the comparator 755 is inverted to “L”, and the main pulse signal Vd4 also becomes “L”. Therefore, the drive voltage Vgs4 becomes “L”, and the output side main switch 34 is turned off. At the same time, the flip-flop is reset by the fall of the main pulse signal Vd4, and the inductor detection signal Vl is set to "L". At this time, if the seventh output voltage Vo7 is higher than the input DC voltage Ei, the magnetic energy stored in the inductor 23 is the seventh rectifier 121 because the second auxiliary switch 220 is in the OFF state. Is discharged as a current for charging the capacitor of the seventh smoothing means 122.
[0067]
When the sawtooth signal Vt crosses the seventh error signal Ve7 at time t22 in FIG. 9, the output of the comparator 751 is inverted to “L”, and the main pulse signal Vd3 also becomes “L”. Therefore, the drive voltage Vgs3 becomes “H”, and the input side main switch 33 is turned off. The voltage Vq3 of the input side main switch 33 decreases, the main rectifier 41 becomes conductive, and the magnetic energy stored in the inductor 21 is passed through the seventh rectifier 121 to the capacitor of the seventh smoother 122. Is further discharged as a current for charging.
[0068]
When the current I23 of the inductor 23 becomes zero at time t23 in FIG. 9, the voltage of the inductor 23 starts to oscillate, and this oscillation causes the output of the comparator 760 to repeat “H” and “L” alternately. . When the output of the comparator 760 first becomes “H”, the flip-flop is set, and the inductor detection signal Vl becomes “H”.
As described above, the multi-output DC-DC converter according to the third embodiment has a configuration in which two two-stone buck-boost converters share the input-side main switch 33, the output-side main switch 34, and the inductor 23. I understand that
[0069]
FIG. 10 shows that the seventh output voltage Vo7 is higher, the seventh error signal Ve7 does not cross the sawtooth voltage Vt, the eighth output voltage Vo8 is lower, and the voltage (Ve8−Vos) is sawtooth. It is an operation | movement waveform diagram of each part when not crossing the voltage Vt.
In the case of the operation shown in FIG. 10, since the output of the comparator 751 is always “H” in the pulse width control circuit 75, when the first pulse signal Vt1 is “L”, the output of the AND circuit 757 is “ H ”. Therefore, the main pulse signal Vd3 output via the OR circuit 75B is also “H”, and the drive voltage Vgs3 is “L”. The seventh output voltage Vo7 is controlled by the on / off operation of the output side main switch 34 when the input side main switch 33 is turned on for one cycle. That is, the two-stone buck-boost converter that outputs the seventh output voltage Vo7 operates as a boost converter.
On the other hand, since the output of the comparator 756 is always “L”, the output of the AND circuit 75A is also “L”. When the first pulse signal Vt1 is “H”, the output of the AND circuit 759 is also “L”, so the main pulse signal Vd4 output via the OR circuit 75C is also “L”, and the drive voltage Vgs4 is “ L ". The eighth output voltage Vo8 is controlled by the on / off operation of the input side main switch 33 when the output side main switch 34 is turned off for one cycle. That is, the two-stone buck-boost converter that outputs the eighth output voltage Vo8 operates as a step-down converter.
[0070]
The inductor detection circuit 76 detects the falling edge of the main pulse signal Vd3 or the main pulse signal Vd4, resets the flip-flop by a one-shot pulse that is output, and outputs “L” as the inductor detection signal Vl. Then, the flip-flop is set by a one-shot pulse output by detecting the rising edge of the voltage of the inductor 23, and "H" is output as the inductor detection signal Vl.
In FIG. 10, the input-side main switch 33 is in the period of time t10 to t20 when the first pulse signal Vt1 is “H”, that is, during the period of operation as the step-down converter that controls the eighth output voltage Vo8. The inductor detection signal Vl becomes “L” at time t11 when the power is turned off, and becomes “H” at time t12 when the current flowing through the inductor 23 becomes zero and the voltage of the inductor 23 is inverted.
Next, in a period from time t20 to t30 when the first pulse signal Vt1 is “L”, that is, a period in which the first pulse signal Vt1 is operating as a boost converter that controls the seventh output voltage Vo7, the output side main switch 34 is operated. The inductor detection signal Vl becomes “L” at time t21 when the power is turned off, and becomes “H” at time t22 when the current flowing through the inductor 23 becomes zero and the voltage of the inductor 23 is inverted.
[0071]
As can be seen from the operation of the inductor detection circuit 76 as described above, the inductor detection signal Vl becomes “L” when a current flows through the inductor 23 via the seventh rectifier 121 or the eighth rectifier 221. When current stops flowing, it becomes “H”. In the above description, when the clock signal Vck of the oscillation circuit 72 outputs “H”, the inductor detection signal Vl is “H”, so that the first frequency divider 731 of the frequency divider circuit 73 receives the clock signal. Vck is input, and the first pulse signal Vt1 output from the first frequency divider 731 is ½ of the frequency f of Vck.
[0072]
Also in the multi-output DC-DC converter of the third embodiment, in the normal operation, the current flowing through the inductor 23 becomes zero during one cycle as in the multi-output DC-DC converter of the first embodiment. It is desirable to design as follows. However, the current flowing through the inductor 23 may not become zero during one cycle. FIG. 11 shows the operation when the seventh load 123 becomes abnormally heavy and the current flowing through the seventh rectifying means 121 does not become zero during one cycle.
[0073]
At time t20 in FIG. 11, as with time t20 in FIG. 10, the first pulse signal Vt1 becomes “L”, the drive voltage Vgs3 becomes “L”, and the drive voltage Vgs4 becomes “H”. Both the switch 33 and the output side main switch 34 are turned on. In the operation of FIG. 11, the seventh load 123 is abnormally heavy, and this state continues until t23 with a delay from t21 in FIG. At time t23, the output main switch 34 is turned off, and the magnetic energy stored in the inductor 23 is released through the seventh rectifying means 121 as a current for charging the seventh smoothing means 122. At the same time, the inductor detection signal Vl is reset to “L”.
[0074]
At time t30 in FIG. 11, a pulse is generated in the clock signal Vck, but the magnetic energy of the inductor 23 continues to be released, that is, the voltage across the inductor 23 does not change, and the inductor detection signal Vl remains “L”. It is. For this reason, the AND circuit 730 to which the clock signal Vck and the inductor detection signal Vl are input outputs “L” even when the clock signal Vck becomes “H”, and the first frequency divider 731 changes the state. Do not change.
[0075]
At time t31 in FIG. 11, when the current I23 of the inductor 23 becomes zero, the inductor detection signal Vl becomes “H”. When a pulse is generated in the clock signal Vck at time t40, the first frequency divider 731 inverts the output and the next switching period is started. After time t40, the pulse widths of the drive voltage Vgs3 and the drive voltage Vgs4 are set and output so as to control the eighth output voltage Vo8.
[0076]
As described above, according to the third embodiment, the input-side main switch 33, the output-side main switch 34, the main rectifying means 41, and the inductor 23 are shared, and the two buck-boost outputs are efficiently performed with a small number of parts. Can be stabilized. Of course, the number of outputs in the present embodiment is not limited to two. In theory, it is possible to cope with any number of outputs by adding an auxiliary switch, a rectifier, and a smoother and increasing the number of divisions of the switching frequency. .
Further, according to the third embodiment, it is desirable that the current flowing through the inductor 23 within one cycle becomes zero. However, even when the current does not reach zero within one period due to an abnormal situation such as overload, the operation can be postponed until the period when the current becomes zero by ignoring the next clock signal Vck. Such a function that the inductor 23 can always be operated with current discontinuity can improve the drooping characteristic by the combination with the overcurrent protection circuit, and the multiple output DC of the first embodiment described above. -It has the same effect as the multi-output DC-DC converter of Embodiment 2 with respect to the DC converter.
[0077]
<< Embodiment 4 >>
Next, a multi-output DC-DC converter according to Embodiment 4 of the present invention will be described with reference to the accompanying drawings. In the first embodiment and the second embodiment described above, the multiple output DC-DC converter of the present invention that controls a plurality of boosted outputs or inverted outputs and in the third embodiment controls a plurality of step-up / step-down outputs has been described. Furthermore, according to the present invention, it is also possible to control a plurality of different types of outputs.
FIG. 12 is a circuit diagram showing a configuration of a multi-output DC-DC converter according to Embodiment 4 of the present invention. 12, components having the same functional configuration as those described in the first to third embodiments are denoted by the same reference numerals and description thereof is omitted.
[0078]
As shown in FIG. 12, the input DC voltage Ei is input from the input DC power supply 1 to the multi-output DC-DC converter according to the fourth embodiment of the present invention. In parallel with the input DC power source 1, a series circuit including an input side main switch 33 made of a P-channel MOSFET, a main rectifier 41 made of a diode, and an input side auxiliary switch 40 is connected. In parallel with the series circuit of the main rectifier 41 and the input side auxiliary switch 40, a series circuit of the inductor 24 and the output side main switch 34 composed of an N-channel MOSFET is connected. Further, in parallel with the series circuit of the main rectifying means 41 and the input side auxiliary switch 40, a series circuit of a fourth rectifying means 111 made of a diode and a fourth smoothing means 112 made of a capacitor is connected. The fourth output voltage Vo4 is output from the smoothing means 112 to the fourth load 113. Further, in parallel with the series circuit of the main rectifier 41 and the input side auxiliary switch 40, there are an auxiliary switch 210 made of an N-channel MOSFET, a fifth rectifier 211 made of a diode, and a fifth smoothing means 212 made of a capacitor. A series circuit is connected, and the fifth output voltage Vo5 is output from the fifth smoothing means 212 to the fifth load 213. Further, a series circuit of a seventh rectifier 121 made of a diode and a seventh smoother 122 made of a capacitor is connected in parallel with the output side main switch 34, and the seventh output voltage is output from the seventh smoother 122. Vo7 is output to the seventh load 123. Further, in parallel with the output side main switch 34, a series circuit of an auxiliary switch 220 made of an N-channel MOSFET, an eighth rectifying means 221 made of a diode, and an eighth smoothing means 222 made of a capacitor is connected. The eighth output voltage Vo8 is output from the smoothing means 222 to the second load 223.
[0079]
In the control circuit 80, the detection circuit 81 detects each of the fourth output voltage Vo4, the fifth output voltage Vo5, the seventh output voltage Vo7, and the eighth output voltage Vo8, and the fourth error signal Ve4. The fifth error signal Ve5, the seventh error signal Ve7, and the eighth error signal Ve8 are output. The oscillation circuit 82 outputs the clock signal Vck, and the frequency dividing circuit 83 divides the clock signal Vck. The auxiliary switch drive circuit 84 outputs a drive voltage Vgs40, a drive voltage Vgs41, and a drive voltage Vgs42 for driving the input side auxiliary switch 40, the auxiliary switch 210, and the auxiliary switch 220 according to the output of the frequency divider circuit 83, respectively. The pulse width control circuit 85 receives the clock signal Vck and the output of the frequency divider circuit 83, and outputs the fourth error signal Ve4, the fifth error signal Ve5, the seventh error signal Ve7, and the eighth error signal Ve8. Based on this, the main pulse signal Vd3 in which the on / off period of the input side main switch 33 is set and the main pulse signal Vd4 in which the on / off period of the output side main switch 34 is set are output. Inductor detection circuit 86 detects the voltage across inductor 24 and outputs inductor detection signal Vl to frequency divider 83. The main switch drive circuit 87 receives the main pulse signal Vd3 and outputs the drive voltage Vgs3 that drives the input side main switch 33, and receives the main pulse signal Vd4 and the drive voltage Vgs4 that drives the output side main switch 34. Output each.
[0080]
FIG. 13 is a circuit diagram showing the configuration of the control circuit 80 in more detail. In FIG. 13, the detection circuit 81 divides each output voltage Vo4, Vo5, Vo7, Vo8 by a resistor or the like and compares and amplifies it with a reference voltage, and each error signal Ve4 corresponding to each output voltage Vo4, Vo5, Vo7, Vo8 , Ve5, Ve7, Ve8 are output. Therefore, the configuration is the same as that already described with reference to FIG. 2 and FIG. Each of the error signals Ve4, Ve5, Ve7, Ve8 decreases when the corresponding output voltage Vo4, Vo5, Vo7, Vo8 is higher than a desired voltage, and increases when it is lower. In the frequency divider 83, the clock signal Vck is input to the AND circuit 830, and the first frequency divider 831 outputs the first pulse signal Vt1 with the output from the AND circuit 830 as the frequency f / 2, The frequency divider 832 receives the first pulse signal Vt1 and outputs a second pulse signal Vt2 having a frequency f / 4 that is ½. The frequency divider 83 receives an AND circuit 833 to which the first pulse signal Vt1 and the second pulse signal Vt2 are input, and an inverted signal of the first pulse signal Vt1 and the second pulse signal Vt2. The NOR circuit 834, the AND circuit 835 to which the first pulse signal Vt1 and the inverted signal of the second pulse signal Vt2 are input, and the first pulse signal Vt1 and the second pulse signal Vt2 are input. NOR circuit 836.
[0081]
In the fourth embodiment, the output of the AND circuit 833 is the third pulse signal Vt3, the output of the NOR circuit 834 is the drive signal Vd21, the output of the AND circuit 835 is the fourth pulse signal Vt4, and the output of the NOR circuit 836 is the drive. The signal is Vd22. The other input of the AND circuit 830 is an inductor detection signal Vl output from an inductor detection circuit 86 described later.
For convenience of explanation, each output of the frequency dividing circuit 83 is divided into a first pulse signal Vt1, a second pulse signal Vt2, a third pulse signal Vt3, a fourth pulse signal Vt4, a drive signal Vd21, and a drive signal Vd22. Although named, these are frequency-divided signals.
[0082]
The auxiliary switch drive circuit 84 inverts the second pulse signal Vt2 of the frequency divider circuit 83 and amplifies the power to output a drive voltage Vgs40, and the power supply amplifies and drives the drive signal Vd21 of the frequency divider circuit 83. The amplifier 841 that outputs the voltage Vgs21 and the amplifier 842 that amplifies the drive signal Vd22 of the frequency divider circuit 83 and outputs the drive voltage Vgs22.
[0083]
In the pulse width control circuit 85, the sawtooth voltage generator 850 outputs a sawtooth voltage Vt whose potential increases or decreases in synchronization with the clock signal Vck. The comparator 851 compares the fourth error signal Ve4 and the sawtooth voltage Vt, the comparator 852 compares the fifth error signal Ve5 and the sawtooth voltage Vt, and the comparator 853 compares the seventh error signal Ve7. And the sawtooth voltage Vt, and the comparator 854 compares the eighth error signal Ve8 and the sawtooth voltage Vt. The subtraction circuit 855 subtracts a predetermined voltage from the seventh error signal Ve7 and outputs a voltage (Ve7−Vos). The subtraction circuit 856 subtracts the predetermined voltage Vos from the eighth error signal Ve8 to generate a voltage (Ve8). -Vos) is output. The comparator 857 compares the subtracted voltage (Ve7−Vos) with the sawtooth voltage Vt, and the comparator 858 compares the subtracted voltage (Ve8−Vos) with the sawtooth voltage Vt. In the pulse width control circuit 85, the output of the comparator 851 and the third pulse signal Vt3 are input to the AND circuit 859, and the output of the comparator 852 and the drive signal Vd21 are input to the AND circuit 85A. The output of the comparator 853 and the fourth pulse signal Vt4 are input to 85B, the output of the comparator 854 and the drive signal Vd22 are input to the AND circuit 85C, and the output of the comparator 857 is input to the AND circuit 85D. The fourth pulse signal Vt4 is input, and the output of the comparator 858 and the drive signal Vd22 are input to the AND circuit 85E. The OR circuit 85F receives the outputs of the AND circuit 859, the AND circuit 85A, the AND circuit 85B, and the AND circuit 85C, and outputs the main pulse signal Vd3. The OR circuit 85G receives the second pulse signal Vt2, the outputs of the AND circuit 85D and the AND circuit 85E, and outputs the main pulse signal Vd4.
[0084]
The inductor detection circuit 86 has the same configuration and operation as the inductor detection circuit 76 of the multi-output DC-DC converter of Embodiment 3 shown in FIG. 8 described above, and a description thereof will be omitted.
The main switch drive circuit 87 includes an amplifier 873 that inverts the main pulse signal Vd3 and amplifies the power to output the drive voltage Vgs3, and an amplifier 874 that amplifies the main pulse signal Vd4 and outputs the drive voltage Vgs4. .
[0085]
FIG. 14 is a waveform diagram during normal operation of the above signals and voltages, the voltage across the inductor 24 (Vq3-Vq4), and the current I24 flowing through the inductor 24. Here, the normal operation refers to a state where the current flowing through the input side main switch 33 is a predetermined value or less and the input / output voltage is stable.
First, the normal operation of the multi-output DC-DC converter according to the fourth embodiment of the present invention will be described with reference to FIGS.
[0086]
At time t10 in FIG. 14, it is assumed that the sawtooth wave signal Vt starts to rise and both the first pulse signal Vt1 and the second pulse signal Vt2 become “H”. At this time, only the third pulse signal Vt3 becomes “H” at other outputs from the frequency divider 83, and the drive signal Vd21, the fourth pulse signal Vt4, and the drive signal Vd22 become “L”. Accordingly, the drive voltage Vgs40, the drive voltage Vgs21, and the drive voltage Vgs22 are all “L”, and the input side auxiliary switch 40, the auxiliary switch 210, and the auxiliary switch 220 are turned off. Since the drive voltage Vgs4 is “H”, the output side main switch 34 is turned on. On the other hand, of the outputs of the comparators 851 to 854, only the output of the comparator 851 that takes a logical product with the third pulse signal Vt3 that is “H” is output as the main pulse signal Vd3 via the OR circuit 85F. The The main switch drive circuit 87 outputs “L” as the drive voltage Vgs3, and turns on the input side main switch 33. At this time, the input DC voltage Ei is applied to the inductor 24 and magnetic energy is stored. At this time, the inductor detection signal Vl of the inductor detection circuit 86 is assumed to be “H”.
[0087]
When the sawtooth signal Vt and the fourth error signal Ve4 intersect at time t11 in FIG. 14, the output of the comparator 851 is inverted to “L” and the main pulse signal Vd3 also becomes “L”. Therefore, the drive voltage Vgs3 becomes “H”, and the input side main switch 33 is turned off. At the same time, the inductor detection signal Vl becomes “L” by the fall of the main pulse signal Vd3. When the input side main switch 33 is turned off, the voltage Vq3 of the input side main switch 33 decreases, and the fourth rectifier 111 is turned on. A fourth output voltage Vo4, which is a negative voltage, is applied to the inductor 24. A current for charging the capacitor of the fourth smoothing means 112 flows through the fourth rectifying means 111 to the inductor 24, and magnetic energy is released. Is done.
[0088]
When the current I24 of the inductor 24 flowing through the fourth rectifier 111 becomes zero at time t12 in FIG. 14, the voltage (Vq3-Vq4) of the inductor 24 starts to oscillate due to resonance between its own inductance and parasitic capacitance. The inductor detection signal Vl becomes “H” by the first rise of the voltage of the inductor 24.
[0089]
At time t20 in FIG. 14, the sawtooth wave signal Vt rapidly decreases and then starts to rise, and the first pulse signal Vt1 becomes “L” and the second pulse signal Vt2 remains “H”. At this time, only the drive signal Vd21 becomes “H” at other outputs from the frequency divider 83, and the third pulse signal Vt3, the fourth pulse signal Vt4, and the drive signal Vd22 become “L”. Accordingly, the drive voltage Vgs40 and the drive voltage Vgs22 are both “L”, and the input side auxiliary switch 40 and the auxiliary switch 220 are turned off. Since the drive voltage Vgs21 and the drive voltage Vgs4 are “H”, the auxiliary switch 210 and the output side main switch 34 are turned on. On the other hand, of the outputs of the comparators 851 to 854, only the output of the comparator 852 that is ANDed with the drive signal Vd21 that is “H” is output as the main pulse signal Vd3 via the OR circuit 85F. The input main switch 33 is turned on, the input DC voltage Ei is applied to the inductor 24, and magnetic energy is stored.
[0090]
When the sawtooth signal Vt and the fifth error signal Ve5 intersect at time t21 in FIG. 14, the output of the comparator 852 is inverted to “L”, and the main pulse signal Vd3 also becomes “L”. Therefore, the drive voltage Vgs3 becomes “H”, and the input side main switch 33 is turned off. At the same time, the inductor detection signal Vl becomes “L” by the fall of the main pulse signal Vd3. As the input side main switch 33 is turned off, the voltage Vq3 of the input side main switch 33 decreases and the auxiliary switch 210 is in the on state, so that the fifth rectifier 211 is turned on. A fifth output voltage Vo5 which is a negative voltage is applied to the inductor 24. A current for charging the capacitor of the fifth smoothing means 212 flows through the fifth rectifying means 211 to the inductor 24, and the magnetic energy is released. Is done.
[0091]
When the current I24 of the inductor 24 flowing through the fifth rectifier 211 becomes zero at time t22 in FIG. 14, the voltage (Vq3-Vq4) of the inductor 24 starts to oscillate due to resonance between its own inductance and parasitic capacitance. The inductor detection signal Vl becomes “H” by the first rise of the voltage of the inductor 24.
[0092]
At time t30 in FIG. 14, the sawtooth wave signal Vt suddenly decreases and then starts to rise, and the first pulse signal Vt1 becomes “H” and the second pulse signal Vt2 becomes “L”. At this time, only the fourth pulse signal Vt4 becomes “H” at other outputs from the frequency divider 83, and the third pulse signal Vt3, the drive signal Vd21, and the drive signal Vd22 become “L”. Therefore, the drive signal Vd21 and the drive voltage Vgs22 are both “L”, and the auxiliary switch 210 and the auxiliary switch 220 are turned off. Since the drive voltage Vgs40 is “H”, the input side auxiliary switch 40 is turned on. On the other hand, among the outputs of the comparators 851 to 854, only the output of the comparator 853 that is ANDed with the fourth pulse signal Vt4 that is “H” is output as the main pulse signal Vd3 via the OR circuit 85F. Is done. Further, the output of the comparator 857, which is ANDed with the fourth pulse signal Vt4 which is “H” among the outputs of the comparators 857 to 858, is output as the main pulse signal Vd4 via the OR circuit 85G. The Both the input-side main switch 33 and the output-side switch 34 are turned on, and the input DC voltage Ei is applied to the inductor 24 and magnetic energy is stored.
[0093]
When the sawtooth signal Vt crosses the voltage (Ve7−Vos) at time t31 in FIG. 14, the output of the comparator 857 is inverted to “L”, and the main pulse signal Vd4 also becomes “L”. Therefore, the drive voltage Vgs4 becomes “L”, and the output side main switch 34 is turned off. At the same time, the inductor detection signal Vl becomes “L” by the fall of the main pulse signal Vd4. At this time, if the seventh output voltage Vo7 is higher than the input DC voltage Ei, the magnetic energy stored in the inductor 24 charges the capacitor of the seventh smoothing means 122 via the seventh rectifying means 121. Is released as a current.
[0094]
When the sawtooth signal Vt crosses the seventh error signal Ve7 at time t32 in FIG. 14, the output of the comparator 853 is inverted to “L”, and the main pulse signal Vd3 also becomes “L”. Therefore, the drive voltage Vgs3 becomes “H”, and the input side main switch 33 is turned off. The voltage Vq3 of the input side main switch 33 decreases, the main rectifier 41 becomes conductive, and the magnetic energy stored in the inductor 24 is passed through the seventh rectifier 121 to the capacitor of the seventh smoother 122. Is further discharged as a current for charging.
When the current I24 of the inductor 24 becomes zero at time t33 in FIG. 14, the inductor detection signal Vl becomes “H”.
[0095]
At time t40 in FIG. 14, the sawtooth wave signal Vt suddenly decreases and then starts to rise, and the first pulse signal Vt1 becomes “L” and the second pulse signal Vt2 remains “L”. At this time, only the drive signal Vd22 becomes “H” at other outputs from the frequency divider 83, and the third pulse signal Vt3, the drive signal Vd21, and the fourth pulse signal Vt4 become “L”. Accordingly, the drive signal Vd21 becomes “L”, the auxiliary switch 210 is turned off, the drive voltage Vgs22 becomes “H”, and the auxiliary switch 220 is turned on. Since the drive voltage Vgs40 is “H”, the input side auxiliary switch 40 is turned on. On the other hand, only the output of the comparator 854 that is ANDed with the drive signal Vd22 that is “H” among the outputs of the comparators 851 to 854 is output as the main pulse signal Vd3 via the OR circuit 85F. Further, among the outputs of the comparators 857 to 858, the output of the comparator 858 that is ANDed with the drive signal Vd22 that is “H” is output as the main pulse signal Vd4 via the OR circuit 85G. Both the input-side main switch 33 and the output-side switch 34 are turned on, and the input DC voltage Ei is applied to the inductor 24 and magnetic energy is stored.
[0096]
When the sawtooth signal Vt and the voltage (Ve8−Vos) intersect at t41 in FIG. 14, the output of the comparator 858 is inverted to “L”, and the main pulse signal Vd4 also becomes “L”. Therefore, the drive voltage Vgs4 becomes “L”, and the output side main switch 34 is turned off. At the same time, the inductor detection signal Vl becomes “L” by the fall of the main pulse signal Vd4. As the output main switch 34 is turned off, the voltage Vq4 of the output main switch 34 increases. At this time, if the eighth output voltage Vo8 is lower than the input DC voltage Ei, the auxiliary switch 220 is in the ON state, so that the inductor 24 has a voltage difference between the input DC voltage Ei and the eighth output voltage Vo8. Is applied. A current for charging the capacitor of the eighth smoothing means 222 flows through the inductor 24 through the eighth rectifying means 221, and magnetic energy is further accumulated.
[0097]
When the sawtooth signal Vt and the eighth error signal Ve8 intersect at time t42 in FIG. 14, the output of the comparator 854 is inverted to “L”, and the main pulse signal Vd3 also becomes “L”. Therefore, the drive voltage Vgs3 becomes “H”, and the input side main switch 33 is turned off. When the input side main switch 33 is turned off, the voltage Vq3 of the input side main switch 33 decreases, and the main rectifier 41 becomes conductive. An eighth output voltage Vo8 is applied to the inductor 24, a current for charging the capacitor of the eighth smoothing means 222 flows through the eighth rectifying means 221, and magnetic energy is released. When the current I24 of the inductor 24 flowing through the eighth rectifier 221 becomes zero at time t43 in FIG. 14, the inductor detection signal Vl becomes “H”.
[0098]
As described above, in the multi-output DC-DC converter according to the fourth embodiment, two inverting converters and two two-stone buck-boost converters share the input main switch 33, the output main switch 34, and the inductor 24. It can be seen that the configuration is as follows.
Also in the multi-output DC-DC converter of the fourth embodiment, in the normal operation, the current flowing through the inductor 24 is zero during one cycle, as in the multi-output DC-DC converter of the other embodiments described above. It is desirable to design so that However, the current flowing through the inductor 24 may not become zero by the end of one cycle. FIG. 15 is a waveform diagram showing the operation when the fourth load 113 becomes abnormally heavy and the current flowing through the fourth rectifier 111 does not become zero during one cycle.
[0099]
At time t10 in FIG. 15, the drive voltage Vgs3 is "L" and the drive voltage Vgs4 is "H", and both the input side main switch 33 and the output side main switch 34 are turned on. Since the fourth load 113 is abnormally heavy, this state continues until t13 later than t11 in FIG. At time t13, the input side main switch 33 is turned off, and the magnetic energy stored in the inductor 24 is released through the fourth rectifying means 111 as a current for charging the fourth smoothing means 112. At the same time, the inductor detection signal Vl is reset to “L”.
[0100]
At time t20 in FIG. 15, a pulse is generated in the clock signal Vck. However, the release of the magnetic energy of the inductor 24 continues, that is, the voltage across the inductor 24 does not change, and the inductor detection signal Vl remains “L”. Therefore, the AND circuit 830 to which the clock signal Vck and the inductor detection signal Vl are input outputs “L” even when the clock signal Vck becomes “H”, and the first frequency divider 831 changes the state. Do not change.
[0101]
When the current I24 of the inductor 24 becomes zero at time t23 in FIG. 15, the inductor detection signal Vl becomes “H”. When a pulse is generated in the clock signal Vck at time t30, the first frequency divider 831 inverts the output and the next switching cycle is started. After time t30, the pulse widths of the drive voltage Vgs3 and the drive voltage Vgs4 are set and output so as to control the fifth output voltage Vo5.
[0102]
As described above, according to the fourth embodiment, the input main switch 33, the output main switch 34, and the inductor 24 are shared, so that two inverted outputs and two step-up / step-down outputs are efficiently performed with a small number of parts. Can be stabilized. Of course, the number of outputs of the multi-output DC-DC converter of this embodiment is not limited to two, but theoretically by adding an auxiliary switch, a rectifier, and a smoother and increasing the number of divisions of the switching frequency. Can handle any number of outputs.
Further, according to the fourth embodiment, it is desirable that the current flowing through the inductor 24 within one cycle is zero. However, even when the current does not reach zero within one cycle due to an abnormal situation such as overload, The operation can be postponed until the period when the current becomes zero by ignoring the clock signal Vck. Such a function that the inductor 24 can always be operated with current discontinuity can improve the drooping characteristic by combining with the overcurrent protection circuit, and the multiple output DC-DC of the first embodiment. This has the same effect as the multi-output DC-DC converter of the second embodiment for the converter.
[0103]
【The invention's effect】
As described above in detail, the multi-output DC-DC converter of the present invention has a high efficiency and a plurality of arbitrary outputs with a small number of parts by sharing the main switch and the inductor. Has an excellent effect of being controllable. In addition, although it is desirable that the current flowing through the inductor within one cycle is zero, even when the current does not reach zero within one cycle due to an abnormal situation such as an overload, the multi-output DC-DC converter of the present invention Operation can be postponed until the period when the current becomes zero. Such a function of the present invention can improve the drooping characteristic by combining with the overcurrent protection circuit, and has an excellent effect that the reliability is greatly improved.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing a multi-output DC-DC converter according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a control circuit of the multi-output DC-DC converter according to Embodiment 1 of the present invention.
FIG. 3 is an operation waveform diagram showing an operation of the multi-output DC-DC converter in Embodiment 1 of the present invention.
FIG. 4 is a circuit configuration diagram showing a multi-output DC-DC converter in Embodiment 2 of the present invention.
FIG. 5 is a characteristic diagram showing an overcurrent drooping characteristic of a multi-output DC-DC converter according to a second embodiment of the present invention.
FIG. 6 is a circuit configuration diagram showing another application example of the multi-output DC-DC converter according to Embodiment 2 of the present invention.
FIG. 7 is a circuit configuration diagram showing a multi-output DC-DC converter according to a third embodiment of the present invention.
FIG. 8 is a circuit diagram showing a configuration of a control circuit of a multi-output DC-DC converter in Embodiment 3 of the present invention.
FIG. 9 is an operation waveform diagram showing an operation of the multi-output DC-DC converter according to the third embodiment of the present invention.
FIG. 10 is an operation waveform diagram showing an operation of the multi-output DC-DC converter in Embodiment 3 of the present invention.
FIG. 11 is an operation waveform diagram showing an operation of the multi-output DC-DC converter according to the third embodiment of the present invention.
FIG. 12 is a circuit configuration diagram showing a multi-output DC-DC converter according to a fourth embodiment of the present invention.
FIG. 13 is a circuit diagram showing a configuration of a control circuit of a multi-output DC-DC converter according to Embodiment 3 of the present invention.
FIG. 14 is an operation waveform diagram showing an operation of the multi-output DC-DC converter according to the fourth embodiment of the present invention.
FIG. 15 is an operation waveform diagram showing an operation of the multi-output DC-DC converter according to the fourth embodiment of the present invention.
FIG. 16 is a circuit configuration diagram showing a conventional multi-output DC-DC converter.
FIG. 17 is a circuit configuration diagram showing a conventional multi-output DC-DC converter.
[Explanation of symbols]
1 Input DC power supply
21 Inductor
31 Main switch
50 Control circuit
51 Output detection circuit
52 Oscillator circuit
53 frequency divider
54 Auxiliary switch drive circuit
55 Pulse width control circuit
56 Inductor detection circuit
57 Main switch drive circuit
101 First rectification means
102 1st smoothing means
200 First auxiliary switch
201 Second rectification means
202 second smoothing means
300 Second auxiliary switch
301 third rectifying means
302 third smoothing means

Claims

An input DC voltage source, a main switch, an inductor to which an input DC voltage from the input DC voltage source is applied when the main switch is on, and a voltage generated at the inductor when the main switch is off N (N is an integer of 2 or more) rectifying and smoothing circuits, and a control circuit,
Each of the rectifying / smoothing circuits has a rectifying unit and a smoothing unit connected in series, and at least (N-2) auxiliary switches in which the rectifying / smoothing circuits are connected in series with the rectifying unit, Having the configuration of supplying the voltage of the smoothing means to the load as an output voltage;
The control circuit outputs a drive pulse for turning on and off the main switch at a predetermined switching cycle, and selectively turns off the auxiliary switch over one switching cycle of the drive pulse, and has an on-state auxiliary switch. When the pulse width of the drive pulse is controlled so that the output voltage from the rectifying / smoothing circuit becomes a predetermined voltage, and any auxiliary switch is in the OFF state, the output voltage from the rectifying / smoothing circuit having no auxiliary switch is The pulse width of the drive pulse is controlled to be a predetermined voltage, and the voltage of the inductor or the current flowing through the inductor is detected. When the current flowing through the inductor does not reach zero within the one switching period, Do not turn on the main switch until at least the current flowing through the inductor becomes zero. Multiple output DC-DC converter which is characterized by being configured so.

The multi-output DC-DC converter according to claim 1, wherein all or part of the main switch, the inductor, and the rectifying / smoothing circuit constitute a boost converter or an inverting converter.

The main switch is composed of an input side main switch and an output side main switch arranged with the inductor interposed therebetween, and a main rectifying means is provided between a connection point of the inductor and the input side main switch and an input DC power source. The multi-output DC-DC converter according to claim 1, wherein a two-stone type buck-boost converter is configured by the main switch, the inductor, the main rectifier, and all or part of the rectifying / smoothing circuit.

It has an input side auxiliary switch connected in series with the main rectifying means, and has a series circuit of the rectifying means and the smoothing means in parallel with the series circuit of the main rectifying means and the input side auxiliary switch so that a negative voltage is generated. 4. The multi-output DC-DC converter according to claim 3, wherein the multi-output DC-DC converter is configured to output.

5. The multi-output DC− according to claim 4, further comprising a series circuit of an auxiliary switch, a rectifying means and a smoothing means in parallel with the series circuit of the main rectifying means and the input side auxiliary switch to output a negative voltage. DC converter.

The control circuit includes:
An output detection circuit that detects each output voltage and outputs an error signal corresponding to each output voltage;
An oscillation circuit that outputs a clock signal of a predetermined frequency;
An inductor detection circuit that detects the voltage of the inductor or the current flowing through the inductor and outputs an inductor detection signal;
A frequency dividing circuit that receives the inductor detection signal and the clock signal and outputs a frequency-divided signal obtained by frequency-dividing the clock signal when the current flowing through the inductor is zero;
An auxiliary switch driving circuit for driving the auxiliary switches on and off in accordance with the divided signal;
A pulse that receives the clock signal, the frequency-divided signal, and the error signals, and outputs a main pulse signal whose pulse width is controlled so as to control an output voltage corresponding to an auxiliary switch that turns on the frequency-divided signal The multi-output DC-DC converter according to claim 1, further comprising a width control circuit.

The inductor detection circuit becomes high (H) or low (L) when the main switch is turned off, and low (L) or high (H) when the flyback voltage generated in the inductor falls below a predetermined voltage value. 7. The multi-output DC-DC converter according to claim 6, wherein an inductor detection signal is output.

7. The multi-output DC− according to claim 1, wherein the control circuit is configured to detect a current flowing through the main switch or the inductor, and to turn off the main switch when the current value reaches a predetermined value. DC converter.