JP2021035205A - Semiconductor switching unit - Google Patents
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Abstract
Description
本発明の実施形態は、半導体スイッチングユニットに関する。 Embodiments of the present invention relate to semiconductor switching units.
直列に接続された複数の半導体スイッチング素子と、複数の半導体スイッチング素子のそれぞれに並列に接続された複数のスナバ回路と、を備えた半導体スイッチングユニットが知られている。半導体スイッチングユニットは、例えば、電力変換装置などに用いられている。 A semiconductor switching unit including a plurality of semiconductor switching elements connected in series and a plurality of snubber circuits connected in parallel to each of the plurality of semiconductor switching elements is known. The semiconductor switching unit is used in, for example, a power conversion device.
こうした半導体スイッチングユニットでは、複数の半導体スイッチング素子をターンオフし、電流を遮断すると、スナバ回路に電流が転流する際に、サージ電圧が発生する。このサージ電圧が大きくなると、半導体スイッチング素子を破損させてしまう可能性が生じる。すなわち、サージ電圧は、半導体スイッチングユニットの遮断可能電流を小さくさせてしまう要因となる。 In such a semiconductor switching unit, when a plurality of semiconductor switching elements are turned off and the current is cut off, a surge voltage is generated when the current is transferred to the snubber circuit. If this surge voltage becomes large, there is a possibility that the semiconductor switching element will be damaged. That is, the surge voltage becomes a factor that reduces the interruptable current of the semiconductor switching unit.
このため、半導体スイッチングユニットでは、電流遮断時に発生するサージ電圧を抑制し、遮断可能電流を大きくできるようにすることが望まれる。 Therefore, in the semiconductor switching unit, it is desired to suppress the surge voltage generated at the time of current interruption so that the interruptable current can be increased.
本発明の実施形態は、電流遮断時に発生するサージ電圧を抑制し、遮断可能電流を大きくできるようにした半導体スイッチングユニットを提供する。 An embodiment of the present invention provides a semiconductor switching unit capable of suppressing a surge voltage generated at the time of current interruption and increasing the interruptable current.
本発明の実施形態によれば、所定の方向に並べて設けられるとともに直列に接続された複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子のそれぞれに隣接して前記所定の方向に並べて設けられ、前記複数の半導体スイッチング素子のそれぞれに並列に接続された複数のスナバ回路と、を備え、前記複数のスナバ回路は、前記複数の半導体スイッチング素子をターンオフした際に、前記所定の方向を軸とする軸周りのループ状の電流を流すとともに、互いに隣接する一対の前記スナバ回路間において、前記ループ状の電流の向きが逆向きとなるように配線されている半導体スイッチングユニットが提供される。 According to the embodiment of the present invention, a plurality of semiconductor switching elements provided side by side in a predetermined direction and connected in series, and a plurality of semiconductor switching elements are provided adjacent to each of the plurality of semiconductor switching elements and arranged side by side in the predetermined direction. A plurality of snubber circuits connected in parallel to each of the plurality of semiconductor switching elements are provided, and the plurality of snubber circuits have the predetermined direction as an axis when the plurality of semiconductor switching elements are turned off. Provided is a semiconductor switching unit in which a loop-shaped current flows around an axis and is wired so that the directions of the loop-shaped currents are opposite to each other between a pair of snubber circuits adjacent to each other.
電流遮断時に発生するサージ電圧を抑制し、遮断可能電流を大きくできるようにした半導体スイッチングユニットが提供される。 Provided is a semiconductor switching unit capable of suppressing a surge voltage generated at the time of current interruption and increasing the interruptable current.
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
Hereinafter, each embodiment will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the ratio of the sizes between the parts, and the like are not necessarily the same as the actual ones. Further, even when the same parts are represented, the dimensions and ratios may be different from each other depending on the drawings.
In addition, in the present specification and each figure, the same elements as those described above with respect to the above-mentioned figures are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る半導体スイッチングユニットを模式的に表す回路図である。
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体スイッチングユニットを模式的に表す平面図及び側面図である。
図２（ｂ）は、より詳しくは、図２（ａ）の平面図を矢線Ａ方向に見た側面図である。
(First Embodiment)
FIG. 1 is a circuit diagram schematically showing a semiconductor switching unit according to the first embodiment.
2 (a) and 2 (b) are a plan view and a side view schematically showing the semiconductor switching unit according to the first embodiment.
More specifically, FIG. 2B is a side view of the plan view of FIG. 2A as viewed in the direction of arrow A.
図１、図２（ａ）及び図２（ｂ）に表したように、半導体スイッチングユニット１０は、複数の半導体スイッチング素子１２と、複数のスナバ回路１４と、を備える。 As shown in FIGS. 1, 2 (a) and 2 (b), the semiconductor switching unit 10 includes a plurality of semiconductor switching elements 12 and a plurality of snubber circuits 14.
複数の半導体スイッチング素子１２は、所定の方向に並べて設けられるとともに直列に接続されている。 The plurality of semiconductor switching elements 12 are provided side by side in a predetermined direction and are connected in series.
複数のスナバ回路１４は、複数の半導体スイッチング素子１２のそれぞれに隣接して所定の方向に並べて設けられ、複数の半導体スイッチング素子１２のそれぞれに並列に接続される。 The plurality of snubber circuits 14 are provided adjacent to each of the plurality of semiconductor switching elements 12 in a predetermined direction, and are connected in parallel to each of the plurality of semiconductor switching elements 12.
半導体スイッチングユニット１０は、第１端子１１ａと、第２端子１１ｂと、を有する。第１端子１１ａは、直列に接続された複数の半導体スイッチング素子１２の一端に接続される。第２端子１１ｂは、直列に接続された複数の半導体スイッチング素子１２の他端に接続される。 The semiconductor switching unit 10 has a first terminal 11a and a second terminal 11b. The first terminal 11a is connected to one end of a plurality of semiconductor switching elements 12 connected in series. The second terminal 11b is connected to the other end of a plurality of semiconductor switching elements 12 connected in series.
半導体スイッチングユニット１０は、複数の半導体スイッチング素子１２により、第１端子１１ａと第２端子１１ｂとの間の導通状態と遮断状態とを切り替える。半導体スイッチングユニット１０は、例えば、電力変換装置や遮断器などに用いられる。但し、半導体スイッチングユニット１０の用途は、これらに限ることなく、導通状態と遮断状態との切り替えを必要とする任意の用途でよい。 The semiconductor switching unit 10 switches between a conduction state and a cutoff state between the first terminal 11a and the second terminal 11b by a plurality of semiconductor switching elements 12. The semiconductor switching unit 10 is used, for example, in a power converter, a circuit breaker, or the like. However, the application of the semiconductor switching unit 10 is not limited to these, and may be any application that requires switching between a conduction state and a cutoff state.
また、この例において、半導体スイッチングユニット１０は、直列に接続された４つの半導体スイッチング素子１２と、４つの半導体スイッチング素子１２のそれぞれに並列に接続された４つのスナバ回路１４と、を備えている。半導体スイッチング素子１２及びスナバ回路１４の数は、４つに限ることなく、２つ又は３つでもよいし、５つ以上でもよい。半導体スイッチング素子１２及びスナバ回路１４の数は、必要な耐圧などに応じて適宜設定すればよい。 Further, in this example, the semiconductor switching unit 10 includes four semiconductor switching elements 12 connected in series and four snubber circuits 14 connected in parallel to each of the four semiconductor switching elements 12. .. The number of the semiconductor switching element 12 and the snubber circuit 14 is not limited to four, and may be two, three, or five or more. The number of the semiconductor switching element 12 and the snubber circuit 14 may be appropriately set according to the required withstand voltage and the like.
複数の半導体スイッチング素子１２は、第１主端子１２ａと、第２主端子１２ｂと、制御端子１２ｃと、を有する。隣接する一対の半導体スイッチング素子１２において、１つの半導体スイッチング素子１２の第２主端子１２ｂは、次の半導体スイッチング素子１２の第１主端子１２ａと電気的に接続される。これにより、隣接する一対の半導体スイッチング素子１２が、直列に接続される。制御端子１２ｃは、半導体スイッチング素子１２のオン・オフの切り替えに用いられる。 The plurality of semiconductor switching elements 12 have a first main terminal 12a, a second main terminal 12b, and a control terminal 12c. In a pair of adjacent semiconductor switching elements 12, the second main terminal 12b of one semiconductor switching element 12 is electrically connected to the first main terminal 12a of the next semiconductor switching element 12. As a result, the pair of adjacent semiconductor switching elements 12 are connected in series. The control terminal 12c is used for switching on / off of the semiconductor switching element 12.
複数の半導体スイッチング素子１２には、例えば、ＩＥＧＴ（Injection Enhanced Gate Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの自励式の半導体スイッチング素子が用いられる。例えば、半導体スイッチング素子１２がＩＥＧＴである場合、第１主端子１２ａは、コレクタであり、第２主端子１２ｂは、エミッタであり、制御端子１２ｃは、ゲートである。 For the plurality of semiconductor switching elements 12, for example, self-excited semiconductor switching elements such as IEGT (Injection Enhanced Gate Transistor) and IGBT (Insulated Gate Bipolar Transistor) are used. For example, when the semiconductor switching element 12 is IEGT, the first main terminal 12a is a collector, the second main terminal 12b is an emitter, and the control terminal 12c is a gate.
また、複数の半導体スイッチング素子１２には、例えば、圧接型の半導体スイッチング素子が用いられる。この場合、半導体スイッチング素子１２は、略円板状であり、一方の端面に第１主端子１２ａが設けられ、第１主端子１２ａと反対側の端面に第２主端子１２ｂが設けられる。 Further, for the plurality of semiconductor switching elements 12, for example, a pressure welding type semiconductor switching element is used. In this case, the semiconductor switching element 12 has a substantially disk shape, and the first main terminal 12a is provided on one end surface, and the second main terminal 12b is provided on the end surface opposite to the first main terminal 12a.
圧接型の複数の半導体スイッチング素子１２は、図２（ｂ）に表したように、第１主端子１２ａ及び第２主端子１２ｂが設けられた各端面と直交する方向に積層して使用される。複数の半導体スイッチング素子１２が並ぶ所定の方向は、例えば、複数の半導体スイッチング素子１２の積層方向である。 As shown in FIG. 2B, the plurality of pressure-welded semiconductor switching elements 12 are used by being laminated in a direction orthogonal to each end surface provided with the first main terminal 12a and the second main terminal 12b. .. The predetermined direction in which the plurality of semiconductor switching elements 12 are arranged is, for example, the stacking direction of the plurality of semiconductor switching elements 12.
但し、複数の半導体スイッチング素子１２は、圧接型に限ることなく、例えば、モジュール型のパッケージの半導体スイッチング素子などでもよい。また、複数の半導体スイッチング素子１２は、ＩＥＧＴやＩＧＢＴに限定されるものではない。複数の半導体スイッチング素子１２は、半導体スイッチングユニット１０の用途や必要な耐圧などに応じて適宜選択すればよい。複数の半導体スイッチング素子１２は、所定の方向に並べて設けられ、直列に接続される任意の自励式の半導体スイッチング素子でよい。以下では、複数の半導体スイッチング素子１２が、圧接型である場合を例に、説明を行う。 However, the plurality of semiconductor switching elements 12 are not limited to the pressure welding type, and may be, for example, a semiconductor switching element in a modular package. Further, the plurality of semiconductor switching elements 12 are not limited to IEGT and IGBT. The plurality of semiconductor switching elements 12 may be appropriately selected according to the application of the semiconductor switching unit 10, the required withstand voltage, and the like. The plurality of semiconductor switching elements 12 may be any self-excited semiconductor switching elements provided side by side in a predetermined direction and connected in series. In the following, a case where the plurality of semiconductor switching elements 12 are of the pressure welding type will be described as an example.
半導体スイッチングユニット１０は、例えば、複数の放熱板２０と、一対の絶縁部材２２と、弾性部材２４と、一対の支持体２６、２８と、をさらに備える。 The semiconductor switching unit 10 further includes, for example, a plurality of heat radiating plates 20, a pair of insulating members 22, an elastic member 24, and a pair of supports 26 and 28.
複数の半導体スイッチング素子１２のそれぞれは、複数の放熱板２０のそれぞれの間に設けられる。放熱板２０には、例えば、アルミニウムや銅などの金属材料が用いられる。放熱板２０は、導電性を有する。複数の半導体スイッチング素子１２は、複数の放熱板２０を介して直列に接続される。放熱板２０は、例えば、冷却フィンやヒートシンクなどと呼ばれる場合もある。 Each of the plurality of semiconductor switching elements 12 is provided between the plurality of heat radiating plates 20. For the heat radiating plate 20, for example, a metal material such as aluminum or copper is used. The heat radiating plate 20 has conductivity. The plurality of semiconductor switching elements 12 are connected in series via the plurality of heat radiating plates 20. The heat radiating plate 20 may be called, for example, a cooling fin or a heat sink.
一対の絶縁部材２２の一方は、複数の半導体スイッチング素子１２と複数の放熱板２０との積層体の一端側に設けられる。一対の絶縁部材２２の他方は、複数の半導体スイッチング素子１２と複数の放熱板２０との積層体の他端側に設けられる。換言すれば、複数の半導体スイッチング素子１２と複数の放熱板２０との積層体は、一対の絶縁部材２２の間に設けられる。 One of the pair of insulating members 22 is provided on one end side of a laminate of the plurality of semiconductor switching elements 12 and the plurality of heat radiating plates 20. The other side of the pair of insulating members 22 is provided on the other end side of the laminate of the plurality of semiconductor switching elements 12 and the plurality of heat radiating plates 20. In other words, the laminate of the plurality of semiconductor switching elements 12 and the plurality of heat radiating plates 20 is provided between the pair of insulating members 22.
一対の支持体２６、２８は、複数の半導体スイッチング素子１２と複数の放熱板２０と一対の絶縁部材２２との積層体を支持する。支持体２６は、積層体の一端側を支持する。支持体２８は、積層体の他端側を支持する。すなわち、一対の支持体２６、２８の間に一対の絶縁部材２２が設けられ、一対の絶縁部材２２の間に複数の半導体スイッチング素子１２と複数の放熱板２０との積層体が設けられる。 The pair of supports 26 and 28 support a laminate of a plurality of semiconductor switching elements 12, a plurality of heat radiating plates 20, and a pair of insulating members 22. The support 26 supports one end side of the laminated body. The support 28 supports the other end side of the laminated body. That is, a pair of insulating members 22 are provided between the pair of supports 26 and 28, and a laminate of a plurality of semiconductor switching elements 12 and a plurality of heat radiating plates 20 is provided between the pair of insulating members 22.
弾性部材２４は、一方の絶縁部材２２と支持体２６との間に設けられている。弾性部材２４は、例えば、バネである。弾性部材２４は、複数の半導体スイッチング素子１２と複数の放熱板２０と一対の絶縁部材２２との積層体の熱収縮に起因する圧接力の変化を抑制し、積層体に一定の圧接力が加わるようにする。 The elastic member 24 is provided between one of the insulating members 22 and the support 26. The elastic member 24 is, for example, a spring. The elastic member 24 suppresses a change in the pressure contact force caused by heat shrinkage of the laminate of the plurality of semiconductor switching elements 12, the plurality of heat radiating plates 20, and the pair of insulating members 22, and a constant pressure contact force is applied to the laminate. To do so.
複数のスナバ回路１４のそれぞれは、抵抗素子４０と、コンデンサ４２と、ダイオード４４と、を有する。コンデンサ４２及びダイオード４４は、半導体スイッチング素子１２の第１主端子１２ａと第２主端子１２ｂとの間に直列に接続されている。すなわち、コンデンサ４２及びダイオード４４は、互いに直列に接続され、半導体スイッチング素子１２に対して並列に接続されている。抵抗素子４０は、ダイオード４４に並列に接続されている。 Each of the plurality of snubber circuits 14 has a resistance element 40, a capacitor 42, and a diode 44. The capacitor 42 and the diode 44 are connected in series between the first main terminal 12a and the second main terminal 12b of the semiconductor switching element 12. That is, the capacitor 42 and the diode 44 are connected in series with each other and connected in parallel with the semiconductor switching element 12. The resistance element 40 is connected in parallel to the diode 44.
また、複数のスナバ回路１４のそれぞれは、スナバインダクタンス４６を有する。スナバインダクタンス４６は、実際の素子ではなく、配線などに起因する寄生インダクタンスである。 Further, each of the plurality of snubber circuits 14 has a snubber inductance 46. The snubber inductance 46 is not an actual element but a parasitic inductance caused by wiring or the like.
この例において、スナバ回路１４は、いわゆるＲＣＤスナバ回路である。但し、スナバ回路１４は、ＲＣＤスナバ回路に限ることなく、ＲＣスナバ回路などでもよい。スナバ回路１４は、半導体スイッチング素子１２のスイッチングにともなう過渡的な電圧変動を抑制可能な任意の回路でよい。以下では、スナバ回路１４をＲＣＤスナバ回路として説明を行う。 In this example, the snubber circuit 14 is a so-called RCD snubber circuit. However, the snubber circuit 14 is not limited to the RCD snubber circuit, and may be an RC snubber circuit or the like. The snubber circuit 14 may be any circuit capable of suppressing transient voltage fluctuations associated with switching of the semiconductor switching element 12. Hereinafter, the snubber circuit 14 will be described as an RCD snubber circuit.
また、ダイオード４４には、例えば、半導体スイッチング素子１２と同様の圧接型のダイオードが用いられる。この場合、ダイオード４４は、略円板状であり、一方の端面にアノードが設けられ、アノードと反対側の端面にカソードが設けられる。 Further, for the diode 44, for example, a pressure welding type diode similar to the semiconductor switching element 12 is used. In this case, the diode 44 has a substantially disk shape, and an anode is provided on one end face, and a cathode is provided on the end face opposite to the anode.
圧接型のダイオード４４は、半導体スイッチング素子１２と同様に、積層して使用される。図２（ｂ）に表したように、圧接型のダイオード４４は、半導体スイッチング素子１２と隣接して積層される。また、図２（ａ）に表したように、抵抗素子４０及びコンデンサ４２は、半導体スイッチング素子１２及びダイオード４４に隣接して配置され、ブスバーなどの配線部材を介して電気的に接続される。このように、スナバ回路１４は、半導体スイッチング素子１２に隣接して設けられる。半導体スイッチングユニット１０は、例えば、隣接して設けられた状態で配線された半導体スイッチング素子１２及びスナバ回路１４を１つのモジュールとし、このモジュールを複数積層することによって構成される。 The pressure welding type diode 44 is used by being laminated in the same manner as the semiconductor switching element 12. As shown in FIG. 2B, the pressure welding type diode 44 is laminated adjacent to the semiconductor switching element 12. Further, as shown in FIG. 2A, the resistance element 40 and the capacitor 42 are arranged adjacent to the semiconductor switching element 12 and the diode 44, and are electrically connected via a wiring member such as a bus bar. In this way, the snubber circuit 14 is provided adjacent to the semiconductor switching element 12. The semiconductor switching unit 10 is composed of, for example, a semiconductor switching element 12 and a snubber circuit 14 that are wired adjacent to each other as one module, and a plurality of these modules are stacked.
半導体スイッチングユニット１０は、例えば、複数の放熱板５０と、複数の絶縁部材５２と、一対の絶縁部材５４と、弾性部材５６と、をさらに備える。 The semiconductor switching unit 10 further includes, for example, a plurality of heat radiating plates 50, a plurality of insulating members 52, a pair of insulating members 54, and an elastic member 56.
複数のスナバ回路１４のそれぞれのダイオード４４は、複数の放熱板５０のそれぞれの間に設けられる。放熱板５０には、例えば、放熱板２０と同様のものを用いることができる。 Each diode 44 of the plurality of snubber circuits 14 is provided between each of the plurality of heat radiating plates 50. As the heat radiating plate 50, for example, the same one as the heat radiating plate 20 can be used.
半導体スイッチング素子１２の場合は、１つの放熱板２０が２つの半導体スイッチング素子１２に共通に用いられ、放熱板２０を介して複数の半導体スイッチング素子１２が直列に接続される。一方、ダイオード４４の場合は、２つのダイオード４４が直列に接続されないようにする必要がある。このため、ダイオード４４の場合には、２つの放熱板５０の間にダイオード４４が設けられ、この２つの放熱板５０とダイオード４４との積層体同士の間に、絶縁部材５２が設けられている。 In the case of the semiconductor switching element 12, one heat radiating plate 20 is commonly used for the two semiconductor switching elements 12, and a plurality of semiconductor switching elements 12 are connected in series via the heat radiating plate 20. On the other hand, in the case of the diode 44, it is necessary to prevent the two diodes 44 from being connected in series. Therefore, in the case of the diode 44, the diode 44 is provided between the two heat radiating plates 50, and the insulating member 52 is provided between the laminates of the two heat radiating plates 50 and the diode 44. ..
一対の絶縁部材５４の一方は、複数のダイオード４４と複数の放熱板５０と複数の絶縁部材５２との積層体の一端側に設けられる。一対の絶縁部材５４の他方は、複数のダイオード４４と複数の放熱板５０と複数の絶縁部材５２との積層体の他端側に設けられる。換言すれば、複数のダイオード４４と複数の放熱板５０と複数の絶縁部材５２との積層体は、一対の絶縁部材５４の間に設けられる。 One of the pair of insulating members 54 is provided on one end side of a laminate of the plurality of diodes 44, the plurality of heat radiating plates 50, and the plurality of insulating members 52. The other side of the pair of insulating members 54 is provided on the other end side of the laminate of the plurality of diodes 44, the plurality of heat radiating plates 50, and the plurality of insulating members 52. In other words, a laminate of the plurality of diodes 44, the plurality of heat radiating plates 50, and the plurality of insulating members 52 is provided between the pair of insulating members 54.
複数のダイオード４４と複数の放熱板５０と複数の絶縁部材５２と一対の絶縁部材５４との積層体は、一対の支持体２６、２８によって支持される。複数のダイオード４４と複数の放熱板５０と複数の絶縁部材５２と一対の絶縁部材５４との積層体は、例えば、一対の支持体２６、２８とは別の支持体などによって支持してもよい。 The laminate of the plurality of diodes 44, the plurality of heat radiating plates 50, the plurality of insulating members 52, and the pair of insulating members 54 is supported by the pair of supports 26 and 28. The laminate of the plurality of diodes 44, the plurality of heat radiating plates 50, the plurality of insulating members 52, and the pair of insulating members 54 may be supported by, for example, a support different from the pair of supports 26 and 28. ..
弾性部材５６は、一方の絶縁部材５４と支持体２６との間に設けられている。弾性部材５６は、弾性部材２４と同様に、積層体の圧接力の変化を抑制する。 The elastic member 56 is provided between one of the insulating members 54 and the support 26. Like the elastic member 24, the elastic member 56 suppresses a change in the pressure contact force of the laminated body.
図１に表したように、半導体スイッチング素子１２及びスナバ回路１４によって構成される４つのモジュールのうち、第１端子１１ａと接続された１段目のモジュール（図１において最も上のモジュール）においては、半導体スイッチング素子１２の第１主端子１２ａにダイオード４４のアノードが接続され、ダイオード４４のカソードがコンデンサ４２の一方の端子に接続され、コンデンサ４２の他方の端子が半導体スイッチング素子１２の第２主端子１２ｂに接続されている。１段目のモジュールは、例えば、図２（ｂ）において、最も上に積層されたモジュールである。 As shown in FIG. 1, among the four modules composed of the semiconductor switching element 12 and the snubber circuit 14, the first-stage module (the top module in FIG. 1) connected to the first terminal 11a The anode of the diode 44 is connected to the first main terminal 12a of the semiconductor switching element 12, the cathode of the diode 44 is connected to one terminal of the capacitor 42, and the other terminal of the capacitor 42 is the second main terminal of the semiconductor switching element 12. It is connected to the terminal 12b. The first-stage module is, for example, the module stacked on top in FIG. 2B.
一方、１段目のモジュールの直下の２段目のモジュールにおいては、半導体スイッチング素子１２の第１主端子１２ａにコンデンサ４２の一方の端子に接続され、コンデンサ４２の他方の端子にダイオード４４のアノードが接続され、ダイオード４４のカソードが半導体スイッチング素子１２の第２主端子１２ｂに接続されている。 On the other hand, in the second-stage module directly below the first-stage module, the first main terminal 12a of the semiconductor switching element 12 is connected to one terminal of the capacitor 42, and the other terminal of the capacitor 42 is connected to the anode of the diode 44. Is connected, and the cathode of the diode 44 is connected to the second main terminal 12b of the semiconductor switching element 12.
３段目のモジュールは、１段目のモジュールと同様に構成されている。そして、４段目のモジュールは、２段目のモジュールと同様に構成されている。 The third-stage module is configured in the same manner as the first-stage module. The fourth-stage module is configured in the same manner as the second-stage module.
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体スイッチングユニットの動作の一例を模式的に表す説明図である。
図３（ａ）は、半導体スイッチングユニット１０の１段目及び３段目のモジュールの動作の一例を模式的に表す。図３（ｂ）は、半導体スイッチングユニット１０の２段目及び４段目のモジュールの動作の一例を模式的に表す。
3A and 3B are explanatory views schematically showing an example of the operation of the semiconductor switching unit according to the first embodiment.
FIG. 3A schematically shows an example of the operation of the first-stage and third-stage modules of the semiconductor switching unit 10. FIG. 3B schematically shows an example of the operation of the second-stage and fourth-stage modules of the semiconductor switching unit 10.
図３（ａ）に表したように、１段目及び３段目のモジュールでは、半導体スイッチング素子１２をターンオフした際に、スナバ回路１４に転流する電流が、ダイオード４４からコンデンサ４２の順に流れる。このため、この例では、スナバ回路１４に転流する電流は、複数のスナバ回路１４の並ぶ所定の方向（積層方向）を軸とする軸周りのうち左周りのループ状の電流となる。 As shown in FIG. 3A, in the first-stage and third-stage modules, when the semiconductor switching element 12 is turned off, the current commutated to the snubber circuit 14 flows from the diode 44 to the capacitor 42 in this order. .. Therefore, in this example, the current commutated to the snubber circuit 14 is a loop-shaped current around the axis around a predetermined direction (stacking direction) in which the plurality of snubber circuits 14 are lined up.
一方、図３（ｂ）に表したように、２段目及び４段目のモジュールでは、半導体スイッチング素子１２をターンオフした際に、スナバ回路１４に転流する電流が、コンデンサ４２からダイオード４４の順に流れる。このため、この例では、スナバ回路１４に転流する電流は、複数のスナバ回路１４の並ぶ所定の方向を軸とする軸周りのうち右周りのループ状の電流となる。 On the other hand, as shown in FIG. 3B, in the second and fourth stage modules, when the semiconductor switching element 12 is turned off, the current commutated to the snubber circuit 14 is from the capacitor 42 to the diode 44. It flows in order. Therefore, in this example, the current commutating to the snubber circuit 14 is a loop-shaped current around the axis around a predetermined direction in which the plurality of snubber circuits 14 are lined up.
このように、半導体スイッチングユニット１０では、複数のスナバ回路１４が、複数の半導体スイッチング素子１２をターンオフした際に、所定の方向を軸とする軸周りのループ状の電流を流すとともに、互いに隣接する一対のスナバ回路１４間において、ループ状の電流の向きが逆向きとなるように配線されている。 As described above, in the semiconductor switching unit 10, when the plurality of snubber circuits 14 turn off the plurality of semiconductor switching elements 12, a loop-shaped current about an axis about a predetermined direction flows and they are adjacent to each other. The pair of snubber circuits 14 are wired so that the directions of the loop-shaped currents are opposite to each other.
図４は、半導体スイッチングユニットの特性の一例を模式的に表すグラフ図である。
図４は、複数の半導体スイッチング素子１２をターンオフした際に、半導体スイッチング素子１２の第１主端子１２ａと第２主端子１２ｂとの間に流れる電流の特性ＣＴ、及び第１主端子１２ａと第２主端子１２ｂとの間に印加される電圧の特性ＶＴの一例を模式的に表す。
FIG. 4 is a graph schematically showing an example of the characteristics of the semiconductor switching unit.
FIG. 4 shows the characteristic CT of the current flowing between the first main terminal 12a and the second main terminal 12b of the semiconductor switching element 12 when the plurality of semiconductor switching elements 12 are turned off, and the first main terminal 12a and the first main terminal 12a. An example of the characteristic VT of the voltage applied between the two main terminals 12b is schematically shown.
図４に表したように、複数の半導体スイッチング素子１２をターンオフし、電流を遮断すると、スナバ回路１４に電流が転流する際に、サージ電圧Ｖｄｓｐが発生する場合がある。図４に表したように、半導体スイッチング素子１２の第１主端子１２ａと第２主端子１２ｂとの間に流れる電流が完全に遮断される前に、大きなサージ電圧Ｖｄｓｐが発生すると、半導体スイッチング素子１２を破損させてしまう可能性がある。 As shown in FIG. 4, when a plurality of semiconductor switching elements 12 are turned off and the current is cut off, a surge voltage Vdsp may be generated when the current is transferred to the snubber circuit 14. As shown in FIG. 4, if a large surge voltage Vdsp is generated before the current flowing between the first main terminal 12a and the second main terminal 12b of the semiconductor switching element 12 is completely cut off, the semiconductor switching element There is a possibility of damaging the twelve.
サージ電圧Ｖｄｓｐは、以下の（１）式で表すことができる。
（１）式において、Ｖｆｒは、スナバ回路１４のダイオード４４の過渡オン電圧である。Ｌｓｎｂは、スナバインダクタンス４６である。Ｌｓｎｂ・ｄｉ／ｄｔは、スナバインダクタンス４６に流れる電流変化により発生する誘導起電力を表す。Ｃは、スナバ回路１４のコンデンサ４２の静電容量である。１／Ｃ∫ｉｄｔは、コンデンサ４２に充電される電圧を表す。すなわち、サージ電圧Ｖｄｓｐは、ダイオード４４の過渡オン電圧と、スナバインダクタンス４６に流れる電流変化により発生する誘導起電力と、コンデンサ４２に充電される電圧と、の和で表すことができる。
The surge voltage Vdssp can be expressed by the following equation (1).
In equation (1), Vfr is the transient on-voltage of the diode 44 of the snubber circuit 14. Lsnb is a snubber inductance 46. Lsnb · di / dt represents an induced electromotive force generated by a change in the current flowing through the snubber inductance 46. C is the capacitance of the capacitor 42 of the snubber circuit 14. 1 / C∫idt represents the voltage charged in the capacitor 42. That is, the surge voltage Vdssp can be expressed by the sum of the transient on-voltage of the diode 44, the induced electromotive force generated by the change in the current flowing through the snubber inductance 46, and the voltage charged in the capacitor 42.
本願発明者は、鋭意の検討の結果、（１）式の３つの要素の中でも、スナバインダクタンス４６により発生する誘導起電力の影響が大きいことを見出した。特に、電力変換装置や遮断器に半導体スイッチングユニット１０を用いた場合など、比較的大きな電流を遮断する場合には、電流遮断時にスナバインダクタンス４６に流れる電流変化が大きくなる傾向にある。このため、サージ電圧Ｖｄｓｐを抑制するためには、スナバインダクタンス４６を低減させることが効果的である。このように、本願発明者は、スナバインダクタンス４６を低減させることにより、サージ電圧Ｖｄｓｐを効果的に抑制できることを見出した。 As a result of diligent studies, the inventor of the present application has found that the induced electromotive force generated by the snubber inductance 46 has a large effect among the three elements of the equation (1). In particular, when a relatively large current is cut off, such as when the semiconductor switching unit 10 is used for a power converter or a circuit breaker, the change in the current flowing through the snubber inductance 46 tends to be large when the current is cut off. Therefore, in order to suppress the surge voltage Vdssp, it is effective to reduce the snubber inductance 46. As described above, the inventor of the present application has found that the surge voltage Vdsp can be effectively suppressed by reducing the snubber inductance 46.
半導体スイッチング素子１２及びスナバ回路１４を有するモジュールを複数積み重ねて半導体スイッチングユニット１０を構成する場合、近接するスナバ回路１４間において相互インダクタンスの影響がある。この際、各モジュールを全て同じように配線し、複数のスナバ回路１４において全て同じ向きにループ状の電流が流れるようにすると、相互インダクタンスが和動的に作用し、自己インダクタンスに相互インダクタンスが加算される。このため、遮断時のサージ電圧Ｖｄｓｐが大きく現れ、遮断可能電流が小さくなってしまう。 When a plurality of modules having a semiconductor switching element 12 and a snubber circuit 14 are stacked to form a semiconductor switching unit 10, there is an influence of mutual inductance between adjacent snubber circuits 14. At this time, if all the modules are wired in the same way so that the loop-shaped currents flow in the same direction in the plurality of snubber circuits 14, the mutual inductance acts in harmony, and the mutual inductance is added to the self-inductance. Will be done. Therefore, the surge voltage Vdsp at the time of interruption appears large, and the interruptable current becomes small.
これに対し、本実施形態に係る半導体スイッチングユニット１０では、複数のスナバ回路１４が、複数の半導体スイッチング素子１２をターンオフした際に、所定の方向を軸とする軸周りのループ状の電流を流すとともに、互いに隣接する一対のスナバ回路１４間において、ループ状の電流の向きが逆向きとなるように配線されている。 On the other hand, in the semiconductor switching unit 10 according to the present embodiment, when the plurality of snubber circuits 14 turn off the plurality of semiconductor switching elements 12, a loop-shaped current about an axis about a predetermined direction flows. At the same time, the loop-shaped currents are wired in opposite directions between the pair of snubber circuits 14 adjacent to each other.
これにより、近接するスナバ回路１４間において相互インダクタンスを差動的に作用させることができる。例えば、近接するスナバ回路１４間において磁束を打ち消し合わせることができる。これにより、自己インダクタンスと相互インダクタンスとの合成インダクタンスを低減させることができる。上記の（１）式におけるスナバインダクタンス４６により発生する誘導起電力を低減させ、遮断時のサージ電圧Ｖｄｓｐを低減させることができる。従って、電流遮断時に発生するサージ電圧Ｖｄｓｐを抑制し、遮断可能電流を大きくできるようにした半導体スイッチングユニット１０を提供することができる。 As a result, mutual inductance can be applied differentially between the adjacent snubber circuits 14. For example, the magnetic fluxes can be canceled between the adjacent snubber circuits 14. Thereby, the combined inductance of the self-inductance and the mutual inductance can be reduced. The induced electromotive force generated by the snubber inductance 46 in the above equation (1) can be reduced, and the surge voltage Vdsp at the time of interruption can be reduced. Therefore, it is possible to provide the semiconductor switching unit 10 in which the surge voltage Vdsp generated at the time of current interruption is suppressed and the interruptable current can be increased.
（第２の実施形態）
図５（ａ）及び図５（ｂ）は、第２の実施形態に係る半導体スイッチングユニットを模式的に表す平面図及び側面図である。
図５（ｂ）は、より詳しくは、図５（ａ）の平面図を矢線Ｂ方向に見た側面図である。なお、上記第１の実施形態と機能・構成上実質的に同じものについては、同符号を付し、詳細な説明を省略する。
(Second embodiment)
5 (a) and 5 (b) are a plan view and a side view schematically showing the semiconductor switching unit according to the second embodiment.
More specifically, FIG. 5B is a side view of the plan view of FIG. 5A as viewed in the direction of arrow B. Those having substantially the same functions and configurations as those of the first embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.
図５（ａ）及び図５（ｂ）に表したように、半導体スイッチングユニット１０ａは、複数の遮蔽板１６をさらに備える。複数の遮蔽板１６は、複数のスナバ回路１４のそれぞれの間に設けられ、互いに隣接する一対のスナバ回路１４間の磁気的な結合を抑制する。 As shown in FIGS. 5A and 5B, the semiconductor switching unit 10a further includes a plurality of shielding plates 16. The plurality of shielding plates 16 are provided between the plurality of snubber circuits 14, and suppress the magnetic coupling between the pair of snubber circuits 14 adjacent to each other.
各遮蔽板１６は、例えば、互いに隣接する一対のコンデンサ４２の間に設けられる。なお、複数の遮蔽板１６及び複数のコンデンサ４２は、例えば、図示を省略した支持部材などを介して一対の支持体２６、２８に支持される。複数の遮蔽板１６及び複数のコンデンサ４２は、一対の支持体２６、２８とは別の部材で支持してもよい。 Each shielding plate 16 is provided, for example, between a pair of capacitors 42 adjacent to each other. The plurality of shielding plates 16 and the plurality of capacitors 42 are supported by a pair of supports 26 and 28 via, for example, support members (not shown). The plurality of shielding plates 16 and the plurality of capacitors 42 may be supported by members other than the pair of supports 26 and 28.
コンデンサ４２の一方の端子は、配線部材４２ａを介して半導体スイッチング素子１２と接続されている。コンデンサ４２の他方の端子は、配線部材４２ｂを介してダイオード４４と接続されている。図５では、図示を簡略化しているが、配線部材４２ａ、４２ｂは、例えば、ブスバーなどと呼ばれる平板状の部材である。但し、配線部材４２ａ、４２ｂは、例えば、配線ケーブルなどでもよい。 One terminal of the capacitor 42 is connected to the semiconductor switching element 12 via a wiring member 42a. The other terminal of the capacitor 42 is connected to the diode 44 via a wiring member 42b. Although the illustration is simplified in FIG. 5, the wiring members 42a and 42b are flat plate-shaped members called, for example, bus bars. However, the wiring members 42a and 42b may be, for example, a wiring cable or the like.
各遮蔽板１６は、例えば、互いに隣接する一対のスナバ回路１４の一対の配線部材４２ａの間、及び一対の配線部材４２ｂの間にも設けられる。換言すれば、各遮蔽板１６は、一対のコンデンサ４２の間に延びるとともに、一対の配線部材４２ａの間、及び一対の配線部材４２ｂの間にも延びる。 Each shielding plate 16 is also provided, for example, between a pair of wiring members 42a of a pair of snubber circuits 14 adjacent to each other and between a pair of wiring members 42b. In other words, each shielding plate 16 extends between the pair of capacitors 42, and also extends between the pair of wiring members 42a and between the pair of wiring members 42b.
但し、各遮蔽板１６を設ける位置は、上記に限定されるものではない。各遮蔽板１６を設ける位置は、互いに隣接する一対のスナバ回路１４の間の任意の位置でよい。各遮蔽板１６を設ける位置は、互いに隣接する一対のスナバ回路１４間の磁気的な結合を適切に抑制できる任意の位置でよい。例えば、ダイオード４４が圧接型でない場合などには、互いに隣接する一対のダイオード４４の間に、各遮蔽板１６を設けてもよい。 However, the position where each shielding plate 16 is provided is not limited to the above. The position where each shielding plate 16 is provided may be an arbitrary position between a pair of snubber circuits 14 adjacent to each other. The position where each shielding plate 16 is provided may be any position capable of appropriately suppressing the magnetic coupling between the pair of snubber circuits 14 adjacent to each other. For example, when the diodes 44 are not of the pressure welding type, each shielding plate 16 may be provided between a pair of diodes 44 adjacent to each other.
各遮蔽板１６は、互いに隣接する一対のスナバ回路１４の少なくとも一部の間に設けられていればよい。例えば、上記のように、一対の配線部材４２ａの間、及び一対の配線部材４２ｂの間に各遮蔽板１６を設けることにより、互いに隣接する一対のスナバ回路１４間の磁気的な結合をより適切に抑制することができる。 Each shielding plate 16 may be provided between at least a part of a pair of snubber circuits 14 adjacent to each other. For example, as described above, by providing each shielding plate 16 between the pair of wiring members 42a and between the pair of wiring members 42b, the magnetic coupling between the pair of snubber circuits 14 adjacent to each other is more appropriate. Can be suppressed.
複数の遮蔽板１６には、例えば、銅やアルミニウムなどの金属材料が用いられる。但し、複数の遮蔽板１６の材料は、金属材料に限ることなく、隣接する一対のスナバ回路１４間の磁気的な結合を抑制可能な任意の材料でよい。複数の遮蔽板１６は、例えば、導電性を有する。複数の遮蔽板１６の電位は、例えば、フローティングに設定される。複数の遮蔽板１６の電位は、例えば、グランド（共通電位）などに設定してもよい。これにより、例えば、隣接する一対のスナバ回路１４間の磁気的な結合をより適切に抑制することができる。 For the plurality of shielding plates 16, for example, a metal material such as copper or aluminum is used. However, the material of the plurality of shielding plates 16 is not limited to the metal material, and may be any material capable of suppressing the magnetic coupling between the pair of adjacent snubber circuits 14. The plurality of shielding plates 16 have, for example, conductivity. The potentials of the plurality of shielding plates 16 are set to, for example, floating. The potentials of the plurality of shielding plates 16 may be set to, for example, ground (common potential). Thereby, for example, the magnetic coupling between the pair of adjacent snubber circuits 14 can be suppressed more appropriately.
以上、説明したように、本実施形態に係る半導体スイッチングユニット１０ａは、複数のスナバ回路１４のそれぞれの間に設けられ、互いに隣接する一対のスナバ回路１４間の磁気的な結合を抑制する複数の遮蔽板１６を備える。 As described above, the semiconductor switching unit 10a according to the present embodiment is provided between each of the plurality of snubber circuits 14, and is provided between a plurality of snubber circuits 14 that suppress magnetic coupling between a pair of snubber circuits 14 adjacent to each other. A shielding plate 16 is provided.
これにより、スナバ回路１４に流れる電流による磁束が、隣接するスナバ回路１４のループに鎖交することを抑制することができる。従って、上記第１の実施形態と同様に、自己インダクタンスと相互インダクタンスとの合成インダクタンスを低減させることができる。上記の（１）式におけるスナバインダクタンス４６により発生する誘導起電力を低減させ、遮断時のサージ電圧Ｖｄｓｐを低減させることができる。従って、電流遮断時に発生するサージ電圧Ｖｄｓｐを抑制し、遮断可能電流を大きくできるようにした半導体スイッチングユニット１０ａを提供することができる。 As a result, it is possible to prevent the magnetic flux due to the current flowing through the snubber circuit 14 from interlinking with the loop of the adjacent snubber circuit 14. Therefore, as in the first embodiment, the combined inductance of the self-inductance and the mutual inductance can be reduced. The induced electromotive force generated by the snubber inductance 46 in the above equation (1) can be reduced, and the surge voltage Vdsp at the time of interruption can be reduced. Therefore, it is possible to provide the semiconductor switching unit 10a in which the surge voltage Vdsp generated at the time of current interruption is suppressed and the interruptable current can be increased.
なお、複数の遮蔽板１６を設ける場合には、複数のスナバ回路１４は、上記第１の実施形態と同様にループ状の電流の向きが交互になるように配線してもよいし、複数のスナバ回路１４のそれぞれでループ状の電流の向きが同じになるように配線してもよい。 When a plurality of shielding plates 16 are provided, the plurality of snubber circuits 14 may be wired so that the directions of the loop-shaped currents alternate as in the first embodiment, or a plurality of snubber circuits 14 may be wired. Wiring may be performed so that the directions of the loop-shaped currents are the same in each of the snubber circuits 14.
（第３の実施形態）
図６は、第３の実施形態に係る半導体スイッチングユニットを模式的に表す平面図である。
図６に表したように、半導体スイッチングユニット１０ｂでは、複数のスナバ回路１４が、半導体スイッチング素子１２との並列接続を行うための一対の配線ケーブル６０、６２を有する。
(Third Embodiment)
FIG. 6 is a plan view schematically showing the semiconductor switching unit according to the third embodiment.
As shown in FIG. 6, in the semiconductor switching unit 10b, the plurality of snubber circuits 14 have a pair of wiring cables 60 and 62 for making a parallel connection with the semiconductor switching element 12.
配線ケーブル６０は、コンデンサ４２の一方の端子と半導体スイッチング素子１２とを接続する。配線ケーブル６２は、コンデンサ４２の他方の端子とダイオード４４とを接続する。一対の配線ケーブル６０、６２は、ツイストされている。 The wiring cable 60 connects one terminal of the capacitor 42 to the semiconductor switching element 12. The wiring cable 62 connects the other terminal of the capacitor 42 to the diode 44. The pair of wiring cables 60 and 62 are twisted.
このように、本実施形態に係る半導体スイッチングユニット１０ｂでは、スナバ回路１４の配線の一部である配線ケーブル６０、６２をツイストしている。これにより、スナバ回路１４に流れる電流による磁束が、隣接するスナバ回路１４のループに鎖交することを抑制することができる。従って、上記第１の実施形態及び第２の実施形態と同様に、自己インダクタンスと相互インダクタンスとの合成インダクタンスを低減させることができる。上記の（１）式におけるスナバインダクタンス４６により発生する誘導起電力を低減させ、遮断時のサージ電圧Ｖｄｓｐを低減させることができる。従って、電流遮断時に発生するサージ電圧Ｖｄｓｐを抑制し、遮断可能電流を大きくできるようにした半導体スイッチングユニット１０ｂを提供することができる。 As described above, in the semiconductor switching unit 10b according to the present embodiment, the wiring cables 60 and 62 which are a part of the wiring of the snubber circuit 14 are twisted. As a result, it is possible to prevent the magnetic flux due to the current flowing through the snubber circuit 14 from interlinking with the loop of the adjacent snubber circuit 14. Therefore, similarly to the first embodiment and the second embodiment, the combined inductance of the self-inductance and the mutual inductance can be reduced. The induced electromotive force generated by the snubber inductance 46 in the above equation (1) can be reduced, and the surge voltage Vdsp at the time of interruption can be reduced. Therefore, it is possible to provide the semiconductor switching unit 10b capable of suppressing the surge voltage Vdsp generated at the time of current interruption and increasing the interruptable current.
なお、この例では、コンデンサ４２の一方の端子と半導体スイッチング素子１２とを接続する配線ケーブル６０と、コンデンサ４２の他方の端子とダイオード４４とを接続する配線ケーブル６２と、を示している。ツイストする一対の配線ケーブルは、上記の区間を配線する配線ケーブルに限ることなく、スナバ回路１４を半導体スイッチング素子１２に並列接続するための任意の区間の配線でよい。 In this example, a wiring cable 60 for connecting one terminal of the capacitor 42 and the semiconductor switching element 12 and a wiring cable 62 for connecting the other terminal of the capacitor 42 and the diode 44 are shown. The pair of twisted wiring cables is not limited to the wiring cable for wiring the above section, and may be wiring of an arbitrary section for connecting the snubber circuit 14 to the semiconductor switching element 12 in parallel.
また、ツイストする配線ケーブルは、少なくとも２本であればよく、３本以上の配線ケーブルをツイストしてもよい。 Further, the number of wiring cables to be twisted may be at least two, and three or more wiring cables may be twisted.
図７は、第３の実施形態に係る半導体スイッチングユニットの変形例を模式的に表す平面図である。
図７に表したように、半導体スイッチングユニット１０ｃは、複数の遮蔽板１６を備えるとともに、複数のスナバ回路１４が、ツイストされた一対の配線ケーブル６０、６２を有する。
FIG. 7 is a plan view schematically showing a modified example of the semiconductor switching unit according to the third embodiment.
As shown in FIG. 7, the semiconductor switching unit 10c includes a plurality of shielding plates 16, and a plurality of snubber circuits 14 include a pair of twisted wiring cables 60 and 62.
このように、上記第２の実施形態の構成と第３の実施形態の構成とを組み合わせ、複数の遮蔽板１６を設けつつ、複数のスナバ回路１４の配線の一部をツイストしてもよい。これにより、電流遮断時に発生するサージ電圧Ｖｄｓｐをより確実に抑制することができる。遮断可能電流をより大きくできるようにした半導体スイッチングユニット１０ｃを提供することができる。 In this way, a part of the wiring of the plurality of snubber circuits 14 may be twisted while providing the plurality of shielding plates 16 by combining the configuration of the second embodiment and the configuration of the third embodiment. As a result, the surge voltage Vdssp generated when the current is cut off can be suppressed more reliably. It is possible to provide a semiconductor switching unit 10c capable of increasing the interruptable current.
半導体スイッチングユニット１０ｃにおいて、複数の遮蔽板１６は、例えば、互いに隣接する一対のスナバ回路１４の一対の配線ケーブル６０、６２の間に設けられる。これにより、互いに隣接する一対のスナバ回路１４間の磁気的な結合をより適切に抑制することができる。 In the semiconductor switching unit 10c, the plurality of shielding plates 16 are provided, for example, between a pair of wiring cables 60 and 62 of a pair of snubber circuits 14 adjacent to each other. Thereby, the magnetic coupling between the pair of snubber circuits 14 adjacent to each other can be suppressed more appropriately.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.
１０、１０ａ、１０ｂ、１０ｃ 半導体スイッチングユニット、 １２ 半導体スイッチング素子、 １４ スナバ回路、 １６ 遮蔽板、 ２０ 放熱板、 ２２ 絶縁部材、 ２４ 弾性部材、 ２６ 支持体、 ２８ 支持体、 ４０ 抵抗素子、 ４２ コンデンサ、 ４４ ダイオード、 ４６ スナバインダクタンス、 ５０ 放熱板、 ５２ 絶縁部材、 ５４ 絶縁部材、 ５６ 弾性部材、 ６０、６２ 配線ケーブル 10, 10a, 10b, 10c Semiconductor switching unit, 12 Semiconductor switching element, 14 Snubber circuit, 16 Shielding plate, 20 Heat dissipation plate, 22 Insulation member, 24 Elastic member, 26 Support, 28 Support, 40 Resistance element, 42 Capacitor , 44 Diode, 46 Snubber Induction, 50 Heat Dissipator, 52 Insulation Member, 54 Insulation Member, 56 Elastic Member, 60, 62 Wiring Cable
Claims (4)
前記複数の半導体スイッチング素子のそれぞれに隣接して前記所定の方向に並べて設けられ、前記複数の半導体スイッチング素子のそれぞれに並列に接続された複数のスナバ回路と、
を備え、
前記複数のスナバ回路は、前記複数の半導体スイッチング素子をターンオフした際に、前記所定の方向を軸とする軸周りのループ状の電流を流すとともに、互いに隣接する一対の前記スナバ回路間において、前記ループ状の電流の向きが逆向きとなるように配線されている半導体スイッチングユニット。 A plurality of semiconductor switching elements provided side by side in a predetermined direction and connected in series,
A plurality of snubber circuits provided adjacent to each of the plurality of semiconductor switching elements and arranged side by side in the predetermined direction and connected in parallel to each of the plurality of semiconductor switching elements.
With
When the plurality of semiconductor switching elements are turned off, the plurality of snubber circuits carry a loop-shaped current about an axis about the predetermined direction, and the snubber circuits are located between the pair of snubber circuits adjacent to each other. A semiconductor switching unit that is wired so that the direction of the looped current is opposite.
前記複数の半導体スイッチング素子のそれぞれに隣接して前記所定の方向に並べて設けられ、前記複数の半導体スイッチング素子のそれぞれに並列に接続された複数のスナバ回路と、
前記複数のスナバ回路のそれぞれの間に設けられ、互いに隣接する一対の前記スナバ回路間の磁気的な結合を抑制する複数の遮蔽板と、
を備えた半導体スイッチングユニット。 A plurality of semiconductor switching elements provided side by side in a predetermined direction and connected in series,
A plurality of snubber circuits provided adjacent to each of the plurality of semiconductor switching elements and arranged side by side in the predetermined direction and connected in parallel to each of the plurality of semiconductor switching elements.
A plurality of shielding plates provided between the plurality of snubber circuits and suppressing magnetic coupling between the pair of snubber circuits adjacent to each other, and a plurality of shielding plates.
Semiconductor switching unit equipped with.
前記一対の配線ケーブルは、ツイストされている請求項２記載の半導体スイッチングユニット。 The plurality of snubber circuits have a pair of wiring cables for making a parallel connection with the semiconductor switching element.
The semiconductor switching unit according to claim 2, wherein the pair of wiring cables is twisted.
前記複数の半導体スイッチング素子のそれぞれに隣接して前記所定の方向に並べて設けられ、前記複数の半導体スイッチング素子のそれぞれに並列に接続された複数のスナバ回路と、
を備え、
前記複数のスナバ回路は、前記半導体スイッチング素子との並列接続を行うための一対の配線ケーブルを有し、
前記一対の配線ケーブルは、ツイストされている半導体スイッチングユニット。 A plurality of semiconductor switching elements provided side by side in a predetermined direction and connected in series,
A plurality of snubber circuits provided adjacent to each of the plurality of semiconductor switching elements and arranged side by side in the predetermined direction and connected in parallel to each of the plurality of semiconductor switching elements.
With
The plurality of snubber circuits have a pair of wiring cables for making a parallel connection with the semiconductor switching element.
The pair of wiring cables are twisted semiconductor switching units.
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