JP2009065515A - デジタルフィルタ - Google Patents

Abstract

【課題】低精度の演算を行う時の消費電力を低減したデジタルフィルタを提供する。
【解決手段】入力データの下位ビット及び制御信号が入力されるゲート部１０９と、係数の下位ビット及び制御信号が入力されるゲート部１１０と、入力データの上位ビット及びゲート部１０９の出力を保持して出力するレジスタ１０６と、係数の上位ビット及びゲート部１１０の出力を保持して出力するレジスタ１０７と、レジスタ１０６の出力とレジスタ１０７の出力とを乗算する乗算器１０３と、乗算結果及び演算結果を加算する加算器１０４と、加算結果の下位ビット及び前記制御信号が入力されるゲート部１１１と、加算結果の上位ビット及びゲート部１１１の出力を保持して前記演算結果として出力するレジスタ１０８と、ゲート部１０９、１１０、１１１の少なくともいずれか１つの出力を０にするように前記制御信号を出力する制御部１０５と、を備える。
【選択図】図１

Description

本発明は、デジタルフィルタに関するものである。

デジタルフィルタは、演算処理によって標本周波数を整数倍に変換していくものであり、オーバーサンプリング・フィルタとも呼ばれる。ＣＤ等のオーディオ信号の処理には直線位相特性が得られるＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタが用いられる。

ＦＩＲフィルタは以下のような非再帰型の差分方程式で表すことができる。

ここでｙ_ｋは出力信号、ｘ_ｋ、ｘ_ｋ−１、…、ｘ_ｋ−ｎは入力信号、ｈ_０、…、ｈ_ｎはフィルタ係数、ｎはフィルタの次数である。フィルタの特性はフィルタの次数（加算の段数）、フィルタ係数の細かさ（桁数）、演算の丸め誤差に依存する。

ＦＩＲフィルタの構成としては、係数データを保持する係数メモリと、入力データを保持するデータＲＡＭと、係数と入力データの乗算を行う乗算器と、乗算結果と１つ前の演算結果とを加算する加算器と、係数メモリ、データＲＡＭ及び加算器の出力をそれぞれ保持するレジスタとを備えるものが知られている。

このような構成のフィルタを１つだけ用いた、Ａ／Ｄ変換（アナログデジタル変換、以下ＡＤＣ）とＡＤＣより高い精度が求められるＤ／Ａ変換（デジタルアナログ変換、以下ＤＡＣ）の両方を行うシステムでは、ＡＤＣを行う場合、必要以上の計算精度を出す演算回路（乗算器、加算器）を使用することになり、無駄な消費電力が生じる。

入力データの下位ビット部分を０にマスクして演算できるようにすることで演算精度を可変にすると共に有効桁数を少なくし、消費電力を小さくした演算装置が提案されている（例えば特許文献１参照）。

このような機能はデジタルフィルタの実装において、入力データに対して適用することができるが、演算結果によらない定数値である係数に対して適用することができない。そのため、必要以上の計算精度で演算が行われる場合があり、デジタルフィルタの消費電力を十分に低減することができない。

フィルタ処理は多段の回路となるため回路規模が大きく、またオーディオシステム等においては長時間にわたる連続処理が多くなるため、例えば電池で動作するモバイル機器等では消費電力の低減が要求される。
特開平７−１４６７７７号公報

本発明は消費電力を低減したデジタルフィルタを提供することを目的とする。

本発明の一態様によるデジタルフィルタは、与えられたデータを記憶するデータ記憶部と、係数を記憶する係数記憶部と、前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第１のゲート部と、前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第２のゲート部と、前記データ記憶部から出力される前記データの前記所定の下位ビット以外及び前記第１のゲート部の出力を与えられて保持し、出力する第１のレジスタと、前記係数記憶部から出力される前記係数の前記所定の下位ビット以外及び前記第２のゲート部の出力を与えられて保持し、出力する第２のレジスタと、前記第１のレジスタの出力と前記第２のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第３のゲート部と、前記加算器から出力される前記加算結果の前記所定の下位ビット以外及び前記第３のゲート部の出力を与えられて保持し、前記演算結果として出力する第３のレジスタと、前記第１、第２及び第３のゲート部の少なくともいずれか１つの出力を０にするように前記制御信号を出力する制御部と、を備えるものである。

また、本発明の一態様によるデジタルフィルタは、与えられたデータを記憶するデータ記憶部と、係数を記憶する係数記憶部と、前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第１のゲート部と、前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第２のゲート部と、それぞれクロック信号及び前記制御信号が入力される第３、第４及び第５のゲート部と、前記クロック信号に同期して前記データ記憶部から出力される前記データの前記所定の下位ビット以外を与えられて保持し、出力する第１のレジスタと、前記第３のゲート部の出力に同期して前記第１のゲート部の出力を与えられて保持し、出力する第２のレジスタと、前記クロック信号に同期して前記係数記憶部から出力される前記係数の前記所定の下位ビット以外を与えられて保持し、出力する第３のレジスタと、前記第４のゲート部の出力に同期して前記第２のゲート部の出力を与えられて保持し、出力する第４のレジスタと、前記第１及び第２のレジスタの出力と前記第３及び第４のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第６のゲート部と、前記クロック信号に同期して前記加算器から出力される前記加算結果の前記所定の下位ビット以外を与えられて保持し、出力する第５のレジスタと、前記第５のゲート部の出力に同期して前記第６のゲート部の出力を与えられて保持し、出力する第６のレジスタと、前記第５及び第６のレジスタの出力が与えられ、前記演算結果として出力する連結部と、前記第１乃至第６のゲート部の少なくともいずれか１つの出力を０にするように前記制御信号を出力する制御部と、を備えるものである。

また、本発明の一態様によるデジタルフィルタは、イネーブル信号及び制御信号が入力される第１及び第２のゲート部と、与えられたデータのうち上位ビット側のデータを記憶し前記イネーブル信号が与えられる上位側データ領域及び下位ビット側のデータを記憶し前記第１のゲート部の出力が与えられる下位側データ領域を有するデータ記憶部と、係数のうち上位ビット側を記憶し前記イネーブル信号が与えられる上位側係数領域及び下位ビット側を記憶し前記第２のゲート部の出力が与えられる下位側係数領域を有する係数記憶部と、前記データ記憶部の出力を与えられて保持し、出力する第１のレジスタと、前記係数記憶部の出力を与えられて保持し、出力する第２のレジスタと、前記第１のレジスタの出力と前記第２のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、前記加算結果を与えられて保持し、前記演算結果として出力する第３のレジスタと、前記下位側データ領域及び前記下位側係数領域の少なくともいずれか一方が無効となるように前記制御信号を出力する制御部と、を備えるものである。

本発明によれば、消費電力を低減できる。

以下、本発明の実施の形態によるデジタルフィルタを図面に基づいて説明する。

（第１の実施形態）図１に本発明の第１の実施形態に係るデジタルフィルタの概略構成を示す。デジタルフィルタはデータＲＡＭ（Random Access Memory）１０１、係数メモリ１０２、乗算器１０３、加算器１０４、制御部１０５、レジスタ１０６〜１０８、ゲート回路１０９〜１１１を備える。

データＲＡＭ１０１は演算の入力となる入力データを保持する。係数メモリ１０２は演算のフィルタ係数となる係数データを保持する。データＲＡＭ１０１の出力信号のデータ幅はａ＋１ビット、係数メモリ１０２の出力信号のデータ幅はｂ＋１ビット、乗算器１０３及び加算器１０４の出力信号のデータ幅はｃ＋１ビットとする（ａ，ｂ，ｃは共に正の整数）。

データＲＡＭ１０１から出力される入力データのうち、上位側データ（［ａ：ｉ］ビット）はレジスタ１０６に入力され、下位側データ（［ｉ−１：０］ビット）はゲート回路１０９を介してレジスタ１０６に入力される。ｉはａより小さい正の整数である。

ゲート回路１０９には制御部１０５から出力される制御信号が与えられる。制御信号により、レジスタ１０６に入力される下位側データを０に固定することができる。

係数メモリ１０２から出力される係数データのうち、上位側データ（［ｂ：ｊ］ビット）はレジスタ１０７に入力され、下位側データ（［ｊ−１：０］ビット）はゲート回路１１０を介してレジスタ１０７に入力される。ｊはｂより小さい正の整数である。

ゲート回路１１０には制御部１０５から出力される制御信号が与えられる。制御信号により、レジスタ１０７に入力される下位側データを０に固定することができる。

乗算器１０３はレジスタ１０６の出力とレジスタ１０７の出力の乗算を行い、乗算結果を加算器１０４へ出力する。

加算器１０４はこの乗算結果と、レジスタ１０８の出力（１回前の加算器１０４による演算結果）が与えられ、これらの加算を行う。

加算器１０４から出力される演算データのうち、上位側データ（［ｃ：ｋ］ビット）はレジスタ１０８に入力され、下位側データ（［ｋ−１：０］ビット）はゲート回路１１１を介してレジスタ１０８に入力される。ｋはｃより小さい正の整数である。

ゲート回路１１１には制御部１０５から出力される制御信号が与えられる。制御信号により、レジスタ１０８に入力される下位側データを０に固定することができる。制御部１０５は、デジタルフィルタの動作中は一定の制御信号を出力し続ける。

要求される精度が低い演算を行う時は、制御信号によりゲート回路１０９、１１０、１１１の出力を０に固定することで、レジスタ１０６、１０７、１０８の対応領域及び乗算器１０３、加算器１０４の下位ビット演算回路が活性化されなくなる。これにより部分的に回路が動作していないことになり、消費電力を抑制することができる。

このように本実施形態によるデジタルフィルタにより、消費電力を低減することができ、また動作周波数を向上させることができる。

ここで、制御信号により０固定されるビット幅（入力データの下位ｉビット、係数データの下位ｊビット、演算データの下位ｋビット）は、要求される演算精度が低い時に出力精度に影響を与えない桁数にする。

制御部１０５は制御レジスタによりＣＰＵから設定を書き込む回路としても良い。また、外部端子入力をそのまま制御信号として用いれば、外部端子を固定することでチップセット毎にフィルタ精度を変えることができる。

上記実施形態ではゲート回路及びレジスタをデータＲＡＭ１０１、係数メモリ１０２、加算器１０４の後段に設けていたが、さらに乗算器１０３の後段に設けるようにしても良い。

また、制御部１０５から出力される制御信号がゲート回路１０９〜１１１に共通に与えられていたが、それぞれのゲート回路を別々に制御するようにしても良い。このような構成にすることで、より柔軟な演算精度の制御を行うことができる。

また、図２に示すように、下位側データが与えられるゲート回路を複数設け、制御部１０５から各ゲート回路に制御信号を出力するような構成にしてもよい。データＲＡＭ１０１、係数メモリ１０２、又は加算器１０４から出力される信号のうち０に固定するビット幅を可変にすることができ、さらに細かい演算精度の制御を行うことができる。図２に示す例では、ゲート回路１２１ａ〜ｃを用いて、レジスタ１２０に入力されるｍ＋１ビットのデータのうち０に固定するビット幅を下位ｑ_３＋１ビット、下位ｑ_２＋１ビット、下位ｑ_１＋１ビットのいずれかに設定することができる。ここでｍ、ｑ_１、ｑ_２、ｑ_３はｍ＞ｑ_１＞ｑ_２＞ｑ_３を満たす正の整数である。

（第２の実施形態）図３に本発明の第２の実施形態に係るデジタルフィルタの概略構成を示す。デジタルフィルタはデータＲＡＭ（Random Access Memory）２０１、係数メモリ２０２、乗算器２０３、加算器２０４、制御部２０５、レジスタ２０６〜２１１、ゲート回路２１２〜２１７、連結部２１８を備える。

データＲＡＭ２０１は演算の入力となる入力データを保持する。係数メモリ２０２は演算のフィルタ係数となる係数データを保持する。データＲＡＭ２０１の出力信号のデータ幅はａ＋１ビット、係数メモリ２０２の出力信号のデータ幅はｂ＋１ビット、乗算器２０３及び加算器２０４の出力信号のデータ幅はｃ＋１ビットとする（ａ，ｂ，ｃは共に正の整数）。

データＲＡＭ２０１から出力される入力データのうち、上位側データ（［ａ：ｉ］ビット）はレジスタ２０６に入力され、下位側データ（［ｉ−１：０］ビット）はゲート回路２１２を介してレジスタ２０７に入力される。ｉはａより小さい正の整数である。

ゲート回路２１２には制御部２０５から出力される制御信号が与えられる。制御信号により、レジスタ２０７に入力されるデータを０に固定することができる。

レジスタ２０６はクロック信号ＣＬＫに同期して動作する。また、レジスタ２０７はクロック信号ＣＬＫ及び制御信号が入力されるゲート回路２１３の出力に同期して動作する。

係数メモリ２０２から出力される係数データのうち、上位側データ（［ｂ：ｊ］ビット）はレジスタ２０８に入力され、下位側データ（［ｊ−１：０］ビット）はゲート回路２１４を介してレジスタ２０９に入力される。ｊはｂより小さい正の整数である。

ゲート回路２１４には制御部２０５から出力される制御信号が与えられる。制御信号により、レジスタ２０９に入力されるデータを０に固定することができる。

レジスタ２０８はクロック信号ＣＬＫに同期して動作する。また、レジスタ２０９はクロック信号ＣＬＫ及び制御信号が入力されるゲート回路２１５の出力に同期して動作する。

乗算器２０３はレジスタ２０６、２０７の出力とレジスタ２０８、２０９の出力との乗算を行い、乗算結果を加算器２０４へ出力する。

加算器２０４はこの乗算結果と、連結部２１８の出力（１回前の加算器２０４による演算結果）が与えられ、これらの加算を行う。

加算器２０４から出力される演算データのうち、上位側データ（［ｃ：ｋ］ビット）はレジスタ２１０に入力され、下位側データ（［ｋ−１：０］ビット）はゲート回路２１６を介してレジスタ２１１に入力される。ｋはｃより小さい正の整数である。

ゲート回路２１６には制御部２０５から出力される制御信号が与えられる。制御信号により、レジスタ２１１に入力される下位側データを０に固定することができる。

レジスタ２１０はクロック信号ＣＬＫに同期して動作する。また、レジスタ２１１はクロック信号ＣＬＫ及び制御信号が入力されるゲート回路２１７の出力に同期して動作する。

制御部２０５はデジタルフィルタの動作中は一定の制御信号を出力し続ける。要求される演算精度が低い時にゲート回路２１２、２１４、２１６の出力を０に固定する。

ここで、制御信号により０固定されるビット幅（入力データの下位ｉビット、係数データの下位ｊビット、演算データの下位ｋビット）は、要求される精度が低い演算を行う時に出力精度に影響を与えない桁数にする。

連結部２１８はレジスタ２１０、２１１の出力を連結して出力する。

要求される精度が低い演算を行う時は、制御信号によりゲート回路２１３、２１５、２１７の出力を固定することで、レジスタ２０７、２０９、２１１に与えられるクロック信号が固定され、レジスタ２０７、２０９、２１１における消費電力を低減することができる。

また、ゲート回路２１２、２１４、２１６の出力を０に固定することで、乗算器２０３、加算器２０４の下位ビット演算回路が活性化されなくなる。これにより部分的に回路が動作していないことになり、消費電力を抑制することができる。

このように、本実施形態によるデジタルフィルタにより、消費電力を低減することができる。

上記実施形態ではゲート回路及びレジスタをデータＲＡＭ２０１、係数メモリ２０２、加算器２０４の後段に設けていたが、さらに乗算器２０３の後段に設けるようにしても良い。

また、制御部２０５から出力される制御信号がゲート回路２１２〜２１７に共通に与えられていたが、それぞれのゲート回路を別々に制御するようにしても良い。このような構成にすることで、より柔軟な制御を行うことができる。

また、図２に示すような構成を適用することでさらに細かい演算精度の制御を行うことができる。

（第３の実施形態）図４に本発明の第３の実施形態に係るデジタルフィルタの概略構成を示す。デジタルフィルタはデータＲＡＭ（Random Access Memory）３０１、係数メモリ３０２、乗算器３０３、加算器３０４、制御部３０５、ゲート回路３０６、３０７、レジスタ３０８〜３１０を備える。

データＲＡＭ３０１は演算の入力となる入力データを保持する。係数メモリ３０２は演算のフィルタ係数となる係数データを保持する。データＲＡＭ３０１の出力信号のデータ幅はａ＋１ビット、係数メモリ３０２の出力信号のデータ幅はｂ＋１ビット、乗算器３０３及び加算器３０４の出力信号のデータ幅はｃ＋１ビットとする（ａ，ｂ，ｃは共に正の整数）。

データＲＡＭ３０１は、入力データのうち上位側データ（［ａ：ｉ］ビット）を保持する上位側データ領域３０１ａと、下位側データ（［ｉ−１：０］ビット）を保持する下位側データ領域３０１ｂを有する。データＲＡＭ３０１の出力はレジスタ３０８に入力される。ｉはａより小さい正の整数である。

上位側データ領域３０１ａにはイネーブル信号が与えられ、下位側データ領域３０１ｂにはイネーブル信号がゲート回路３０６を介して与えられる。ゲート回路３０６には制御部３０５から出力される制御信号が与えられる。制御信号により、下位側データ領域３０１ｂのイネーブル制御を行うことができる。

係数メモリ３０２は、係数データのうち上位側データ（［ｂ：ｊ］ビット）を保持する上位側係数領域３０２ａと、下位側データ（［ｊ−１：０］ビット）を保持する下位側係数領域３０２ｂを有する。係数メモリ３０２の出力はレジスタ３０９に入力される。ｊはｂより小さい正の整数である。

上位側係数領域３０２ａにはイネーブル信号が与えられ、下位側係数領域３０２ｂにはイネーブル信号がゲート回路３０７を介して与えられる。ゲート回路３０７には制御部３０５から出力される制御信号が与えられる。制御信号により、下位側係数領域３０２ｂのイネーブル制御を行うことができる。

要求される精度が低い演算を行う時は、制御信号により下位側データ領域３０１ｂ、下位側係数領域３０２ｂをディセーブル（無効）に固定し、乗算器２０３、加算器２０４の下位ビット演算回路を活性化させない。これにより部分的に回路が動作していないことになり、消費電力を抑制することができる。

また、下位側データ領域３０１ｂ、下位側係数領域３０２ｂではメモリアクセスが行われないため、その分の消費電力を抑制することができる。

ここで、制御信号により０固定されるメモリ領域のビット幅（入力データの下位ｉビット、係数データの下位ｊビット）は、演算の要求精度が低い時に出力精度に影響を与えない桁数にする。

このように、本実施形態によるデジタルフィルタにより、低精度の演算を行う際に消費電力を低減することができる。

制御部３０５から出力される制御信号がゲート回路３０６、３０７に共通に与えられていたが、それぞれのゲート回路を別々に制御するようにしても良い。このような構成にすることで、より柔軟な演算精度の制御を行うことができる。

本実施形態では、制御信号により下位側データ領域、下位側係数領域に与えられるイネーブル信号をディセーブルに固定することでイネーブル制御を行っていたが、イネーブル信号をクロック信号にし、制御信号によりクロック信号の供給制御を行ってイネーブル制御を行うようにしても良い。

上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施形態によるデジタルフィルタの概略構成図である。 変形例によるデジタルフィルタの概略構成図である。 本発明の第２の実施形態によるデジタルフィルタの概略構成図である。 本発明の第３の実施形態によるデジタルフィルタの概略構成図である。

符号の説明

１０１ データＲＡＭ
１０２ 係数メモリ
１０３ 乗算器
１０４ 加算器
１０５ 制御部
１０６、１０７、１０８ レジスタ
１０９、１１０、１１１ ゲート回路

Claims (5)

1. 与えられたデータを記憶するデータ記憶部と、
   係数を記憶する係数記憶部と、
   前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第１のゲート部と、
   前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第２のゲート部と、
   前記データ記憶部から出力される前記データの前記所定の下位ビット以外及び前記第１のゲート部の出力を与えられて保持し、出力する第１のレジスタと、
   前記係数記憶部から出力される前記係数の前記所定の下位ビット以外及び前記第２のゲート部の出力を与えられて保持し、出力する第２のレジスタと、
   前記第１のレジスタの出力と前記第２のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、
   前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、
   前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第３のゲート部と、
   前記加算器から出力される前記加算結果の前記所定の下位ビット以外及び前記第３のゲート部の出力を与えられて保持し、前記演算結果として出力する第３のレジスタと、
   前記第１、第２及び第３のゲート部の少なくともいずれか１つの出力を０にするように前記制御信号を出力する制御部と、
   を備えるデジタルフィルタ。
2. 前記第１、第２及び第３のゲート部の少なくともいずれか１つは複数のゲート回路を有し、前記複数のゲート回路にはそれぞれ前記所定の下位ビットのうちの複数ビット及び前記制御信号が入力されることを特徴とする請求項１に記載のデジタルフィルタ。
3. 与えられたデータを記憶するデータ記憶部と、
   係数を記憶する係数記憶部と、
   前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第１のゲート部と、
   前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第２のゲート部と、
   それぞれクロック信号及び前記制御信号が入力される第３、第４及び第５のゲート部と、
   前記クロック信号に同期して前記データ記憶部から出力される前記データの前記所定の下位ビット以外を与えられて保持し、出力する第１のレジスタと、
   前記第３のゲート部の出力に同期して前記第１のゲート部の出力を与えられて保持し、出力する第２のレジスタと、
   前記クロック信号に同期して前記係数記憶部から出力される前記係数の前記所定の下位ビット以外を与えられて保持し、出力する第３のレジスタと、
   前記第４のゲート部の出力に同期して前記第２のゲート部の出力を与えられて保持し、出力する第４のレジスタと、
   前記第１及び第２のレジスタの出力と前記第３及び第４のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、
   前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、
   前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第６のゲート部と、
   前記クロック信号に同期して前記加算器から出力される前記加算結果の前記所定の下位ビット以外を与えられて保持し、出力する第５のレジスタと、
   前記第５のゲート部の出力に同期して前記第６のゲート部の出力を与えられて保持し、出力する第６のレジスタと、
   前記第５及び第６のレジスタの出力が与えられ、前記演算結果として出力する連結部と、
   前記第１乃至第６のゲート部の少なくともいずれか１つの出力を０にするように前記制御信号を出力する制御部と、
   を備えるデジタルフィルタ。
4. イネーブル信号及び制御信号が入力される第１及び第２のゲート部と、
   与えられたデータのうち上位ビット側のデータを記憶し前記イネーブル信号が与えられる上位側データ領域及び下位ビット側のデータを記憶し前記第１のゲート部の出力が与えられる下位側データ領域を有するデータ記憶部と、
   係数のうち上位ビット側を記憶し前記イネーブル信号が与えられる上位側係数領域及び下位ビット側を記憶し前記第２のゲート部の出力が与えられる下位側係数領域を有する係数記憶部と、
   前記データ記憶部の出力を与えられて保持し、出力する第１のレジスタと、
   前記係数記憶部の出力を与えられて保持し、出力する第２のレジスタと、
   前記第１のレジスタの出力と前記第２のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、
   前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、
   前記加算結果を与えられて保持し、前記演算結果として出力する第３のレジスタと、
   前記下位側データ領域及び前記下位側係数領域の少なくともいずれか一方が無効となるように前記制御信号を出力する制御部と、
   を備えるデジタルフィルタ。
5. 前記制御部から出力される前記制御信号は動作中一定値であることを特徴とする請求項１乃至４のいずれかに記載のデジタルフィルタ。

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