JP2006238630A - 電力変換装置 - Google Patents

Abstract

【課題】 直流電力を交流に変換する単相インバータの交流側を複数直列接続した電力変換装置で、ＣＰＵの処理負担を大きくすることなく、階調制御とＰＷＭ制御とを組み合わせて、高精度な出力電圧を得る。
【解決手段】 ＰＷＭ信号３を生成するＰＷＭ回路３６をＣＰＵ回路１０とは別に備え、出力目標電圧に基づいてＣＰＵ回路１０にて基本階調指令４を２進数で演算し、ＰＷＭ回路３６にて高速周波数でＰＷＭ信号３を生成し、ＰＬＤ回路１１内で、基本階調指令４とＰＷＭ信号３を加算した出力階調指令５から各単相インバータ２１〜２３へのゲート駆動信号６を生成する。
【選択図】 図９

Description

本発明は、複数のインバータを組み合わせて、階調制御により所望の出力波形を得ることが可能な電力変換装置に関するものである。

従来の電力変換装置は、３つの単相インバータを直列接続された単相多重変換器から成る。各単相インバータは、系統からトランスを通して引き込まれる３相交流電力を整流して直流電力に変換する３相コンバータ部と、その直流電力を平滑するコンデンサと、該コンデンサを直流電源として直流電力を交流電力に変換する単相インバータ部とを備える。このように構成される各単相インバータは、それぞれコンデンサに充電される電圧Ｖa、Ｖb、Ｖcを電圧源として電圧を出力するが、Ｖa、Ｖb、Ｖcの関係は、それぞれ異なる値（Ｖa＜Ｖb＜Ｖc）で、１：２：４、１：３：４、１：３：５、１：３：６、１：３：７、１：３：８、１：３：９のいずれかの関係となる。３つの単相インバータの発生電圧の組み合わせにより、滑らかな出力階調電圧が得られる（例えば、特許文献１参照）。

また、従来の階調制御型の電力変換装置を電圧変動補償装置に適用した場合の電圧瞬低制御回路（制御装置）を示す。系統電圧は電圧瞬低制御回路に入力され、目標電圧と比較される。このとき目標電圧は、正常時の系統電圧とする。両者の差を誤差増幅器にて増幅し、さらに絶対値変換を施した後、Ａ/Ｄコンバータにて３ビットのデジタル信号（Ｄ１〜Ｄ３）に変換する。一方、電圧瞬低制御回路に入力された系統電圧は、極性判定回路にも入力され、極性が判定される。次いで、系統電圧の極性が正・負の場合に応じて、デジタル信号Ｄ１〜Ｄ３にてアクテイブとなる信号ＹｐもしくはＹｎ、ＸｐもしくはＸｎをＡＮＤ回路および反転器を経て選択する。Ｘｐ、Ｘｎは瞬低補償スイッチの駆動信号で、Ｙｐ、Ｙｎは瞬低切替スイッチの駆動信号であり、瞬低切替スイッチと瞬低補償スイッチとは常に逆極性にて動作するよう反転器にて構成されている（例えば、特許文献２参照）。

特開２００４−７９４１号公報 特開２００２−３００７２７号公報

このような電圧変動補償装置の制御装置では、装置の出力目標電圧となる誤差増幅器出力に応じてデジタル信号Ｄ１〜Ｄ３が発生し、このデジタル信号Ｄ１〜Ｄ３が各単相インバータの駆動信号に伝達されていたため、出力階調レベルの整数値を決定することで各単相インバータの駆動信号を決定するものであった。
また、上記のような従来の電力変換装置は、３つの単相インバータの発生電圧の組み合わせにより、階段状の出力電圧波形を得るものである。しかしながら、より高精度に滑らかな出力電圧波形を得るために、階調制御にインバータのＰＷＭ（Pulse Width Modulation）制御を併用する場合、上述したように出力階調レベルの整数値を決定することで各単相インバータの駆動信号を決定するため、ＰＷＭ周波数と等しい周波数にて出力階調レベルの整数値を演算処理する必要がある。このため、制御装置を構成するＣＰＵの処理負担が大きく、出力電圧の精度を満足させるためには高速高性能のＣＰＵが要求されるものであった。

この発明は、上記のような問題点を解消するために成されたものであって、階調制御型の電力変換装置において、ＣＰＵの処理負担を大きくすることなく、各単相インバータの駆動信号を高速周波数で演算し出力することを目的とする。

この発明に係る電力変換装置は、直流電力を交流に変換する単相インバータの交流側を複数直列接続して成る単相多重変換器と、上記複数の単相インバータの各発生電圧の総和により出力電圧を階調制御する制御装置とを備えて、負荷に電力供給する。そして、上記制御装置が、出力目標電圧に応じた基本階調指令を２進数で演算して出力するＣＰＵ回路と、上記基本階調指令に基づいて決定された２進数の出力階調指令に応じて、上記単相多重変換器内の上記各単相インバータへの駆動信号を生成するディジタル演算回路とを備えたものである。

このような電力変換装置では、ＣＰＵ回路により、出力目標電圧に応じた基本階調指令を２進数で演算して出力し、各単相インバータへの駆動信号を生成するディジタル演算回路をＣＰＵ回路と独立に構成したため、ＣＰＵ回路の性能に拘わらず各単相インバータの駆動信号を高速周波数で演算することができる。このため、安価なＣＰＵ回路でも高精度な出力電圧波形を得ることが可能になる。

実施の形態１．
以下、この発明の実施の形態１について説明する。
図１は、この発明の実施の形態１による電力変換装置の主回路構成を示す図である。図に示すように、それぞれ異なる直流電源３１〜３３を有する複数の単相インバータ２１〜２３の交流側を直列に接続して単相多重変換器としての多重インバータ１を構成する。各単相インバータ２１〜２３は、ダイオードを逆並列に接続した複数個のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の自己消弧型半導体スイッチング素子５１１〜５１４、５２１〜５２４、５３１〜５３４で構成され、直流電源３１〜３３からの直流電力を交流電力に変換して、出力端子６１、６２の間に電圧Ｖinvが出力され、接続される負荷（図示せず）に供給される。

なお、半導体スイッチング素子５１１〜５１４、５２１〜５２４、５３１〜５３４（以下、半導体スイッチ５００と称す）については、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＧＣＴ（Gate Commutated Turn-off Thyristor）、ＧＴＯ（Gate Turn-off Thyristor）、トランジスタなどの自己消弧型半導体素子が適用できる。また、自己消弧機能がないサイリスタ等でも強制転流動作が可能であれば使用できる。
これらの半導体スイッチ５００には、それぞれゲート駆動回路４１１〜４１４、４２１〜４２４、４３１〜４３４（以下、駆動回路４００と称す）が設けられ、各半導体スイッチ５００をオン、オフさせるために所定の電圧を印加する。駆動回路４００の構成としては、制御回路とパワー回路の絶縁が必要であり、パルストランス回路やフォトカプラ等を用いた回路が一般的に用いられる。

単相インバータ２１〜２３の直流電源３１〜３３の電圧Ｖ１〜Ｖ３は、例えば１：２：４、１：３：４、１：３：５、１：３：６、１：３：７、１：３：８、１：３：９等の所定の電圧比で設定される。ここではＶ１：Ｖ２：Ｖ３＝１：３：９とした場合について説明する。
各単相インバータ２１〜２３は出力として正負およびゼロの電圧を発生することができる。各単相インバータ２１〜２３および多重インバータ１の出力電圧波形を図２に示す。
なお、多重インバータ１は後述する制御回路によって、各単相インバータ２１〜２３の階調制御にＰＷＭ制御を併せて行っているが、ここでは、まず基本の階調制御について説明するため、図２は便宜上、ＰＷＭ制御による波形成分を除いた出力電圧波形を示す。

電圧Ｖ１〜Ｖ３の中の最小電圧Ｖ１で正規化すると、図２に示すように、単相インバータ２１は（−１，０，１）レベルの出力電圧７１を発生し、単相インバータ２２は（−３，０，３）レベルの出力電圧７２を発生し、単相インバータ２３は（−９，０，９）レベルの出力電圧７３を発生する。そして、多重インバータ１は、３つの単相インバータ２１〜２３の発生電圧の総和により、（−１３，−１２，−１１，−１０，−９，−８，−７，−６，−５，−４，−３，−２，−１，０，１，２，３，４，５，６，７，８，９，１０，１１，１２，１３）なる計２７レベルの電圧を出力する。このため、正弦波に近い出力電圧波形７４が得られ、通常、後段に設ける平滑用の出力フィルタを小容量化、あるいは省略することができる。

次に、図２で示した出力電圧波形にＰＷＭ制御による波形成分を加えたものを図３に示す。なお、図中、ＰＷＭ制御による波形成分は斜線の領域で図示した。各単相インバータ２１〜２３において、ＰＷＭ制御を行うことで、図に示すような出力電圧８１〜８３が得られ、多重インバータ１はより正弦波に近い極めて滑らかな出力電圧波形８４にて高精度な電圧を出力できる。これにより、平滑用の出力フィルタをより小容量化でき、電力変換装置をより小型化、簡略化することができる。

ところで、ＰＷＭ制御では各単相インバータ２１〜２３内の半導体スイッチ５０を高周波でスイッチングさせるが、階調制御型の多重インバータ１では、各単相インバータ２１〜２３で取り扱う直流電圧が分散されて低くなり、その中で直流電圧が比較的高い単相インバータ２２、２３では、ＰＷＭ制御領域が各単相インバータ出力の変化する周辺領域のみで良い。このため、スイッチング損失の増大を抑制して高精度な電圧出力が可能になる。
このような階調制御にＰＷＭ制御を併せて行う電力変換装置は、モータ制御やアクティブフィルタ制御のように高速応答かつ高精度を要求される制御に好適に用いることができる。

次に、このような階調制御にＰＷＭ制御を併せて行う制御回路を、図４に基づいて以下に説明する。
図に示すように、制御回路９はＣＰＵ（Central Processing Unit）回路１０およびディジタル演算回路としてのＰＬＤ（Programmable Logic Device）回路１１を備え、入力された出力目標電圧に応じて各単相インバータ２１〜２３へのゲート駆動信号６を生成する。
ＣＰＵ回路１０は、マイコンあるいはＤＳＰ（Digital Signal Processor）等のマイクロコンピュータベースのコントローラで信号処理し、入力はＡ／Ｄコンバータ１２を介し、出力はディジタル出力ポート１９およびＰＷＭ出力ポート２０を介して行う。また、ＰＬＤ回路１１はディジタル信号処理が可能なデバイスであれば、これに限るものではない。

ＣＰＵ回路１０では、電力変換装置の目標電圧がＡ／Ｄコンバータ１２を介して入力され、実電圧である目標電圧を−１３〜１３の範囲内で２７レベルを最大とする階調で表現するため、電圧Ｖ１で正規化を行う。次に、絶対値回路１３によって絶対値変換し、変換された絶対値信号は演算回路１４にて切り捨て処理を行い、０〜１３の整数値を出力する。この整数値は目標電圧の基本階調を示し、ディジタル出力ポート１９から、２進数４ビット（００００〜１１１１）の基本階調信号（基本階調指令）４として出力する。また、Ａ／Ｄコンバータ１２を介して入力された目標電圧は、極性判定回路１８にも入力されて正負の極性が判定され、ディジタル出力ポート１９から電圧極性信号７として出力される。

一方、絶対値回路１３から出力された絶対値信号と、演算回路１４にて切り捨て処理された整数値とは減算回路１５に入力され、減算回路１５では、絶対値信号から整数値を減算し、基本階調（整数部）の残りの部分である０〜１の小数部を抽出する。小数部はＣＰＵ回路１０内のＰＷＭ制御部２に入力される。
ＰＷＭ制御部２は、搬送波発生回路１６とコンパレータ１７とＰＷＭ出力ポート２０とを備え、搬送波発生回路１６から出力される三角波等のキャリア信号と減算回路１５からの小数部とをコンパレータ１７に入力し、三角波比較ＰＷＭを用いてパルス変調されたＰＷＭ電圧指令としてのＰＷＭ信号３を生成し、ＰＷＭ出力ポート２０から出力する。

ＣＰＵ回路１０から出力されたＰＷＭ信号３、基本階調信号４、および電圧極性信号７はＰＬＤ回路１１に入力される。加減算回路２４では、基本階調指令４にＰＷＭ信号３を加算し、２進数４ビット（００００〜１１１１）の出力階調信号（出力階調指令）５として出力する。ＰＷＭ信号３は基本階調信号４の最下位ビットと等価であるため、これに加算する。加減算回路２４は、例えば図５に示すディジタル回路で実現できる。なお、この場合、２進数４ビットの数値が（１１１１）でＰＷＭ信号３が１の場合、出力値が（００００）になり、所望のゲート駆動信号６が得られないため、この場合の演算については禁止する処理を行う。

２進３進変換回路２５には、加減算回路２４からの出力階調信号５と電圧極性信号７とが入力され、２進数の出力階調信号５を３進数へ変換し、電圧極性信号７に応じて各単相インバータ２１〜２３へのゲート駆動信号６を生成して出力する。
ここで、３進数に変換するのは、単相インバータ２１〜２３の直流電源３１〜３３の電圧Ｖ１〜Ｖ３を、この場合、Ｖ１：Ｖ２：Ｖ３＝１：３：９の３進の関係にしたためであり、変換の対応表を図６に示す。各単相インバータ２１、２２、２３の出力信号（出力階調レベル）を、３^０、３^１、３^２で示す。また括弧内は出力電圧の極性を示している。
例えば３^０（＋）＝０かつ３^０（−）＝０のときには単相インバータ２１の出力信号は０となる。３^０（＋）＝０かつ３^０（−）＝１のときには単相インバータ２１の出力信号は−１となる。３^０（＋）＝１かつ３^０（−）＝０のときには単相インバータ２１の出力信号は＋１となる。同様に、３^１（＋）＝０かつ３^１（−）＝０のときには単相インバータ２２の出力信号は０となる。３^１（＋）＝０かつ３^１（−）＝１のときには単相インバータ２２の出力信号は−３となる。３^１（＋）＝１かつ３^１（−）＝０のときには単相インバータ２２の出力信号は＋３となる。更に、３^２（＋）＝０のときには単相インバータ２３の出力信号は０となる。３^２（＋）＝１のときには単相インバータ２３の出力信号は＋９となる。３^２（−）については、０〜１５のレベルを生成するために−９の電圧レベルは使われないことから必要ない。

このような２進３進変換回路２５における、３進数へ変換する処理は、図７に示すような論理回路で実現できる。そして、得られた３進数の信号と電圧極性信号７に基づいて各単相インバータ２１〜２３へのゲート駆動信号６を生成して出力する。

以上のように、ＣＰＵ回路１０では、目標電圧に基づいて２進数の基本階調信号４とＰＷＭ信号３とをそれぞれ生成して出力し、ＰＬＤ回路１１において、基本階調信号４にＰＷＭ信号３を加算して得られた２進数の出力階調信号５を３進数に変換して各単相インバータ２１〜２３へのゲート駆動信号６を生成する。
図８に、目標電圧、基本階調信号４が示す基本階調電圧、ＰＷＭ信号３が示すＰＷＭ出力電圧および、出力階調信号５が示す多重インバータの出力電圧の関係を示す。
図８（ａ）に示すように、演算回路１４から出力された基本階調（整数部）は正規化された目標電圧に内接するように出力される。このとき正規化された目標電圧から基本階調を引いた差分は小数で表される。ここで得られた小数部は０〜１の範囲となるため、ＰＷＭを行うための三角波等のキャリア信号を０.５を基準とした振幅が１の信号とすることで、図８（ｂ）に示すように変調度が１のＰＷＭ信号３（ＰＷＭ出力）が得られ、基本階調とＰＷＭ信号３とを加算して得られる出力階調信号５に基づいて多重インバータ１は電圧出力する。
このように、基本階調は、正規化した目標電圧の整数部分で構成し、目標電圧との差分の小数部をパルス幅変調してＰＷＭ信号３を生成したため、基本階調信号４およびＰＷＭ信号３の演算が容易にできると共に、後段のＰＬＤ回路１１において容易に合成して出力階調指令５およびゲート駆動信号６が演算できる。

ところで、図８で示す波形からも分かるように、基本階調を決定する演算処理の周波数は、ＰＷＭ信号３を演算するＰＷＭ周波数に比べ、高速である必要はない。
この実施の形態では、ＰＷＭ信号３をＰＷＭ制御部２にて基本階調信号４の演算とは独立して生成し、出力に関しても、基本階調信号４を出力するディジタル出力ポート１９とは独立のＰＷＭ出力ポート２０から出力する。このため、高速処理の必要がない基本階調信号４の演算・出力を、ＰＷＭ周波数に合わせる必要がなく、ＣＰＵ回路１０の処理負担を軽減できる。また、ＣＰＵ回路１０とは別のＰＬＤ回路１１において、基本階調信号４にＰＷＭ信号３を加算し、各単相インバータ２１〜２３へのゲート駆動信号６を生成するようにしたため、出力階調に応じたゲート駆動信号６の生成処理をＣＰＵ回路１０内で行う必要がなく、ＣＰＵ回路１０内の処理負担は軽減できる。
このため、階調制御にＰＷＭ制御を付加することにより、ゲート駆動信号６の生成を高速周波数で演算するものであっても、ＣＰＵ回路１０内の処理負担を増大させることはない。従って、ＣＰＵ回路１０の性能に拘わらず各単相インバータ２１〜２３のゲート駆動信号６を高速周波数で演算することができ、安価なＣＰＵ回路１０でも高精度な出力電圧波形を得ることが可能になる。

なお、上記実施の形態１では、ＣＰＵ回路１０内にＰＷＭ制御部２を備えた制御回路９を示したが、図９に示すように、ＰＷＭ信号３を生成するＰＷＭ回路３６をＣＰＵ回路１０ａとは別に備えて制御回路９ａを構成しても良い。この場合、ＰＷＭ回路３６は、入力ポート２９、３４、減算回路１５、搬送波発生回路１６、コンパレータ１７およびＰＷＭ出力ポート２０ａを備える。ＣＰＵ回路１０ａでは、ディジタル出力ポート１９から、２進数４ビット（００００〜１１１１）の基本階調信号４と電圧極性信号７とを出力する。また、ＣＰＵ回路１０ａ内の絶対値回路１３から出力された絶対値信号と、演算回路１４にて切り捨て処理された整数値とは、それぞれ入出力ポート２９，３０、３４，３５を介してＣＰＵ回路１０ａからＰＷＭ回路３６内の減算回路１５に入力される。その後、上記実施の形態１と同様に三角波比較ＰＷＭを用いてＰＷＭ信号３を生成し、生成されたＰＷＭ信号３をＣＰＵ回路１０ａからＰＷＭ出力ポート２０ａを介して出力する。

このように、ＰＷＭ信号３を生成するＰＷＭ回路３６をＣＰＵ回路１０ａとは別に備えたため、ＣＰＵ回路１０ａは、高速処理の必要がない基本階調信号４の演算・出力のみを主に処理すれば良く、ＣＰＵ回路１０ａの処理負担をさらに軽減でき、ＣＰＵ回路１０ａをさらに安価に構成できる。

実施の形態２．
以下、この発明の実施の形態２について説明する。
上記実施の形態１では、正規化された目標電圧を絶対値変換した後、演算回路１４にて切り捨て処理を行い、０〜１３の整数値を出力したが、この実施の形態の制御回路９ｂでは、ＣＰＵ回路１０ｂ内の演算回路１４ａでは、切り上げ処理を行って０〜１３の整数値を出力する。この整数値は目標電圧の基本階調を示し、ディジタル出力ポート１９から、２進数４ビット（００００〜１１１１）の基本階調信号（基本階調指令）４として出力する。また、絶対値回路１３から出力された絶対値信号と、演算回路１４ａにて切り上げ処理された整数値とは減算回路１５に入力され、減算回路１５では、絶対値信号から整数値を減算し、基本階調（整数部）の残りの部分である−１〜０の小数部を抽出する。小数部はＣＰＵ回路１０ｂ内のＰＷＭ制御部２ａに入力される。

ＰＷＭ制御部２ａは、搬送波発生回路１６ａとコンパレータ１７ａとＰＷＭ出力ポート２０とを備える。抽出された小数部は−１〜０の範囲となるため、搬送波発生回路１６ａから発生される三角波等のキャリア信号を、−０.５を基準とした振幅が１の信号とし、この小数部とキャリア信号とをコンパレータ１７ａに入力し、三角波比較ＰＷＭを用いてパルス変調されたＰＷＭ信号３を生成し、ＰＷＭ出力ポート２０から出力する。

ＣＰＵ回路１０ｂから出力されたＰＷＭ信号３、基本階調信号４、および電圧極性信号７はＰＬＤ回路１１に入力される。加減算回路２４ａでは、基本階調信号４にＰＷＭ出力分を加算した出力階調信号５を出力するものであるが、ＰＷＭ信号３にて負電圧出力となるため、ここでは加減算回路２４ａにより基本階調信号４からＰＷＭ信号３を減算して出力階調信号５を出力する。加減算回路２４ａは、例えば図１１に示すディジタル回路で実現できる。なお、この場合、２進数４ビットの数値が（００００）でＰＷＭ信号３が１の場合、出力値が（１１１１）になり、所望のゲート駆動信号６が得られないため、この場合の演算については禁止する処理を行う。

図１２に、目標電圧、基本階調信号４が示す基本階調電圧、ＰＷＭ信号３が示すＰＷＭ出力電圧および、出力階調信号５が示す多重インバータの出力電圧の関係を示す。
図１２（ａ）に示すように、演算回路１４ａから出力された基本階調（整数部）は正規化された目標電圧に外接するように出力される。このとき正規化された目標電圧から基本階調を引いた差分は小数で表される。ここで得られた小数部は−１〜０の範囲となるため、ＰＷＭを行うための三角波等のキャリア信号を−０.５を基準とした振幅が１の信号とすることで、図１２（ｂ）に示すように変調度が１のＰＷＭ信号３（ＰＷＭ出力）が得られ、基本階調とＰＷＭ出力とを加算、即ち基本階調信号４からＰＷＭ信号３を減算して得られる出力階調信号５に基づいて多重インバータ１は電圧出力する。

この実施の形態においても、上記実施の形態１と同様の効果が得られ、ＣＰＵ回路１０ｂの性能に拘わらず各単相インバータ２１〜２３のゲート駆動信号６を高速周波数で演算することができ、安価なＣＰＵ回路１０ｂでも高精度な出力電圧波形を得ることが可能になる。
また、基本階調は、正規化した目標電圧を切り上げした整数部分で構成し、目標電圧との差分の小数部をパルス幅変調してＰＷＭ信号３を生成したため、基本階調信号４およびＰＷＭ信号３の演算が容易にできると共に、後段のＰＬＤ回路１１において容易に合成して出力階調信号５およびゲート駆動信号６が演算できる。

実施の形態３．
上記実施の形態１、２では、正規化された目標電圧を絶対値変換した後、演算回路１４、１４ａにて切り捨てあるいは切り上げ処理を行い、０〜１３の整数値を出力したが、切り捨て、切り上げ処理の替わりに四捨五入しても良い。
その場合の制御回路９ｃを図１３に、目標電圧、基本階調電圧、ＰＷＭ出力電圧および、多重インバータの出力電圧の関係を図１４に示す。

図１３、図１４に示すように、ＣＰＵ回路１０ｃ内の演算回路１４ｂでは、四捨五入処理を行って０〜１３の整数値を出力する。演算回路１４ｂから出力された基本階調（整数部）は、各階調にて正規化された目標電圧の中央値となるように出力される。
また、絶対値回路１３から出力された絶対値信号から演算回路１４ｂにて四捨五入処理された整数値を減算した差分の小数部は、−０．５〜＋０．５の範囲となる。ＰＷＭ制御部２ｂは、２種の搬送波発生回路１６、１６ａ、２種のコンパレータ１７、１７ａ、切り換え回路２６およびＰＷＭ出力ポート２０を備え、三角波等のキャリア信号として、０.５を基準とした振幅が１の信号と−０.５基準とした振幅が１の信号とを用い、小数部の極性に応じて比較するキャリア信号を切り替える。加減算回路２４ｂは、図５、図１１に示した双方の回路構成を有するものとし、小数部の極性に応じて得られたＰＷＭ信号３を、基本階調信号４に加算、あるいは基本階調信号４から減算して出力階調信号５を出力し、この出力階調信号５に基づいて多重インバータ１は電圧出力する。

この実施の形態においても、上記実施の形態１と同様に、ＣＰＵ回路１０ｃの性能に拘わらず各単相インバータ２１〜２３のゲート駆動信号６を高速周波数で演算することができ、安価なＣＰＵ回路１０ｃでも高精度な出力電圧波形を得ることが可能になる。

実施の形態４．
また、上記実施の形態１で示した制御回路９の絶対値回路１３を省略しても良く、その場合の制御回路９ｄを図１５に示す。図に示すように、ＣＰＵ回路１０ｄ内の演算回路１４では、切り捨て処理を行って０〜１３の整数値を出力し、減算回路１５では、正規化された目標電圧から整数値を減算し、基本階調（整数部）の残りの部分である正負両極性の小数部を抽出する。
ＰＷＭ制御部２ｃは、搬送波発生回路１６ｂとコンパレータ１７ａとＰＷＭ出力ポート２０とを備え、三角波等のキャリア信号を、０を基準とした振幅が１の信号あるいは、０を基準とした振幅が２の信号を用いて、パルス変調されたＰＷＭ信号３を生成し、ＰＷＭ出力ポート２０から出力する。
この実施の形態においても、上記実施の形態１と同様に、ＣＰＵ回路１０ｄの性能に拘わらず各単相インバータ２１〜２３のゲート駆動信号６を高速周波数で演算することができ、安価なＣＰＵ回路１０ｄでも高精度な出力電圧波形を得ることが可能になる。

実施の形態５．
なお、上記実施の形態１〜４は電力変換装置を単相の多重インバータ１で構成したものを示したが、３相回路に適用しても良い。図１６に示すように、Ｕ相、Ｖ相、Ｗ相にそれぞれ、複数の単相インバータ２１ｕ〜２３ｕ、２１ｖ〜２３ｖ、２１ｗ〜２３ｗを備えた単相多重インバータ１ｕ、１ｖ、１ｗを備えて３相結線し、各単相多重インバータ１ｕ、１ｖ、１ｗにより各相の出力電圧をＰＷＭ制御を付加した階調制御により出力し、３相負荷に電力供給する。これにより、安価なＣＰＵ回路でも高精度な出力電圧波形を出力できる３相電力変換装置が得られる。

この発明の実施の形態１による電力変換装置の主回路構成を示す図である。 この発明の実施の形態１による各単相インバータの階調制御による出力電圧波形を示す図である。 この発明の実施の形態１による各単相インバータのＰＷＭ制御を付加した階調制御による出力電圧波形を示す図である。 この発明の実施の形態１による電力変換装置の制御回路構成を示す図である。 この発明の実施の形態１による制御回路における加減算回路の構成を示す図である。 この発明の実施の形態１による制御回路における２進数の出力階調信号を３進数へ変換する対応図である。 この発明の実施の形態１による制御回路における２進数の出力階調信号を３進数へ変換する論理回路構成を示す図である。 この発明の実施の形態１による電力変換装置における基本階調電圧とＰＷＭ出力電圧と多重インバータ出力との関係を示す図である。 この発明の実施の形態１の別例による電力変換装置の制御回路構成を示す図である。 この発明の実施の形態２による電力変換装置の制御回路構成を示す図である。 この発明の実施の形態２による制御回路における加減算回路の構成を示す図である。 この発明の実施の形態２による電力変換装置における基本階調電圧とＰＷＭ出力電圧と多重インバータ出力との関係を示す図である。 この発明の実施の形態３による電力変換装置の制御回路構成を示す図である。 この発明の実施の形態３による電力変換装置における基本階調電圧とＰＷＭ出力電圧と多重インバータ出力との関係を示す図である。 この発明の実施の形態４による電力変換装置の制御回路構成を示す図である。 この発明の実施の形態５による３相電力変換装置の主回路構成の概略図を示す図である。

符号の説明

１ 単相多重変換器としての多重インバータ、２，２ａ，２ｂ，２ｃ ＰＷＭ制御部、
３ ＰＷＭ電圧指令としてのＰＷＭ信号、４ 基本階調指令としての基本階調信号、
５ 出力階調指令としての出力階調信号、６ ゲート駆動信号、
９，９ａ，９ｂ，９ｃ，９ｄ 制御回路、
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ ＣＰＵ回路、
１１ ディジタル演算回路としてのＰＬＤ回路、２１〜２３ 単相インバータ、
２４，２４ａ，２４ｂ 加減算回路、３１〜３３ 直流電源、
４１１〜４１４，４２１〜４２４，４３１〜４３４ ゲート駆動回路。

Claims (5)

1. 直流電力を交流に変換する単相インバータの交流側を複数直列接続して成る単相多重変換器と、上記複数の単相インバータの各発生電圧の総和により出力電圧を階調制御する制御装置とを備えて、負荷に電力供給する電力変換装置において、
   上記制御装置が、出力目標電圧に応じた基本階調指令を２進数で演算して出力するＣＰＵ回路と、上記基本階調指令に基づいて決定された２進数の出力階調指令に応じて、上記単相多重変換器内の上記各単相インバータへの駆動信号を生成するディジタル演算回路とを備えたことを特徴とする電力変換装置。
2. 上記制御装置は、ＰＷＭ電圧指令を生成するＰＷＭ回路を上記ＣＰＵ回路とは別に備え、該ＰＷＭ電圧指令を上記基本階調指令に加算して上記出力階調指令とすることで、出力電圧の１レベルをＰＷＭ制御することを特徴とする請求項１記載の電力変換装置。
3. 上記ＣＰＵ回路は、ＰＷＭ電圧指令を生成するＰＷＭ制御部を内部に備えて、上記基本階調指令の演算・出力とは独立して上記ＰＷＭ電圧指令を生成・出力し、
   上記制御装置は、該ＰＷＭ電圧指令を上記基本階調指令に加算して上記出力階調指令とすることで、出力電圧の１レベルをＰＷＭ制御することを特徴とする請求項１記載の電力変換装置。
4. 上記基本階調指令は、上記出力目標電圧に内接あるいは外接する階調電圧を示し、上記ＰＷＭ電圧指令は、該基本階調指令による該階調電圧と上記出力目標電圧との差分をパルス幅変調して生成したことを特徴とする請求項２または３に記載の電力変換装置。
5. 上記基本階調指令が示す階調電圧は、該階調電圧が各階調にて上記出力目標電圧の中央値となり、上記ＰＷＭ電圧指令は、該基本階調指令による該階調電圧と上記出力目標電圧との差分を正負各極性毎にパルス幅変調して生成したことを特徴とする請求項２または３に記載の電力変換装置。

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