JP2003296292A - ポートサンプリング回路装置およびマイクロコンピュータ - Google Patents
ポートサンプリング回路装置およびマイクロコンピュータInfo
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 サンプリング処理に伴うＣＰＵの負担を軽減
することができるポートサンプリング回路装置を提供す
る。 【解決手段】 ポートサンプリング回路６の信号出力部
は、ＣＰＵ２によりレジスタに設定されたサンプリング
周期に基づいて出力ポート１１の出力レベルを周期的に
変化させ、データラッチ部は、前記出力レベルの変化を
起点とし、タイミング信号に基づいて入力ポート１０に
与えられるデータをラッチすると、そのラッチしたデー
タをデータレジスタに格納する。
することができるポートサンプリング回路装置を提供す
る。 【解決手段】 ポートサンプリング回路６の信号出力部
は、ＣＰＵ２によりレジスタに設定されたサンプリング
周期に基づいて出力ポート１１の出力レベルを周期的に
変化させ、データラッチ部は、前記出力レベルの変化を
起点とし、タイミング信号に基づいて入力ポート１０に
与えられるデータをラッチすると、そのラッチしたデー
タをデータレジスタに格納する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵにより設定
された条件に基づいてマイクロコンピュータの入力ポー
トのサンプリングを行うポートサンプリング回路装置、
及びそのポートサンプリング回路装置を備えて構成され
るマイクロコンピュータに関する。
された条件に基づいてマイクロコンピュータの入力ポー
トのサンプリングを行うポートサンプリング回路装置、
及びそのポートサンプリング回路装置を備えて構成され
るマイクロコンピュータに関する。
【０００２】
【発明が解決しようとする課題】マイクロコンピュータ
を構成するＣＰＵは、例えば制御状態を変更することな
どを目的として、入力端子に接続されている外部デバイ
スなどより出力される信号のレベルをサンプリングする
場合には、それに対応して制御プログラムを記述してお
く。そして、当該プログラムに従って動作することで、
入力ポートを周期的に（例えば、数１０μ〜数１００μ
秒の間隔で）サンプリングするようになっている。
を構成するＣＰＵは、例えば制御状態を変更することな
どを目的として、入力端子に接続されている外部デバイ
スなどより出力される信号のレベルをサンプリングする
場合には、それに対応して制御プログラムを記述してお
く。そして、当該プログラムに従って動作することで、
入力ポートを周期的に（例えば、数１０μ〜数１００μ
秒の間隔で）サンプリングするようになっている。
【０００３】具体的には、ＣＰＵは、入力ポートに与え
られるデータをラッチするためのタイミング信号が出力
されるように書き込みを行い（サンプリング）、それか
ら、ラッチされたデータの読み出しを行う。この動作を
周期的に実行するようになっている。
られるデータをラッチするためのタイミング信号が出力
されるように書き込みを行い（サンプリング）、それか
ら、ラッチされたデータの読み出しを行う。この動作を
周期的に実行するようになっている。
【０００４】従って、サンプリングを行うためにソフト
ウエアを作成する工程が必要であり、ＣＰＵの実動作上
でも制御プログラムがサンプリング処理を負担すること
になる。そのため、ＣＰＵが行うその他の処理が重い場
合には、サンプリング周期を十分短くすることができな
くなるという問題があった。
ウエアを作成する工程が必要であり、ＣＰＵの実動作上
でも制御プログラムがサンプリング処理を負担すること
になる。そのため、ＣＰＵが行うその他の処理が重い場
合には、サンプリング周期を十分短くすることができな
くなるという問題があった。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、その目的は、サンプリング処理に伴うＣＰＵの負
担を軽減することができるポートサンプリング回路装
置、及びそのポートサンプリング回路装置を備えて構成
されるマイクロコンピュータを提供することにある。
あり、その目的は、サンプリング処理に伴うＣＰＵの負
担を軽減することができるポートサンプリング回路装
置、及びそのポートサンプリング回路装置を備えて構成
されるマイクロコンピュータを提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載のポートサ
ンプリング回路装置によれば、ＣＰＵにより設定された
条件に基づいてマイクロコンピュータ（マイコン）の入
力ポートのサンプリングを自動的に行うようにハードウ
エアで構成される。即ち、ＣＰＵは周期的に入力ポート
をサンプリングするための処理を行なわずとも、適当な
タイミングでデータの読み出しだけを行うようにすれ
ば、マイコン外部のデバイスなどから入力ポートに与え
られるデータを読み込むことができる。
ンプリング回路装置によれば、ＣＰＵにより設定された
条件に基づいてマイクロコンピュータ（マイコン）の入
力ポートのサンプリングを自動的に行うようにハードウ
エアで構成される。即ち、ＣＰＵは周期的に入力ポート
をサンプリングするための処理を行なわずとも、適当な
タイミングでデータの読み出しだけを行うようにすれ
ば、マイコン外部のデバイスなどから入力ポートに与え
られるデータを読み込むことができる。
【０００７】従って、ＣＰＵに実行させる制御プログラ
ムには、サンプリングを行う処理を記述する必要がなく
なるので、プログラムの作成工程を簡単にすることがで
きる。また、ＣＰＵの実動作中における処理負担も軽減
されるので、その軽減された分を他の処理に振り分ける
ことが可能となる。
ムには、サンプリングを行う処理を記述する必要がなく
なるので、プログラムの作成工程を簡単にすることがで
きる。また、ＣＰＵの実動作中における処理負担も軽減
されるので、その軽減された分を他の処理に振り分ける
ことが可能となる。
【０００８】請求項２記載のポートサンプリング回路装
置によれば、サンプリングタイミング信号出力部は、サ
ンプリング周期設定レジスタに設定されたサンプリング
周期に基づいてサンプリングタイミング信号を周期的に
出力し、データラッチ部は、前記タイミング信号に基づ
いて前記入力ポートに与えられるデータをラッチする
と、そのラッチしたデータをデータレジスタに格納す
る。従って、サンプリングを行う周期は、ＣＰＵがサン
プリング周期設定レジスタに設定を行うことで変化させ
ることができるので、アプリケーション等の仕様に応じ
て適切な周期でサンプリングを行わせることができる。
置によれば、サンプリングタイミング信号出力部は、サ
ンプリング周期設定レジスタに設定されたサンプリング
周期に基づいてサンプリングタイミング信号を周期的に
出力し、データラッチ部は、前記タイミング信号に基づ
いて前記入力ポートに与えられるデータをラッチする
と、そのラッチしたデータをデータレジスタに格納す
る。従って、サンプリングを行う周期は、ＣＰＵがサン
プリング周期設定レジスタに設定を行うことで変化させ
ることができるので、アプリケーション等の仕様に応じ
て適切な周期でサンプリングを行わせることができる。
【０００９】請求項３または４記載のポートサンプリン
グ回路装置によれば、出力状態変化手段は、マイクロコ
ンピュータの出力ポートの状態を、入力ポートのサンプ
リングを行うタイミングに同期させて周期的に変化させ
る。即ち、入力ポートをサンプリングするに当たって
は、マイクロコンピュータの周辺回路などの状態を変化
させることが必要となる場合がある。
グ回路装置によれば、出力状態変化手段は、マイクロコ
ンピュータの出力ポートの状態を、入力ポートのサンプ
リングを行うタイミングに同期させて周期的に変化させ
る。即ち、入力ポートをサンプリングするに当たって
は、マイクロコンピュータの周辺回路などの状態を変化
させることが必要となる場合がある。
【００１０】例えば、外部デバイスの種類、或いは外部
デバイスを含むマイコン周辺の回路構成によっては、駆
動された状態（アクティブ）になることでマイコンの入
力ポートに対する信号の出力が可能となるケースもあ
る。
デバイスを含むマイコン周辺の回路構成によっては、駆
動された状態（アクティブ）になることでマイコンの入
力ポートに対する信号の出力が可能となるケースもあ
る。
【００１１】従って、そのような場合に、出力ポートを
外部デバイスに接続しておけば、ポートサンプリング回
路装置が自動的に出力ポートの状態を変化させること
で、その外部デバイスをサンプリングタイミングに同期
させて周期的に駆動することが可能となる。よって、Ｃ
ＰＵは駆動制御を行う必要がなくなるので、処理負担を
更に軽減することができる。
外部デバイスに接続しておけば、ポートサンプリング回
路装置が自動的に出力ポートの状態を変化させること
で、その外部デバイスをサンプリングタイミングに同期
させて周期的に駆動することが可能となる。よって、Ｃ
ＰＵは駆動制御を行う必要がなくなるので、処理負担を
更に軽減することができる。
【００１２】請求項５記載のポートサンプリング回路装
置によれば、出力状態変化手段を構成する状態変化タイ
ミング信号出力部は、状態変化周期設定レジスタに設定
された状態変化周期に基づいて状態変化タイミング信号
を周期的に出力する。すると、状態変化部は、前記タイ
ミング信号に基づいて出力ポートの状態を変化させる。
従って、ＣＰＵは、出力ポートの状態を変化させる周期
を、状態変化周期設定レジスタに設定を行うことで変化
させることができる。
置によれば、出力状態変化手段を構成する状態変化タイ
ミング信号出力部は、状態変化周期設定レジスタに設定
された状態変化周期に基づいて状態変化タイミング信号
を周期的に出力する。すると、状態変化部は、前記タイ
ミング信号に基づいて出力ポートの状態を変化させる。
従って、ＣＰＵは、出力ポートの状態を変化させる周期
を、状態変化周期設定レジスタに設定を行うことで変化
させることができる。
【００１３】請求項６記載のポートサンプリング回路装
置によれば、状態変化周期設定レジスタを、サンプリン
グ周期設定レジスタと兼用するように構成するので、両
者の設定を１つのレジスタによって行うことができ、設
定処理をより簡単にすることが可能となる。
置によれば、状態変化周期設定レジスタを、サンプリン
グ周期設定レジスタと兼用するように構成するので、両
者の設定を１つのレジスタによって行うことができ、設
定処理をより簡単にすることが可能となる。
【００１４】請求項７記載のポートサンプリング回路装
置によれば、サンプリングタイミング信号出力部は、サ
ンプリング周期と、サンプリング開始時間設定レジスタ
に設定されるサンプリング開始時間とに基づいてサンプ
リングタイミング信号を周期的に出力する。従って、例
えば、出力ポートの状態を変化させることで外部デバイ
スを駆動するように構成する場合、その駆動が開始され
てから、外部デバイスからデータが出力され、そのデー
タレベルが安定した状態となり適切なサンプリングが可
能となるタイミングを個別のケースに応じて設定するこ
とができる。
置によれば、サンプリングタイミング信号出力部は、サ
ンプリング周期と、サンプリング開始時間設定レジスタ
に設定されるサンプリング開始時間とに基づいてサンプ
リングタイミング信号を周期的に出力する。従って、例
えば、出力ポートの状態を変化させることで外部デバイ
スを駆動するように構成する場合、その駆動が開始され
てから、外部デバイスからデータが出力され、そのデー
タレベルが安定した状態となり適切なサンプリングが可
能となるタイミングを個別のケースに応じて設定するこ
とができる。
【００１５】請求項８記載のポートサンプリング回路装
置によれば、一致信号出力部は、入力ポートをサンプリ
ングしたデータが期待値セットレジスタにセットされた
データに一致すると外部に一致信号を出力するので、Ｃ
ＰＵは、予め期待値セットレジスタにデータをセットし
ておけば、一致信号が出力されたことをもって期待値に
等しいデータがサンプリングされたことを判定できる。
従って、ＣＰＵは、サンプリングされたデータが期待値
に一致したか否かを判定するために、入力ポートを所定
時間ごとにポーリングして比較判定する必要がなくなる
ので、処理負担を一層削減することができる。
置によれば、一致信号出力部は、入力ポートをサンプリ
ングしたデータが期待値セットレジスタにセットされた
データに一致すると外部に一致信号を出力するので、Ｃ
ＰＵは、予め期待値セットレジスタにデータをセットし
ておけば、一致信号が出力されたことをもって期待値に
等しいデータがサンプリングされたことを判定できる。
従って、ＣＰＵは、サンプリングされたデータが期待値
に一致したか否かを判定するために、入力ポートを所定
時間ごとにポーリングして比較判定する必要がなくなる
ので、処理負担を一層削減することができる。
【００１６】請求項９または１０記載のマイクロコンピ
ュータによれば、ＣＰＵと、請求項１乃至７または８の
何れかに記載のポートサンプリング回路装置とを備えて
構成されるので、ポートサンプリング回路装置にサンプ
リング処理を代行させて、ＣＰＵの処理能力を向上させ
ることができる。
ュータによれば、ＣＰＵと、請求項１乃至７または８の
何れかに記載のポートサンプリング回路装置とを備えて
構成されるので、ポートサンプリング回路装置にサンプ
リング処理を代行させて、ＣＰＵの処理能力を向上させ
ることができる。
【００１７】請求項１１記載のマイクロコンピュータに
よれば、ポートサンプリング回路装置によって出力され
る一致信号を、ＣＰＵに対する割込み信号とするので、
ＣＰＵは、割り込みの発生によって期待値に等しいデー
タがサンプリングされたことを知ることができる。
よれば、ポートサンプリング回路装置によって出力され
る一致信号を、ＣＰＵに対する割込み信号とするので、
ＣＰＵは、割り込みの発生によって期待値に等しいデー
タがサンプリングされたことを知ることができる。
【００１８】請求項１２記載のマイクロコンピュータに
よれば、低消費電力モードを実行するための機能を有し
て構成されている場合に、一致信号を、低消費電力モー
ドを解除するための信号とする。即ち、ＣＰＵが連続的
に処理を行う必要がない状態になったと判断し、例えば
クロック信号の供給を停止することで消費電力を抑制す
るモードになった場合は、当然ながら、入力ポートをサ
ンプリングすることはできない。逆に、ＣＰＵが周期的
にサンプリングを行う必要がある場合は、低消費電力モ
ードを設定することはできなかった。
よれば、低消費電力モードを実行するための機能を有し
て構成されている場合に、一致信号を、低消費電力モー
ドを解除するための信号とする。即ち、ＣＰＵが連続的
に処理を行う必要がない状態になったと判断し、例えば
クロック信号の供給を停止することで消費電力を抑制す
るモードになった場合は、当然ながら、入力ポートをサ
ンプリングすることはできない。逆に、ＣＰＵが周期的
にサンプリングを行う必要がある場合は、低消費電力モ
ードを設定することはできなかった。
【００１９】そこで、請求項１２のように構成すれば、
ＣＰＵが予め期待値セットレジスタに期待値のデータを
セットしておけば、その後に低消費電力モードに切り替
わっても、その間はポートサンプリング回路装置が継続
してサンプリング処理を行う。そして、期待値に一致す
るデータがサンプリングされるとＣＰＵの低消費電力モ
ードは解除される。
ＣＰＵが予め期待値セットレジスタに期待値のデータを
セットしておけば、その後に低消費電力モードに切り替
わっても、その間はポートサンプリング回路装置が継続
してサンプリング処理を行う。そして、期待値に一致す
るデータがサンプリングされるとＣＰＵの低消費電力モ
ードは解除される。
【００２０】即ち、ＣＰＵは、前記データがサンプリン
グされたことを契機として次の処理を実行すれば良い場
合は低消費電力モードを設定して、当該モードがポート
サンプリング回路装置によって解除されるまで待機すれ
ば良い。従って、低消費電力モードを有効に活用するこ
とができ、消費電力を低減することができる。
グされたことを契機として次の処理を実行すれば良い場
合は低消費電力モードを設定して、当該モードがポート
サンプリング回路装置によって解除されるまで待機すれ
ば良い。従って、低消費電力モードを有効に活用するこ
とができ、消費電力を低減することができる。
【００２１】
【発明の実施の形態】以下、本発明の一実施例について
図面を参照して説明する。図１は、例えば車両用のボデ
ィＥＣＵ(Electronic Control Unit) などに使用される
シングルチップマイクロコンピュータ（マイコン）の一
構成例を示すものである。マイコン１は、ＣＰＵ２を中
心として、その周辺にメイン発振回路３，クロック制御
回路４，ＣＲ発振回路５，ポートサンプリング回路（ポ
ートサンプリング回路装置）６などを備えている。
図面を参照して説明する。図１は、例えば車両用のボデ
ィＥＣＵ(Electronic Control Unit) などに使用される
シングルチップマイクロコンピュータ（マイコン）の一
構成例を示すものである。マイコン１は、ＣＰＵ２を中
心として、その周辺にメイン発振回路３，クロック制御
回路４，ＣＲ発振回路５，ポートサンプリング回路（ポ
ートサンプリング回路装置）６などを備えている。
【００２２】メイン発振回路３は、マイコン１の外部に
接続される水晶発振子７を発振させてＣＰＵ２に動作用
のクロック信号（マシンクロック或いはシステムクロッ
ク）を供給するものである。クロック制御回路４は、Ｃ
ＰＵ２によりアドレスバス８及びデータバス９を介して
スリープ／ストップモードを開始させる指令が与えられ
ると、メイン発振回路３に対してクロック停止信号を出
力し、メイン発振回路３によるクロック信号の出力を停
止させ、ＣＰＵ２（若しくは、ＣＰＵ２を含むマイコン
１全体）をスリープ／ストップモードに設定する。
接続される水晶発振子７を発振させてＣＰＵ２に動作用
のクロック信号（マシンクロック或いはシステムクロッ
ク）を供給するものである。クロック制御回路４は、Ｃ
ＰＵ２によりアドレスバス８及びデータバス９を介して
スリープ／ストップモードを開始させる指令が与えられ
ると、メイン発振回路３に対してクロック停止信号を出
力し、メイン発振回路３によるクロック信号の出力を停
止させ、ＣＰＵ２（若しくは、ＣＰＵ２を含むマイコン
１全体）をスリープ／ストップモードに設定する。
【００２３】ここで、スリープモードとは、一旦移行す
るとクロック制御回路４に内蔵されているタイマで所定
時間が経過すると自動的に解除されるモードを言うもの
とし、ストップモードとは、一旦移行すると外部におい
てウェイクアップ要因（後述するウェイクアップ信号な
ど）が発生するまで解除されないモードを言うものとす
る。即ち、これらは、ＣＰＵ２の動作状態を通常時より
も低下させることで消費電力の低下を図るモードであ
る。
るとクロック制御回路４に内蔵されているタイマで所定
時間が経過すると自動的に解除されるモードを言うもの
とし、ストップモードとは、一旦移行すると外部におい
てウェイクアップ要因（後述するウェイクアップ信号な
ど）が発生するまで解除されないモードを言うものとす
る。即ち、これらは、ＣＰＵ２の動作状態を通常時より
も低下させることで消費電力の低下を図るモードであ
る。
【００２４】そして、クロック制御回路４は、ポートサ
ンプリング回路６が後述する条件設定に応じてウェイク
アップ信号を出力すると、クロック停止信号の出力を中
止してメイン発振回路３によるクロック信号の出力を再
開させるようになっている。尚、スリープモードにあっ
ても、ウェイクアップ信号の出力によって当該モードは
解除されるようになっている。
ンプリング回路６が後述する条件設定に応じてウェイク
アップ信号を出力すると、クロック停止信号の出力を中
止してメイン発振回路３によるクロック信号の出力を再
開させるようになっている。尚、スリープモードにあっ
ても、ウェイクアップ信号の出力によって当該モードは
解除されるようになっている。
【００２５】例えば、メイン発振回路３の発振周波数は
４ＭＨｚ程度であり、ＣＲ発振回路５の発振周波数は２
５ｋＨｚ程度である。また、ＣＰＵ２は、周波数４ＭＨ
ｚのクロック１を内蔵するＰＬＬ発振回路（図示せず）
で４逓倍して１６ＭＨｚのクロック周波数で動作するよ
うになっている。
４ＭＨｚ程度であり、ＣＲ発振回路５の発振周波数は２
５ｋＨｚ程度である。また、ＣＰＵ２は、周波数４ＭＨ
ｚのクロック１を内蔵するＰＬＬ発振回路（図示せず）
で４逓倍して１６ＭＨｚのクロック周波数で動作するよ
うになっている。
【００２６】ポートサンプリング回路６は、ＣＰＵ２が
内部のレジスタに行う設定に応じて、図示しない外部の
デバイスによってマイコン１の入力ポート(PSMIN)１０
（例えば、３２本）に出力される信号またはデータのサ
ンプリングを自動的に行う、純粋なハードウエア回路で
ある。尚、ここで言う「デバイス」には、例えばトラン
ジスタのような素子も含む概念であるとする。
内部のレジスタに行う設定に応じて、図示しない外部の
デバイスによってマイコン１の入力ポート(PSMIN)１０
（例えば、３２本）に出力される信号またはデータのサ
ンプリングを自動的に行う、純粋なハードウエア回路で
ある。尚、ここで言う「デバイス」には、例えばトラン
ジスタのような素子も含む概念であるとする。
【００２７】また、ポートサンプリング回路６は、マイ
コン１の出力ポート(PSMOUT)１１にデータを出力するこ
とで、外部のデバイスを周期的に駆動することも可能に
構成されている。尚、具体的には図示しないが、マイコ
ン１は、その他、割込みコントローラ，ＤＭＡコントロ
ーラ，ウォッチドッグタイマ，Ａ／Ｄコンバータ，Ｄ／
Ａコンバータやシリアル通信回路などの周辺回路を備え
ている。
コン１の出力ポート(PSMOUT)１１にデータを出力するこ
とで、外部のデバイスを周期的に駆動することも可能に
構成されている。尚、具体的には図示しないが、マイコ
ン１は、その他、割込みコントローラ，ＤＭＡコントロ
ーラ，ウォッチドッグタイマ，Ａ／Ｄコンバータ，Ｄ／
Ａコンバータやシリアル通信回路などの周辺回路を備え
ている。
【００２８】図２は、ポートサンプリング回路６が内蔵
しているレジスタ及びカウンタを示すものである。ＰＳ
Ｍ端子コントロールレジスタ(PSMOCR)１２、ポート出力
サイクルレジスタ(PSMCYR)（サンプリング周期設定レジ
スタ、状態変化周期設定レジスタ）１３及びポート出力
サイクルカウンタ(PSMCYCNT)１４は、主に出力ポート１
１に関する設定等を行うものである。
しているレジスタ及びカウンタを示すものである。ＰＳ
Ｍ端子コントロールレジスタ(PSMOCR)１２、ポート出力
サイクルレジスタ(PSMCYR)（サンプリング周期設定レジ
スタ、状態変化周期設定レジスタ）１３及びポート出力
サイクルカウンタ(PSMCYCNT)１４は、主に出力ポート１
１に関する設定等を行うものである。
【００２９】レジスタ１２は、データ出力やサンプリン
グ動作のイネーブル制御や出力データレベル（Ｈ，Ｌ）
の設定を行うためのレジスタである。レジスタ１３は、
出力ポート１１をＨまたはＬにドライブする周期（図３
参照、スリープモードの場合）を設定するレジスタであ
る。カウンタ１４は、ＣＲ発振回路５が出力するＣＲク
ロックを２分周したクロックでカウントを行うカウンタ
であり、カウント値がレジスタ１３の値に一致すると、
出力ポート１１をドライブさせるタイミング信号が発生
してクリアされるようになっている。
グ動作のイネーブル制御や出力データレベル（Ｈ，Ｌ）
の設定を行うためのレジスタである。レジスタ１３は、
出力ポート１１をＨまたはＬにドライブする周期（図３
参照、スリープモードの場合）を設定するレジスタであ
る。カウンタ１４は、ＣＲ発振回路５が出力するＣＲク
ロックを２分周したクロックでカウントを行うカウンタ
であり、カウント値がレジスタ１３の値に一致すると、
出力ポート１１をドライブさせるタイミング信号が発生
してクリアされるようになっている。
【００３０】サンプリングタイミングカウンタ(PSMTMGC
NT)１５、サンプリングタイミングレジスタ(PSMTMG)
（サンプリング開始時間設定レジスタ）１６、サンプリ
ングコントロールレジスタ（０）(PSMSCR0)１７及び同
レジスタ（１）(PSMSCR1)１８、サンプリングフィルタ
選択レジスタ(PSMFLT)１９は、主にサンプリング処理に
関する設定等を行うものである。
NT)１５、サンプリングタイミングレジスタ(PSMTMG)
（サンプリング開始時間設定レジスタ）１６、サンプリ
ングコントロールレジスタ（０）(PSMSCR0)１７及び同
レジスタ（１）(PSMSCR1)１８、サンプリングフィルタ
選択レジスタ(PSMFLT)１９は、主にサンプリング処理に
関する設定等を行うものである。
【００３１】カウンタ１５は、ＣＲ発振回路５が出力す
るＣＲクロックをカウントするカウンタであり、レジス
タ１６は、出力ポート１１がドライブを開始してからサ
ンプリングを行うタイミングを設定するレジスタである
（図４参照）。そして、カウンタ１５のカウント値がレ
ジスタ１６の値に一致すると、サンプリングを行うため
のタイミング信号が発生してカウンタ１５はクリアされ
るようになっている。
るＣＲクロックをカウントするカウンタであり、レジス
タ１６は、出力ポート１１がドライブを開始してからサ
ンプリングを行うタイミングを設定するレジスタである
（図４参照）。そして、カウンタ１５のカウント値がレ
ジスタ１６の値に一致すると、サンプリングを行うため
のタイミング信号が発生してカウンタ１５はクリアされ
るようになっている。
【００３２】レジスタ１７及びレジスタ１８は、サンプ
リング処理のイネーブル制御を行うためのレジスタであ
り、前者はＣＰＵ２がスリープ若しくはストップモード
（低消費電力モード）となった場合、後者はＣＰＵ２が
通常動作を行っているウェイクアップ時について設定を
行うものである。
リング処理のイネーブル制御を行うためのレジスタであ
り、前者はＣＰＵ２がスリープ若しくはストップモード
（低消費電力モード）となった場合、後者はＣＰＵ２が
通常動作を行っているウェイクアップ時について設定を
行うものである。
【００３３】レジスタ１９は、後述する２度一致フィル
タ３３を選択（有効）にするか否かを設定するためのレ
ジスタである。２度一致フィルタを選択すると、前回と
今回のサンプリングデータ値が一致した場合に、サンプ
リングデータレジスタ２０にデータが格納されるように
なる。
タ３３を選択（有効）にするか否かを設定するためのレ
ジスタである。２度一致フィルタを選択すると、前回と
今回のサンプリングデータ値が一致した場合に、サンプ
リングデータレジスタ２０にデータが格納されるように
なる。
【００３４】サンプリング判定レジスタ(PSMJDG)２１、
サンプリングウェイクアップステータスレジスタ(PSMWS
TR)２２及びサンプリングウェイクアップコントロール
レジスタ(PSMWCR)２３は、主にウェイクアップ信号WKUP
の出力制御に関する設定を行うレジスタである。
サンプリングウェイクアップステータスレジスタ(PSMWS
TR)２２及びサンプリングウェイクアップコントロール
レジスタ(PSMWCR)２３は、主にウェイクアップ信号WKUP
の出力制御に関する設定を行うレジスタである。
【００３５】期待値セットレジスタであるレジスタ２１
は、ＣＰＵ２がサンプリングデータの期待値を設定する
ためのレジスタである。レジスタ２１の設定値と、デー
タレジスタ２０のデータ値とが一致するとウェイクアッ
プ要因が発生するようになっている。レジスタ２２は、
レジスタ２１とデータレジスタ２０との比較結果が格納
されるレジスタであり、レジスタ２３は、上記のように
して発生したウェイクアップ要因に基づくウェイクアッ
プ信号WKUPの出力を許可するか否かを設定するレジスタ
である。
は、ＣＰＵ２がサンプリングデータの期待値を設定する
ためのレジスタである。レジスタ２１の設定値と、デー
タレジスタ２０のデータ値とが一致するとウェイクアッ
プ要因が発生するようになっている。レジスタ２２は、
レジスタ２１とデータレジスタ２０との比較結果が格納
されるレジスタであり、レジスタ２３は、上記のように
して発生したウェイクアップ要因に基づくウェイクアッ
プ信号WKUPの出力を許可するか否かを設定するレジスタ
である。
【００３６】図５は、ポートサンプリング回路６の内部
構成を概略的に示す機能ブロック図である。入力ポート
１０(PSMIN)は、データラッチ部３１の入力端子に接続
されている。データラッチ部３１におけるラッチタイミ
ングは、タイミングカウンタ１５、タイミングレジスタ
１６及びタイミングジェネレータ３２によって生成され
る。即ち、タイミングジェネレータ（サンプリングタイ
ミング信号出力部）３２は、カウンタ１５のカウンタ値
とレジスタ１６のデータ値とが一致した場合にサンプリ
ング信号をデータラッチ部３１に出力するようになって
いる。
構成を概略的に示す機能ブロック図である。入力ポート
１０(PSMIN)は、データラッチ部３１の入力端子に接続
されている。データラッチ部３１におけるラッチタイミ
ングは、タイミングカウンタ１５、タイミングレジスタ
１６及びタイミングジェネレータ３２によって生成され
る。即ち、タイミングジェネレータ（サンプリングタイ
ミング信号出力部）３２は、カウンタ１５のカウンタ値
とレジスタ１６のデータ値とが一致した場合にサンプリ
ング信号をデータラッチ部３１に出力するようになって
いる。
【００３７】尚、データラッチ部３１の内部は、具体的
には図示しないが、２個のデータラッチがシリアルに接
続されており、今回のサンプリングデータ（ｎ）と前回
のサンプリングデータ（ｎ−１）とを保持するように構
成されている。そして、これらのデータは２度一致フィ
ルタ３３に出力されている。
には図示しないが、２個のデータラッチがシリアルに接
続されており、今回のサンプリングデータ（ｎ）と前回
のサンプリングデータ（ｎ−１）とを保持するように構
成されている。そして、これらのデータは２度一致フィ
ルタ３３に出力されている。
【００３８】２度一致フィルタ３３は、前回と今回のサ
ンプリングデータが一致した場合に、データ「１」をフ
ィルタ選択部３４に出力するように構成されている。フ
ィルタ選択部３４は、次段に配置されているデータレジ
スタ２０に対するラッチ信号の出力を制御するものであ
り、レジスタ１９の設定に応じて、データレジスタ２０
にＣＲクロックを、２度一致フィルタ３３がデータ
「１」を出力している場合に与えるか（フィルタ選
択）、２度一致フィルタ３３の出力状態によらず与える
か（フィルタ非選択）を設定するようになっている。
ンプリングデータが一致した場合に、データ「１」をフ
ィルタ選択部３４に出力するように構成されている。フ
ィルタ選択部３４は、次段に配置されているデータレジ
スタ２０に対するラッチ信号の出力を制御するものであ
り、レジスタ１９の設定に応じて、データレジスタ２０
にＣＲクロックを、２度一致フィルタ３３がデータ
「１」を出力している場合に与えるか（フィルタ選
択）、２度一致フィルタ３３の出力状態によらず与える
か（フィルタ非選択）を設定するようになっている。
【００３９】データレジスタ２０のデータ入力端子に
は、データラッチ部３１が出力する今回のサンプリング
データ（ｎ）が与えられており、データレジスタ２０に
よってラッチされたデータは、次段に配置されている一
致回路３５に出力されると共に、ＣＰＵ２により読み出
しが行われるとデータバス１０に出力されるようになっ
ている。
は、データラッチ部３１が出力する今回のサンプリング
データ（ｎ）が与えられており、データレジスタ２０に
よってラッチされたデータは、次段に配置されている一
致回路３５に出力されると共に、ＣＰＵ２により読み出
しが行われるとデータバス１０に出力されるようになっ
ている。
【００４０】一致回路（一致信号出力部）３５は、デー
タレジスタ２０によってラッチされたデータ判定レジス
タ２１の設定値とが一致すると、ウェイクアップステー
タスレジスタ２２にラッチ信号を出力することで、ウェ
イクアップ要因「１」をレジスタ２２にセットさせるよ
うになっている。そして、レジスタ２２の出力データ
は、ＡＮＤゲート３６の一方の入力端子に与えられてい
る。
タレジスタ２０によってラッチされたデータ判定レジス
タ２１の設定値とが一致すると、ウェイクアップステー
タスレジスタ２２にラッチ信号を出力することで、ウェ
イクアップ要因「１」をレジスタ２２にセットさせるよ
うになっている。そして、レジスタ２２の出力データ
は、ＡＮＤゲート３６の一方の入力端子に与えられてい
る。
【００４１】ＡＮＤゲート３５の他方の入力端子には、
ウェイクアップコントロールレジスタ２３の設定データ
が与えられており、ＡＮＤゲート３６は、レジスタ２２
の出力データとレジスタ２３の設定データが何れも
「１」である場合に、ウェイクアップ信号WKUP（ハイレ
ベル、一致信号）をクロック制御回路４に出力するよう
になっている。尚、以上の構成は、３２本の入力ポート
１０について（即ち３２ビット分）夫々設けられてい
る。
ウェイクアップコントロールレジスタ２３の設定データ
が与えられており、ＡＮＤゲート３６は、レジスタ２２
の出力データとレジスタ２３の設定データが何れも
「１」である場合に、ウェイクアップ信号WKUP（ハイレ
ベル、一致信号）をクロック制御回路４に出力するよう
になっている。尚、以上の構成は、３２本の入力ポート
１０について（即ち３２ビット分）夫々設けられてい
る。
【００４２】一方、出力ポート１１(PSMOUT)に駆動信号
を出力させるタイミングジェネレータ（状態変化タイミ
ング信号出力部）３７は、カウンタ１４が、ＣＲ発振回
路５が出力するＣＲクロックを分周回路３８で２分周し
たクロックでカウントしたカウント値がレジスタ１３の
値に一致すると、タイミング信号を信号出力部（状態変
化部）３９に出力する。
を出力させるタイミングジェネレータ（状態変化タイミ
ング信号出力部）３７は、カウンタ１４が、ＣＲ発振回
路５が出力するＣＲクロックを分周回路３８で２分周し
たクロックでカウントしたカウント値がレジスタ１３の
値に一致すると、タイミング信号を信号出力部（状態変
化部）３９に出力する。
【００４３】信号出力部３９は、そのタイミング信号に
応じて出力ポート１１に駆動信号を出力するようになっ
ている。また、そのタイミング信号の出力によって、カ
ウンタ１４はリセットされると共に、カウンタ１５はカ
ウントをスタートするようになっている。尚、レジスタ
１３、カウンタ１４及びタイミングジェネレータ３７
は、出力状態変化手段４０を構成している。
応じて出力ポート１１に駆動信号を出力するようになっ
ている。また、そのタイミング信号の出力によって、カ
ウンタ１４はリセットされると共に、カウンタ１５はカ
ウントをスタートするようになっている。尚、レジスタ
１３、カウンタ１４及びタイミングジェネレータ３７
は、出力状態変化手段４０を構成している。
【００４４】次に、本実施例の作用について図６乃至図
８を参照して説明する。図６は、ＣＰＵ２が通常動作時
（ウェイクアップ時）においてポートサンプリング回路
６を使用する場合に、当該回路６に対して行うレジスタ
設定の手順を示すものである。先ず、ＣＰＵ２は、ＰＳ
Ｍ端子コントロールレジスタ１２の対応するビットに
「０」を書き込むことでPSMOE＝０として、ポート出力
及びサンプリング処理を禁止状態にする（ステップＳ
１）。
８を参照して説明する。図６は、ＣＰＵ２が通常動作時
（ウェイクアップ時）においてポートサンプリング回路
６を使用する場合に、当該回路６に対して行うレジスタ
設定の手順を示すものである。先ず、ＣＰＵ２は、ＰＳ
Ｍ端子コントロールレジスタ１２の対応するビットに
「０」を書き込むことでPSMOE＝０として、ポート出力
及びサンプリング処理を禁止状態にする（ステップＳ
１）。
【００４５】そして、出力ポートのデータレベル設定を
行う（ステップＳ２）。データレベル設定は、レジスタ
１２の対応するビットに例えば「１」を書き込むとデフ
ォルトのデータレベルがＬとなり、駆動信号の出力期間
になるとデータレベルがＨとなる。尚、ステップＳ１，
Ｓ２は同じレジスタ１２について行う設定であるから、
同時に実行可能であることは言うまでもない。
行う（ステップＳ２）。データレベル設定は、レジスタ
１２の対応するビットに例えば「１」を書き込むとデフ
ォルトのデータレベルがＬとなり、駆動信号の出力期間
になるとデータレベルがＨとなる。尚、ステップＳ１，
Ｓ２は同じレジスタ１２について行う設定であるから、
同時に実行可能であることは言うまでもない。
【００４６】続いて、ＣＰＵ２はサンプリングの許可設
定を行う（ステップＳ３）。当該設定は、コントロール
レジスタ（１）１８の対応するビットに「１」を書き込
むことで、３２ビット中の各ビット毎にサンプリングを
許可する。それから、２度一致フィルタ３３を選択する
か否かを設定する（ステップＳ４）。当該設定は、レジ
スタ１９の対応するビットに「１」を書き込むことで、
３２ビット中の各ビット毎に２度一致フィルタ３３を選
択する。
定を行う（ステップＳ３）。当該設定は、コントロール
レジスタ（１）１８の対応するビットに「１」を書き込
むことで、３２ビット中の各ビット毎にサンプリングを
許可する。それから、２度一致フィルタ３３を選択する
か否かを設定する（ステップＳ４）。当該設定は、レジ
スタ１９の対応するビットに「１」を書き込むことで、
３２ビット中の各ビット毎に２度一致フィルタ３３を選
択する。
【００４７】次に、ＣＰＵ２は、ウェイクアップコント
ロールの設定を行う（ステップＳ５）。即ち、ウェイク
アップコントロールレジスタ２３の全てのビットに
「０」を書き込んで、ウェイクアップ信号WKUPの出力を
禁止する。
ロールの設定を行う（ステップＳ５）。即ち、ウェイク
アップコントロールレジスタ２３の全てのビットに
「０」を書き込んで、ウェイクアップ信号WKUPの出力を
禁止する。
【００４８】次に、ＣＰＵ２は、判定レジスタ２１にサ
ンプリングデータの期待値を書き込んで設定する（ステ
ップＳ６）。尚、この設定は、後でスリープモードに移
行する時のために前もって行うものである。即ち、ＣＰ
Ｕ２は、通常動作している場合はデータレジスタ２０を
ポーリングするため、ポートサンプリング回路６はサン
プリングデータの判定を行う必要がないからである。
ンプリングデータの期待値を書き込んで設定する（ステ
ップＳ６）。尚、この設定は、後でスリープモードに移
行する時のために前もって行うものである。即ち、ＣＰ
Ｕ２は、通常動作している場合はデータレジスタ２０を
ポーリングするため、ポートサンプリング回路６はサン
プリングデータの判定を行う必要がないからである。
【００４９】次に、ＣＰＵ２は、ポート出力周期の設定
を行う（ステップＳ７）。即ち、ポート出力サイクルレ
ジスタ１３に、出力ポート１１より駆動信号を出力させ
る周期に相当するデータをセットする。続いて、サンプ
リングタイミングの設定を行う（ステップＳ８）。即
ち、前述したように、サンプリングタイミングカウンタ
１５に、駆動信号の出力が開始された時点から入力デー
タのサンプリングが行われる時間に相当するデータをセ
ットする。
を行う（ステップＳ７）。即ち、ポート出力サイクルレ
ジスタ１３に、出力ポート１１より駆動信号を出力させ
る周期に相当するデータをセットする。続いて、サンプ
リングタイミングの設定を行う（ステップＳ８）。即
ち、前述したように、サンプリングタイミングカウンタ
１５に、駆動信号の出力が開始された時点から入力デー
タのサンプリングが行われる時間に相当するデータをセ
ットする。
【００５０】最後に、ＰＳＭ端子コントロールレジスタ
１２の対応するビットに「１」を書き込むことでPSMOE
＝１として、ポート出力及びサンプリング処理を許可状
態にすると（ステップＳ９）、設定処理を終了する。
１２の対応するビットに「１」を書き込むことでPSMOE
＝１として、ポート出力及びサンプリング処理を許可状
態にすると（ステップＳ９）、設定処理を終了する。
【００５１】以上のように内部レジスタの設定が行われ
ることで、ポートサンプリング回路６は、ポート出力周
期ごとに出力ポート１１に駆動信号を出力して外部デバ
イスを駆動し、その駆動開始からサンプリング期間が経
過すると、入力ポート１０に与えられているデータのサ
ンプリングを行う動作を繰り返す。そして、ＣＰＵ２
は、必要なタイミングでポートサンプリング回路６のデ
ータレジスタ２０を読み出すようにする。
ることで、ポートサンプリング回路６は、ポート出力周
期ごとに出力ポート１１に駆動信号を出力して外部デバ
イスを駆動し、その駆動開始からサンプリング期間が経
過すると、入力ポート１０に与えられているデータのサ
ンプリングを行う動作を繰り返す。そして、ＣＰＵ２
は、必要なタイミングでポートサンプリング回路６のデ
ータレジスタ２０を読み出すようにする。
【００５２】次に、図７は、ＣＰＵ２がスリープモード
に移行する場合に、主にポートサンプリング回路６に対
して行うレジスタ設定の手順を示すものである。ＣＰＵ
２は、ステップＳ１と同様にPSMOE＝０とすると（ステ
ップＳ２０）、コントロールレジスタ（０）１７の対応
するビットに「１」を書き込むことで、３２ビット中の
各ビット毎にサンプリングを許可する（ステップＳ２
１）。
に移行する場合に、主にポートサンプリング回路６に対
して行うレジスタ設定の手順を示すものである。ＣＰＵ
２は、ステップＳ１と同様にPSMOE＝０とすると（ステ
ップＳ２０）、コントロールレジスタ（０）１７の対応
するビットに「１」を書き込むことで、３２ビット中の
各ビット毎にサンプリングを許可する（ステップＳ２
１）。
【００５３】それから、ウェイクアップステータスレジ
スタ２２の全てのビットに「０」を書き込んでクリアす
ると（ステップＳ２２）、ウェイクアップコントロール
の設定を行う（ステップＳ２３）。即ち、ウェイクアッ
プコントロールレジスタ２３の対応するビットに「１」
を書き込んで、ウェイクアップ信号WKUPの出力を許可す
る。
スタ２２の全てのビットに「０」を書き込んでクリアす
ると（ステップＳ２２）、ウェイクアップコントロール
の設定を行う（ステップＳ２３）。即ち、ウェイクアッ
プコントロールレジスタ２３の対応するビットに「１」
を書き込んで、ウェイクアップ信号WKUPの出力を許可す
る。
【００５４】そして、ＣＰＵ２は、ステップＳ９と同様
にPSMOE＝１として、ポート出力及びサンプリング処理
を許可状態にすると（ステップＳ２４）、クロック制御
回路４に対してスリープモードの設定を行う（ステップ
Ｓ２５）。すると、クロック制御回路４は、メイン発振
回路３の発振動作を停止させるので、ＣＰＵ２に対する
クロック信号の供給が停止して、ＣＰＵ２はスリープモ
ードに移行する。
にPSMOE＝１として、ポート出力及びサンプリング処理
を許可状態にすると（ステップＳ２４）、クロック制御
回路４に対してスリープモードの設定を行う（ステップ
Ｓ２５）。すると、クロック制御回路４は、メイン発振
回路３の発振動作を停止させるので、ＣＰＵ２に対する
クロック信号の供給が停止して、ＣＰＵ２はスリープモ
ードに移行する。
【００５５】図８は、ＣＰＵ２が図７に示す処理を行っ
た後スリープモードに移行した場合における、ポートサ
ンプリング回路６の動作を示すタイミングチャートであ
る。尚、２度一致フィルタ３３は選択されていないもの
とする。
た後スリープモードに移行した場合における、ポートサ
ンプリング回路６の動作を示すタイミングチャートであ
る。尚、２度一致フィルタ３３は選択されていないもの
とする。
【００５６】図８（Ａ）において、ＣＰＵ２がスリープ
モードに移行すると（ａ）、カウンタ１４は、ＣＲクロ
ックの２分周クロックでカウントを開始する（ｂ，
ｃ）。そして、そのカウント値がレジスタ１３の設定値
ｎに一致すると、出力ポート１１のレベルを「Ｌ」から
「Ｈ」にドライブする（ｄ）。
モードに移行すると（ａ）、カウンタ１４は、ＣＲクロ
ックの２分周クロックでカウントを開始する（ｂ，
ｃ）。そして、そのカウント値がレジスタ１３の設定値
ｎに一致すると、出力ポート１１のレベルを「Ｌ」から
「Ｈ」にドライブする（ｄ）。
【００５７】そして、出力ポート１１のレベルが「Ｈ」
になったことで、外部デバイスが入力ポート１０にハイ
レベルのデータを出力したものとする（ｅ）。すると、
そのデータは、出力ポート１１のレベルが「Ｈ」から
「Ｌ」に戻る直前にサンプリングされ、データレジスタ
２０の出力レベルは「Ｌ」から「Ｈ」に遷移する
（ｆ）。この出力レベル「Ｈ」が判定レジスタ２１の対
応するビットの設定値に一致すると、ウェイクアップス
テータスレジスタ２２の対応するビットの値が「Ｈ」に
なる。そして、ステータスレジスタ２２の何れかのビッ
トが「Ｈ」になれば、ウェイクアップ信号WKUPが「Ｈ」
になって出力される。
になったことで、外部デバイスが入力ポート１０にハイ
レベルのデータを出力したものとする（ｅ）。すると、
そのデータは、出力ポート１１のレベルが「Ｈ」から
「Ｌ」に戻る直前にサンプリングされ、データレジスタ
２０の出力レベルは「Ｌ」から「Ｈ」に遷移する
（ｆ）。この出力レベル「Ｈ」が判定レジスタ２１の対
応するビットの設定値に一致すると、ウェイクアップス
テータスレジスタ２２の対応するビットの値が「Ｈ」に
なる。そして、ステータスレジスタ２２の何れかのビッ
トが「Ｈ」になれば、ウェイクアップ信号WKUPが「Ｈ」
になって出力される。
【００５８】ポートサンプリング回路６よりウェイクア
ップ信号WKUPが出力されると、クロック制御回路４はス
リープモードを解除してメイン発振回路３に再び発振動
作を行わせるので、ＣＰＵ２に対するクロック信号の供
給が再開され、ＣＰＵ２は通常動作状態に復帰する。
尚、データレジスタ２０に格納されたデータ及びステー
タスレジスタ２２にセットされたビットは、その後、Ｃ
ＰＵ２によってソフトウエア的にリセットされる。
ップ信号WKUPが出力されると、クロック制御回路４はス
リープモードを解除してメイン発振回路３に再び発振動
作を行わせるので、ＣＰＵ２に対するクロック信号の供
給が再開され、ＣＰＵ２は通常動作状態に復帰する。
尚、データレジスタ２０に格納されたデータ及びステー
タスレジスタ２２にセットされたビットは、その後、Ｃ
ＰＵ２によってソフトウエア的にリセットされる。
【００５９】また、図８（Ｂ）は、図８（Ａ）の一部を
拡大して示すものである。（ｄ）に示すように、出力ポ
ート１１のレベルが「Ｈ」になると、タイミングカウン
タ１５がＣＲクロックによるカウント動作を開始する。
そして、そのカウント値がタイミングレジスタ１６の設
定値ｍに一致すると、サンプリング信号(PSME)が１ＣＲ
クロックのパルス幅を有するハイレベル信号としてタイ
ミングジェネレータ３２より出力される。すると、デー
タラッチ部３１において、入力ポート１０に与えられて
いるデータがサンプリングされる。
拡大して示すものである。（ｄ）に示すように、出力ポ
ート１１のレベルが「Ｈ」になると、タイミングカウン
タ１５がＣＲクロックによるカウント動作を開始する。
そして、そのカウント値がタイミングレジスタ１６の設
定値ｍに一致すると、サンプリング信号(PSME)が１ＣＲ
クロックのパルス幅を有するハイレベル信号としてタイ
ミングジェネレータ３２より出力される。すると、デー
タラッチ部３１において、入力ポート１０に与えられて
いるデータがサンプリングされる。
【００６０】それから、１ＣＲクロックの間に判定レジ
スタ２１の設定値との一致判定などが行われて、その次
のクロックタイミングでデータレジスタ２０の出力状態
が変化する。
スタ２１の設定値との一致判定などが行われて、その次
のクロックタイミングでデータレジスタ２０の出力状態
が変化する。
【００６１】即ち、従来のマイコンでは、スリープモー
ドのように処理を一時的に停止させて消費電力の低減を
図るモードに移行すると入力ポートのサンプリングを行
うことができず、前記サンプリングを継続的に行う必要
がある場合は、スリープモード等に移行することはでき
なかった。
ドのように処理を一時的に停止させて消費電力の低減を
図るモードに移行すると入力ポートのサンプリングを行
うことができず、前記サンプリングを継続的に行う必要
がある場合は、スリープモード等に移行することはでき
なかった。
【００６２】これに対して、本実施例の構成によれば、
ＣＰＵ２がスリープモードに移行しても、ポートサンプ
リング回路６が自動的にサンプリング動作を行っている
ので、スリープモード中に次の処理を行う契機となるデ
ータが出力されたとしても、ポートサンプリング回路６
がそれを検出すればその時点でスリープモードが解除さ
れる。従って、ＣＰＵ２は、スリープ中に出力されたデ
ータを取り逃がすことなく、適切に対処することが可能
となる。
ＣＰＵ２がスリープモードに移行しても、ポートサンプ
リング回路６が自動的にサンプリング動作を行っている
ので、スリープモード中に次の処理を行う契機となるデ
ータが出力されたとしても、ポートサンプリング回路６
がそれを検出すればその時点でスリープモードが解除さ
れる。従って、ＣＰＵ２は、スリープ中に出力されたデ
ータを取り逃がすことなく、適切に対処することが可能
となる。
【００６３】図９は、２度一致フィルタ３３を選択した
場合のタイミングの一例を示すものである。即ち、入力
ポート１０のレベルが（ｎ−１）の時点で「Ｌ」から
「Ｈ」に変化すると（ｂ）、そのレベルの変化は、デー
タラッチ部３１内の前段でラッチされる（ｄ）。
場合のタイミングの一例を示すものである。即ち、入力
ポート１０のレベルが（ｎ−１）の時点で「Ｌ」から
「Ｈ」に変化すると（ｂ）、そのレベルの変化は、デー
タラッチ部３１内の前段でラッチされる（ｄ）。
【００６４】次のｎの時点では、前段でラッチされたデ
ータは後段のラッチに渡される（ｅ）。そして、ｎの時
点でも入力ポート１０のレベルが「Ｌ」から「Ｈ」に変
化すると（ｂ）、そのレベル変化は前段でラッチされる
（ｄ）。すると、時点ｎにおいて前回と今回のサンプリ
ングデータ値が一致したことにより、２度一致フィルタ
３３はデータレジスタ２０にラッチ信号の出力を許可す
るので、データレジスタ２０は、入力ポート１０に与え
られたデータをラッチする（ｆ）。
ータは後段のラッチに渡される（ｅ）。そして、ｎの時
点でも入力ポート１０のレベルが「Ｌ」から「Ｈ」に変
化すると（ｂ）、そのレベル変化は前段でラッチされる
（ｄ）。すると、時点ｎにおいて前回と今回のサンプリ
ングデータ値が一致したことにより、２度一致フィルタ
３３はデータレジスタ２０にラッチ信号の出力を許可す
るので、データレジスタ２０は、入力ポート１０に与え
られたデータをラッチする（ｆ）。
【００６５】このように、２度一致フィルタ３３を選択
した場合は、２回連続したサンプリングタイミングにお
いて同じデータがサンプリングされた場合にだけ、その
データ値がデータレジスタ２０に格納されるようにな
る。従って、マイコン１が例えば外来ノイズなどの影響
を受けることで、入力ポート１０のデータレベルが一時
的に変化したような場合に、そのデータをサンプリング
してしまうことを回避できる。
した場合は、２回連続したサンプリングタイミングにお
いて同じデータがサンプリングされた場合にだけ、その
データ値がデータレジスタ２０に格納されるようにな
る。従って、マイコン１が例えば外来ノイズなどの影響
を受けることで、入力ポート１０のデータレベルが一時
的に変化したような場合に、そのデータをサンプリング
してしまうことを回避できる。
【００６６】以上のように本実施例によれば、ポートサ
ンプリング回路６を、ＣＰＵ２により設定された条件に
基づいてマイコン１の入力ポート１０のサンプリングを
自動的に行うようにハードウエアで構成した。具体的に
は、タイミングジェネレータ３２は、レジスタ１３に設
定されたサンプリング周期及びレジスタ１６に設定され
たサンプリング時間に基づいてサンプリングタイミング
信号を周期的に出力し、データラッチ部３１は、そのタ
イミング信号に基づいて入力ポート１０に与えられるデ
ータをラッチし、そのラッチしたデータをデータレジス
タ２０に格納するように構成した。
ンプリング回路６を、ＣＰＵ２により設定された条件に
基づいてマイコン１の入力ポート１０のサンプリングを
自動的に行うようにハードウエアで構成した。具体的に
は、タイミングジェネレータ３２は、レジスタ１３に設
定されたサンプリング周期及びレジスタ１６に設定され
たサンプリング時間に基づいてサンプリングタイミング
信号を周期的に出力し、データラッチ部３１は、そのタ
イミング信号に基づいて入力ポート１０に与えられるデ
ータをラッチし、そのラッチしたデータをデータレジス
タ２０に格納するように構成した。
【００６７】即ち、ＣＰＵ２は、周期的に入力ポート１
０をサンプリングするための処理を行なわずとも、適当
なタイミングでデータの読み出しだけを行うようにすれ
ば、マイコン１外部のデバイスなどから入力ポート１０
に与えられるデータを読み込むことができる。従って、
ＣＰＵ２に実行させる制御プログラムにはサンプリング
を行う処理を記述する必要がなくなるので、プログラム
の作成工程を簡単にすることができる。また、ＣＰＵ２
の実動作中における処理負担も軽減されるので、その軽
減された分を他の処理に振り分けることが可能となる。
０をサンプリングするための処理を行なわずとも、適当
なタイミングでデータの読み出しだけを行うようにすれ
ば、マイコン１外部のデバイスなどから入力ポート１０
に与えられるデータを読み込むことができる。従って、
ＣＰＵ２に実行させる制御プログラムにはサンプリング
を行う処理を記述する必要がなくなるので、プログラム
の作成工程を簡単にすることができる。また、ＣＰＵ２
の実動作中における処理負担も軽減されるので、その軽
減された分を他の処理に振り分けることが可能となる。
【００６８】そして、出力状態変化手段４０は、出力ポ
ート１１のデータレベルを、入力ポート１０をサンプリ
ングするタイミングに同期させて周期的に変化させ、入
力ポート１０に接続されている外部デバイスを周期的に
駆動するようにした。具体的には、タイミングジェネレ
ータ３７は、レジスタ１３に設定された駆動周期に基づ
いて駆動タイミング信号を周期的に出力し、信号出力部
３８は、前記タイミング信号に基づいて出力ポート１１
のデータレベルを変化させるので、ＣＰＵ２は、入力ポ
ート１０をサンプリングするために外部デバイスの駆動
制御を行う必要がなくなり、処理負担を更に軽減するこ
とができる。
ート１１のデータレベルを、入力ポート１０をサンプリ
ングするタイミングに同期させて周期的に変化させ、入
力ポート１０に接続されている外部デバイスを周期的に
駆動するようにした。具体的には、タイミングジェネレ
ータ３７は、レジスタ１３に設定された駆動周期に基づ
いて駆動タイミング信号を周期的に出力し、信号出力部
３８は、前記タイミング信号に基づいて出力ポート１１
のデータレベルを変化させるので、ＣＰＵ２は、入力ポ
ート１０をサンプリングするために外部デバイスの駆動
制御を行う必要がなくなり、処理負担を更に軽減するこ
とができる。
【００６９】また、上述したように、タイミングジェネ
レータ３２は、レジスタ１３に設定されたサンプリング
周期及びレジスタ１６に設定されたサンプリング時間に
基づいてサンプリングタイミング信号を周期的に出力す
るので、外部デバイスの駆動が開始されてからデータが
入力ポート１０に出力され、そのデータレベルが安定し
た状態となり適切なサンプリングが可能となるタイミン
グを、個別のケースに応じて設定することができる。
レータ３２は、レジスタ１３に設定されたサンプリング
周期及びレジスタ１６に設定されたサンプリング時間に
基づいてサンプリングタイミング信号を周期的に出力す
るので、外部デバイスの駆動が開始されてからデータが
入力ポート１０に出力され、そのデータレベルが安定し
た状態となり適切なサンプリングが可能となるタイミン
グを、個別のケースに応じて設定することができる。
【００７０】また、ポートサンプリング回路６の一致回
路３５は、ＣＰＵ２がスリープモードに移行している場
合に、入力ポート１０をサンプリングしたデータが判定
レジスタ２１にセットされたデータに一致すると、ＡＮ
Ｄゲート３６を介してクロック制御回路４にウェイクア
ップ信号WKUPを出力するようにした。
路３５は、ＣＰＵ２がスリープモードに移行している場
合に、入力ポート１０をサンプリングしたデータが判定
レジスタ２１にセットされたデータに一致すると、ＡＮ
Ｄゲート３６を介してクロック制御回路４にウェイクア
ップ信号WKUPを出力するようにした。
【００７１】即ち、ＣＰＵ２は、予め判定レジスタ２１
に期待値データをセットしておけば、その期待値に等し
いデータがサンプリングされた時点でスリープモードが
解除されるので、スリープ中に出力されたデータを取り
逃がすことなく適切に対処することができる。従って、
ＣＰＵ２は、従来構成よりもスリープモードを有効に設
定維持することができ、消費電力を一層削減することが
できる。
に期待値データをセットしておけば、その期待値に等し
いデータがサンプリングされた時点でスリープモードが
解除されるので、スリープ中に出力されたデータを取り
逃がすことなく適切に対処することができる。従って、
ＣＰＵ２は、従来構成よりもスリープモードを有効に設
定維持することができ、消費電力を一層削減することが
できる。
【００７２】そして、ＣＰＵ２とポートサンプリング回
路６とを備えてマイコン１を構成したので、ポートサン
プリング回路６にサンプリング処理を代行させて、ＣＰ
Ｕ２（＝マイコン１）の処理能力を向上させることがで
きる。
路６とを備えてマイコン１を構成したので、ポートサン
プリング回路６にサンプリング処理を代行させて、ＣＰ
Ｕ２（＝マイコン１）の処理能力を向上させることがで
きる。
【００７３】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、以下のような変形また
は拡張が可能である。サンプリング周期設定レジスタ
と、状態変化周期設定レジスタとを個別に設けても良
い。出力状態変化手段は、必要に応じて設ければ良く、
単に入力ポートを周期的にサンプリングする構成であっ
ても良い。この場合は、例えば、タイミングジェネレー
タ３７が出力するタイミング信号をデータラッチ部３１
のラッチ信号としても良い。或いは、タイミングジェネ
レータ３７が出力するタイミング信号によってカウンタ
１５をリセットスタートさせるようにしても良い。この
時は、レジスタ１６がサンプリング周期設定レジスタと
なる。
にのみ限定されるものではなく、以下のような変形また
は拡張が可能である。サンプリング周期設定レジスタ
と、状態変化周期設定レジスタとを個別に設けても良
い。出力状態変化手段は、必要に応じて設ければ良く、
単に入力ポートを周期的にサンプリングする構成であっ
ても良い。この場合は、例えば、タイミングジェネレー
タ３７が出力するタイミング信号をデータラッチ部３１
のラッチ信号としても良い。或いは、タイミングジェネ
レータ３７が出力するタイミング信号によってカウンタ
１５をリセットスタートさせるようにしても良い。この
時は、レジスタ１６がサンプリング周期設定レジスタと
なる。
【００７４】出力状態の変化周期、または、サンプリン
グを行う周期は予め固定されていても良い。更に、出力
状態の変化周期は可変として、その変化開始のタイミン
グからサンプリングを行う期間は予め固定としても良
い。判定レジスタ２１の設定は、図７に示すスリープ移
行処理において行っても良い。ＣＰＵ２の通常動作状態
においても、入力ポート１０をサンプリングしたデータ
が判定レジスタ２１にセットされたデータに一致する
と、ＣＰＵ２に一致信号として割込み信号を出力するよ
うに構成しても良い。斯様に構成すれば、ＣＰＵ２は、
割り込みの発生によって期待値に等しいデータがサンプ
リングされたことを知ることができるので、サンプリン
グされたデータが期待値に一致したか否かを判定するた
めに、入力ポート１０を所定時間ごとにポーリングして
比較判定する必要がなくなる。従って、ＣＰＵ２の処理
負担を一層削減することができる。タイミングジェネレ
ータ３７と信号出力部３９とが一体にとなるように構成
しても良い。
グを行う周期は予め固定されていても良い。更に、出力
状態の変化周期は可変として、その変化開始のタイミン
グからサンプリングを行う期間は予め固定としても良
い。判定レジスタ２１の設定は、図７に示すスリープ移
行処理において行っても良い。ＣＰＵ２の通常動作状態
においても、入力ポート１０をサンプリングしたデータ
が判定レジスタ２１にセットされたデータに一致する
と、ＣＰＵ２に一致信号として割込み信号を出力するよ
うに構成しても良い。斯様に構成すれば、ＣＰＵ２は、
割り込みの発生によって期待値に等しいデータがサンプ
リングされたことを知ることができるので、サンプリン
グされたデータが期待値に一致したか否かを判定するた
めに、入力ポート１０を所定時間ごとにポーリングして
比較判定する必要がなくなる。従って、ＣＰＵ２の処理
負担を一層削減することができる。タイミングジェネレ
ータ３７と信号出力部３９とが一体にとなるように構成
しても良い。
【００７５】低消費電力モードを実行する機能、即ち、
クロック制御回路４が行う機能は、ＣＰＵに内蔵されて
いても良い。また、低消費電力モードは、スリープ／ス
トップモードに限ることなく、例えば、クロック周波数
を一時的に低下させたり、マイクロコンピュータの一部
の機能を限定的に停止させるなど、要は通常の動作状態
よりも消費電力が少なくなるように設定されるモードで
あれば良い。更に、ＣＰＵまたはマイクロコンピュータ
は、必ずしも低消費電力モードを実行する機能を有して
いなくても良い。２度一致フィルタ３３は、必要に応じ
て設ければ良い。その場合、データラッチ部３１を削除
して、入力ポート１０に与えられるデータをデータレジ
スタ２０において直接ラッチするように構成しても良
い。車両用のＥＣＵとして構成されるものに限ることな
く、入力ポートのサンプリングを行うマイクロコンピュ
ータであれば広く適用が可能である。
クロック制御回路４が行う機能は、ＣＰＵに内蔵されて
いても良い。また、低消費電力モードは、スリープ／ス
トップモードに限ることなく、例えば、クロック周波数
を一時的に低下させたり、マイクロコンピュータの一部
の機能を限定的に停止させるなど、要は通常の動作状態
よりも消費電力が少なくなるように設定されるモードで
あれば良い。更に、ＣＰＵまたはマイクロコンピュータ
は、必ずしも低消費電力モードを実行する機能を有して
いなくても良い。２度一致フィルタ３３は、必要に応じ
て設ければ良い。その場合、データラッチ部３１を削除
して、入力ポート１０に与えられるデータをデータレジ
スタ２０において直接ラッチするように構成しても良
い。車両用のＥＣＵとして構成されるものに限ることな
く、入力ポートのサンプリングを行うマイクロコンピュ
ータであれば広く適用が可能である。
【図１】本発明を車両用のボディＥＣＵなどに使用され
るマイクロコンピュータに適用した場合の一実施例であ
り、マイクロコンピュータの概略的な構成を示す機能ブ
ロック図
るマイクロコンピュータに適用した場合の一実施例であ
り、マイクロコンピュータの概略的な構成を示す機能ブ
ロック図
【図２】ポートサンプリング回路が内蔵しているレジス
タ及びカウンタを示す図
タ及びカウンタを示す図
【図３】出力ポートのレベル変化周期を示すタイミング
チャート
チャート
【図４】サンプリングタイミングを示すタイミングチャ
ート
ート
【図５】ポートサンプリング回路の内部構成を概略的に
示す機能ブロック図
示す機能ブロック図
【図６】ＣＰＵが通常動作時においてポートサンプリン
グ回路を使用する場合に、当該回路に対して行うレジス
タ設定の手順を示すフローチャート
グ回路を使用する場合に、当該回路に対して行うレジス
タ設定の手順を示すフローチャート
【図７】ＣＰＵがスリープモードに移行する場合に、主
にポートサンプリング回路に対して行うレジスタ設定の
手順を示すフローチャート
にポートサンプリング回路に対して行うレジスタ設定の
手順を示すフローチャート
【図８】ＣＰＵが図７に示す処理を行った後スリープモ
ードに移行した場合における、ポートサンプリング回路
の動作を示すタイミングチャートであり、（Ｂ）は
（Ａ）の一部を拡大して示す図
ードに移行した場合における、ポートサンプリング回路
の動作を示すタイミングチャートであり、（Ｂ）は
（Ａ）の一部を拡大して示す図
【図９】２度一致フィルタを選択した場合のタイミング
の一例を示す図
の一例を示す図
１はマイクロコンピュータ、２はＣＰＵ、６はポートサ
ンプリング回路、１０は入力ポート、１１は出力ポー
ト、１３はポート出力サイクルレジスタ（サンプリング
周期設定レジスタ、状態変化周期設定レジスタ）、１６
はサンプリングタイミングレジスタ（サンプリング開始
時間設定レジスタ）、２０はデータレジスタ、２１はサ
ンプリング判定レジスタ（期待値セットレジスタ）、３
１はデータラッチ部、３２はタイミングジェネレータ
（サンプリングタイミング信号出力部）、３５は一致回
路（一致信号出力部）、３７はタイミングジェネレータ
（状態変化タイミング信号出力部）、３８は信号出力部
（状態変化部）、４０は出力状態変化手段を示す。
ンプリング回路、１０は入力ポート、１１は出力ポー
ト、１３はポート出力サイクルレジスタ（サンプリング
周期設定レジスタ、状態変化周期設定レジスタ）、１６
はサンプリングタイミングレジスタ（サンプリング開始
時間設定レジスタ）、２０はデータレジスタ、２１はサ
ンプリング判定レジスタ（期待値セットレジスタ）、３
１はデータラッチ部、３２はタイミングジェネレータ
（サンプリングタイミング信号出力部）、３５は一致回
路（一致信号出力部）、３７はタイミングジェネレータ
（状態変化タイミング信号出力部）、３８は信号出力部
（状態変化部）、４０は出力状態変化手段を示す。
Claims (12)
- 【請求項１】 ＣＰＵにより設定された条件に基づいて
マイクロコンピュータの入力ポートに与えられるデータ
のサンプリングを自動的に行い、サンプリングしたデー
タを前記ＣＰＵが読み出し可能なデータレジスタにセッ
トするようにハードウエアで構成されていることを特徴
とするポートサンプリング回路装置。 - 【請求項２】 サンプリング周期を設定するためのサン
プリング周期設定レジスタと、 このサンプリング周期設定レジスタに設定されたサンプ
リング周期に基づいてサンプリングタイミング信号を周
期的に出力するサンプリングタイミング信号出力部と、 このタイミング信号出力部によって出力されるタイミン
グ信号に基づいて前記入力ポートに与えられるデータを
ラッチして、前記データレジスタに格納するデータラッ
チ部とで構成されていることを特徴とする請求項１記載
のポートサンプリング回路装置。 - 【請求項３】 前記マイクロコンピュータの出力ポート
の状態を、前記サンプリングを行うタイミングに同期さ
せて周期的に変化させるように構成される出力状態変化
手段を備えたことを特徴とする請求項１記載のポートサ
ンプリング回路装置。 - 【請求項４】 前記マイクロコンピュータの出力ポート
の状態を、前記サンプリングを行うタイミングに同期さ
せて周期的に変化させるように構成される出力状態変化
手段を備えたことを特徴とする請求項２記載のポートサ
ンプリング回路装置。 - 【請求項５】 前記出力状態変化手段は、 出力ポートの状態を変化させる周期を設定するための状
態変化周期設定レジスタと、 この状態変化周期設定レジスタに設定された状態変化周
期に基づいて状態変化タイミング信号を周期的に出力す
る状態変化タイミング信号出力部と、 この状態変化タイミング信号出力部によって出力される
タイミング信号に基づいて前記出力ポートの状態を変化
させる状態変化部とで構成されていることを特徴とする
請求項４記載のポートサンプリング回路装置。 - 【請求項６】 前記状態変化周期設定レジスタは、前記
サンプリング周期設定レジスタを兼用するように構成さ
れていることを特徴とする請求項５記載のポートサンプ
リング回路装置。 - 【請求項７】 前記出力ポートの状態が変化した時点か
ら、前記入力ポートに与えられるデータのサンプリング
を開始するまでの時間を設定するためのサンプリング開
始時間設定レジスタを備え、 前記サンプリングタイミング信号出力部は、前記サンプ
リング周期と、前記サンプリング開始時間設定レジスタ
に設定されるサンプリング開始時間とに基づいてサンプ
リングタイミング信号を周期的に出力するように構成さ
れていることを特徴とする請求項６記載のポートサンプ
リング回路装置。 - 【請求項８】 前記ＣＰＵがサンプリングデータの期待
値をセットするための期待値セットレジスタと、 前期データラッチ部がラッチしたデータが前記期待値セ
ットレジスタにセットされたデータに一致した場合、外
部に対して一致信号を出力する一致信号出力部とを備え
たことを特徴とする請求項１乃至７の何れかに記載のポ
ートサンプリング回路装置。 - 【請求項９】 ＣＰＵと、 請求項１乃至７の何れかに記載のポートサンプリング回
路装置とを備えて構成されることを特徴とするマイクロ
コンピュータ。 - 【請求項１０】 ＣＰＵと、 請求項８記載のポートサンプリング回路装置とを備えて
構成されることを特徴とするマイクロコンピュータ。 - 【請求項１１】 前記一致信号を、前記ＣＰＵに対する
割込み信号とすることを特徴とする請求項１０記載のマ
イクロコンピュータ。 - 【請求項１２】 前記ＣＰＵの動作状態を低下させるこ
とで消費電力の低下を図る低消費電力モードを実行する
機能を備え、 前記一致信号を、前記低消費電力モードを解除するため
の信号とすることを特徴とする請求項１０記載のマイク
ロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094373A JP4192485B2 (ja) | 2002-03-29 | 2002-03-29 | マイクロコンピュータ |
| US10/402,807 US6804732B2 (en) | 2002-03-29 | 2003-03-28 | Port sampling circuit apparatus incorporated in a microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094373A JP4192485B2 (ja) | 2002-03-29 | 2002-03-29 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003296292A true JP2003296292A (ja) | 2003-10-17 |
| JP4192485B2 JP4192485B2 (ja) | 2008-12-10 |
Family
ID=28671786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094373A Expired - Fee Related JP4192485B2 (ja) | 2002-03-29 | 2002-03-29 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6804732B2 (ja) |
| JP (1) | JP4192485B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195910A (ja) * | 2005-01-17 | 2006-07-27 | Denso Corp | マイクロコンピュータ |
| JP2007058347A (ja) * | 2005-08-22 | 2007-03-08 | Kenwood Corp | 受信装置及びその制御方法 |
| JP2009116719A (ja) * | 2007-11-08 | 2009-05-28 | Nec Electronics Corp | マイクロコンピュータ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE202004001621U1 (de) * | 2004-02-04 | 2005-03-31 | Brose Fahrzeugteile | Aufweck-Schaltungsanordnung und Steuerungsvorrichtung |
| US7313707B2 (en) * | 2004-03-09 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | Systems and methods for configuring ports |
| US20160203655A1 (en) * | 2011-01-18 | 2016-07-14 | Control-Tec, Llc | Multiple-Mode Data Acquisition System |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611556A (en) | 1979-07-11 | 1981-02-04 | Toshiba Corp | Data transfer control system |
| JPS5638655A (en) | 1979-09-05 | 1981-04-13 | Nec Corp | Microprocessor |
| US4389642A (en) * | 1981-07-01 | 1983-06-21 | Kahn William M | Digital matrix switching |
| JPS62204304A (ja) * | 1986-03-05 | 1987-09-09 | Canon Inc | 信号処理装置 |
| JPS6466726A (en) | 1987-09-08 | 1989-03-13 | Toshiba Corp | Analog/digital converter |
| JPH025141A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | マイクロ・コンピュータ |
| JPH03142582A (ja) | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JP3689915B2 (ja) | 1992-05-12 | 2005-08-31 | 株式会社ルネサステクノロジ | Ａ／ｄ変換器を内蔵したマイクロコンピュータ |
| JP2001159947A (ja) | 1999-12-02 | 2001-06-12 | Canon Inc | 駆動制御装置および駆動制御方法および記憶媒体 |
-
2002
- 2002-03-29 JP JP2002094373A patent/JP4192485B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-28 US US10/402,807 patent/US6804732B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195910A (ja) * | 2005-01-17 | 2006-07-27 | Denso Corp | マイクロコンピュータ |
| JP4507888B2 (ja) * | 2005-01-17 | 2010-07-21 | 株式会社デンソー | マイクロコンピュータ |
| JP2007058347A (ja) * | 2005-08-22 | 2007-03-08 | Kenwood Corp | 受信装置及びその制御方法 |
| JP2009116719A (ja) * | 2007-11-08 | 2009-05-28 | Nec Electronics Corp | マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030191886A1 (en) | 2003-10-09 |
| US6804732B2 (en) | 2004-10-12 |
| JP4192485B2 (ja) | 2008-12-10 |
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