TWI477794B - 積體電路掃描時脈域分配方法以及相關機器可讀媒體 - Google Patents

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Description

積體電路掃描時脈域分配方法以及相關機器可讀媒體
本發明係相關於一掃描時脈域分配方法以及使用該掃描時脈域分配方法之一機器可讀媒體，尤指一種決定一積體電路之掃描時脈域分配方法與相關的機器可讀媒體。
掃描測試圖樣(scan test pattern)被廣泛的運用於測試積體電路上，掃描測試圖樣須搭配掃描時脈(scan clock)以在自動測試機台上進行測試，而掃描時脈的數量往往受限於有限的晶片埠或自動測試機台的腳位(pin)數目。因此，不同的功能時脈域(function clock domain)往往需要合併以在掃描測試模式時共享一掃描時脈，即利用該掃描時脈取代原有之一個以上的功能時脈，成為一新的掃描時脈域(scan clock domain)，然而，為避免測試時瞬間功率消耗過大，會使用多個掃描時脈架構並且錯開其相位。不過，當兩功能時脈域之間為非同步關係或是具有大量假性路徑(false path)時，將該兩功能時脈域進行合併會在掃描測試模式下增加許多時序衝突(timing violation)，造成時鐘樹合成(clock tree synthesis)的困難度，進而造成面積以及功率的增加。
因此，傳統上不得不在時鐘樹合成之後來重新進行掃描時脈域的分配，經過若干次的疊代修正以得到較佳的結果，抑或是增加大 量晶片面積以及人力時間來解決時序衝突，這樣的過程耗費了晶片開發的大量寶貴時間以及資源，因此，提供一機制以更有效率地將多個功能時脈域合併以及分配到有限個掃描時脈域已成為此領域所亟需解決之問題。
因此，本發明的目的之一在於提供一種較有效率之積體電路掃描時脈域分配方法以及相關的機器可讀媒體。
根據本發明之一第一實施例，其係揭露一種決定一積體電路之一掃描時脈域分配的方法。該方法包含有：使用該積體電路之一電路設計檔案與一時序限制檔案來找出該積體電路之複數個功能時脈域中兩個功能時脈域之間的交錯路徑的數量，以產生一時脈域報告檔案；以及依據該時脈域報告檔案，將該複數個功能時脈域分組並分配給複數個掃描時脈域。
根據本發明之一第二實施例，其係提出一種機器可讀媒體，儲存一程式碼，當該程式碼被一處理器所執行時會執行以下步驟：使用該積體電路之一電路設計檔案與一時序限制檔案來來找出該積體電路之複數個功能時脈域中兩個功能時脈域之間的交錯路徑的數量，以產生一時脈域報告檔案；以及依據該時脈域報告檔案，將該複數個功能時脈域分組並分配給複數個掃描時脈域。
發明所揭示之實施例係利用積體電路的功能時脈域之間的交錯路徑來進行掃描時脈域的分配，亦即提供可將多個功能時脈域合併以及分配到有限個掃描時脈域之機制，如此一來，達到了簡化後段測試設計的複雜流程以及降低晶片開發成本的目的。
請參考第1圖，其為說明本發明積體電路掃描時脈域分配方法100的一實施例流程圖。在本實施例中，積體電路掃描時脈域分配方法100可用來對一積體電路的一電路設計檔案進行掃描時脈域的分配，以產生一最佳的掃描時脈域分配方式。倘若大體上可達到相同的結果，並不需要一定照第1圖所示之流程中的步驟順序來進行，且第1圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。此外，第1圖中的某些步驟可根據不同實施例或設計需求省略之。積體電路掃描時脈域分配方法100包含有以下步驟：步驟102：接收一電路設計檔案；步驟104：接收一時序限制檔案；步驟106：對該電路設計檔案以及該時序限制檔案進行分析；步驟108：產生一時脈域報告檔案；步驟110：接收一使用者定義檔案；步驟112：依據該時脈域報告檔案以及該使用者定義檔案來將該積體電路之複數個功能時脈域進行分組，並將分組後的電路分配給複數個掃描時脈域；步驟114：產生一掃描時脈域分配報告； 步驟116：完成該積體電路掃描時脈域的分配。
當一電路設計者完成一積體電路的電路合成後，其會產生一電路設計檔案(Netlist)。舉例而言，該積體電路可為具有一特定功能的數位電路。由於數位電路在操作時需要利用到一個或多個時脈來觸發該數位電路內的一些特定電路元件，因此該電路設計者亦會提供關於該積體電路的一時序限制檔案來描述該些時脈的時序限制(步驟104)。為了更精確地對該積體電路的該電路設計檔案進行掃描時脈域分配以產生一最佳的分配組合，本發明的積體電路掃描時脈域分配方法100會對該電路設計檔案以及該時序限制檔案進行分析(步驟106)。經由分析之後，本發明的積體電路掃描時脈域分配方法100會產生一時脈域報告檔案，其中該時脈域報告檔案係用來記載該電路設計檔案中相關交錯連接的時脈路徑的資訊(步驟108)。
此外，在本實施例中，該電路設計檔案中包含有複數個功能時脈域，而該時序限制檔案可包含有該複數個功能時脈域的頻率、相位以及彼此之間假性路徑的定義的資訊，換句話說，利用該時序限制檔案以及該電路設計檔案可以在該積體電路被製造出來之前具體地模擬出每一時脈週期下的功能運作，藉以檢驗是否存在時序衝突。另外，該電路設計檔案中包含有複數個正反器(flip flop)，其中任一正反器都由相對應之一功能時脈所控制，也就是說，每一正反器都屬於該複數個功能時脈域的其中之一，利用該時序限制檔案中的資訊可將該電路設計檔案中該複數個正反器分別對應到該複數個功能時脈域。因此，當兩正反器之間有一路徑存在且該兩正反器屬 於不同的功能時脈域時，此路徑即為一交錯路徑，另外該交錯路徑依據時序限制檔案又可分為真實路徑(true path)或是假性路徑，在步驟108中，至少任一掃描時脈域和另一掃描時脈域之間的交錯路徑的數量會被儲存在該時脈域報告檔案中，此外，該時脈域報告檔案中又可包含任一交錯路徑係屬於真實路徑或是假性路徑的資訊，或是任一功能時脈域當中的正反器數量。
在步驟112中，該時脈域報告檔案係一用來將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域之依據，換句話說，由於該複數個掃描時脈域的數目往往小於該複數個功能時脈域，無法以一對一的方式直接將功能模式下的時脈域轉換到掃描模式，因此需要將該複數個功能時脈域根據該複數個掃描時脈域之數目與該時脈域報告檔案來劃分。此外，本發明的積體電路掃描時脈域分配方法100可另參考一使用者定義檔案來將該積體電路之複數個功能時脈域進行分組(步驟110)，其中該使用者定義檔案包含有一掃描時脈域分配之演算法的設定以及一掃描時脈域之個數的設定的至少其一，該掃描時脈域分配之演算法的設定係用來根據不同的應用或是需求針對掃描時脈域的分配的演算法另外進行細節的設定以及調整，而該掃描時脈域的個數設定則係根據晶片的尺寸、腳數以及測試機台的實際狀況來決定。
另一方面，當分組後的電路分配給複數個掃描時脈域後，本發明的積體電路掃描時脈域分配方法100會產生一掃描時脈域分配報告以供該電路設計者參閱(步驟114)，並完成該積體電路掃描時脈域的分配(步驟116)。
綜上所述，本發明的積體電路掃描時脈域分配方法100另表示為第2圖所示的步驟。第2圖所示為本發明的積體電路掃描時脈域分配方法200的一實施例的流程圖，倘若大體上可達到相同的結果，並不需要一定照第2圖所示之流程中的步驟順序來進行，且第2圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。此外，第2圖中的某些步驟可根據不同實施例或設計需求省略之。方法200包含有以下步驟：步驟202：使用該積體電路之一電路設計檔案與一時序限制檔案來找出該積體電路之複數個功能時脈域中兩個功能時脈域之間的交錯路徑的數量，以產生一時脈域報告檔案；步驟204：依據該時脈域報告檔案，將該積體電路之該複數個功能時脈域分組並分配給複數個掃描時脈域。
請注意，由於一數位式的積體電路通常會係一龐大且複雜的電路，因此通常無法利用同一套標準就可以最佳化的對每一種積體電路進行掃描時脈域的分配。換句話說，當本發明的方法200在步驟202產生了該時脈域報告檔案後，其會依據該時脈域報告檔案內所載的內容來用不同的方式來對一積體電路進行掃描時脈域的分配，該些不同方式的實施例如第3~6圖所示。第3圖所示為本發明第2圖中之將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟(亦即步驟204)所包含的方法之一第一實施例 300。該第一實施例300包含有以下步驟：
步驟302：當兩個功能時脈域之間的交錯路徑的數量小於一特定數量時，將該兩個功能時脈域分配給同一掃描時脈域。
在步驟302中，該特定數量可另由使用者定義檔案來設定。應注意的是，屬於同一掃描時脈域之中的兩個功能時脈域之間的交錯路徑數越少，在進行時鐘樹合成時的難度越小，所增加的面積以及測試機台上消耗的功率也越少，另一方面，屬於同一掃描時脈域之中的兩個功能時脈域之間的交錯路徑越多時，尤其是其中大部分為假性路徑時，則會產生大量的時序衝突導致時鐘樹合成時需要增加許多額外的面積來修正此原本不需要處理的時序衝突。因此，交錯路徑的數量在此可當作不同的功能時脈域是否適合被分類在同一掃描時脈域的一要點。
第4圖所示為本發明第2圖中之將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟(亦即步驟204)所包含的方法之一第二實施例400。該第二實施例400包含有以下步驟：
步驟402：當兩個功能時脈域為非同步且兩者之間的交錯路徑的數量大於一特定數量時，將該兩個功能時脈域分別分配給不同的掃描時脈域。
在步驟402中之非同步之資訊係依據該時序限制檔案中之頻率 以及相位的資訊所得出，當兩功能時脈域為非同步時，在該兩功能時脈域之間的交錯路徑當中的大部分皆會產生時序衝突導致時鐘樹合成時需要增加許多額外的面積來修正該原本不需要處理的時序衝突，因此，同一掃描時脈域當中的非同步功能時脈域之間的交錯路徑越多，所增加的面積與消耗的功率越大。因此，交錯路徑的數量在此可當作非同步的功能時脈域是否適合被分類在同一掃描時脈域的一要點。
第5圖所示為本發明第2圖中之將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟(亦即步驟204)所包含的方法之一第三實施例500。該第三實施例500包含有以下步驟：
步驟502：當兩個功能時脈域為同步且兩者之間的交錯路徑中的假性路徑的數量大於一特定數量時，將該兩個功能時脈域分別分配給不同的掃描時脈域。
在步驟502中，當兩個功能時脈域為同步且兩者之間的交錯路徑中的假性路徑的數量大於一特定數量時，表示該兩功能時脈域之間在功能上的直接交集不大，因此會產生大量的時序衝突導致時鐘樹合成時需要增加許多額外的面積來修正此原本不需要處理的時序衝突。
第6圖所示為本發明第2圖中之將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟(亦即步驟204)所 包含的方法之一第四實施例600。該第四實施例600包含有以下步驟：
步驟602：檢查該特定掃描時脈域中所包含之正反器的數量是否超過一特定數量。
此外，為避免分組後之每一掃描時脈域的正反器數量分配不均，造成該掃描時脈域中的正反器數量過多狀況，進而增加測試之瞬間功率消耗，在步驟602中，使用該特定數量來作為每一掃描時脈域的正反器數量的上限。
請注意，本發明並不限定只選用第3~6圖中的其中一種方式來對一積體電路進行掃描時脈域的分配，其亦可以同時參考第3~6圖中一種以上的方式來對一積體電路進行掃描時脈域的分配。
請參考第7圖。第7圖所示係利用第1圖的積體電路掃描時脈域分配方法100來分配一積體電路的一電路設計檔案700的一實施例示意圖。在步驟112時，本發明的積體電路掃描時脈域分配方法100會定義出電路設計檔案700原本所包含的複數個功能時脈域，亦即一第一功能時脈域702、一第二功能時脈域704、一第三功能時脈域706、一第四功能時脈域708以及一第五功能時脈域710，其中第一功能時脈域702具有20K(仟)個正反器，第二功能時脈域704具有30K(仟)個正反器，第三功能時脈域706具有15K(仟)個正反器，第四功能時脈域708具有10K(仟)個正反器，以及第五功能時脈域710具有10K(仟)個正反器。接著，在步驟108中，本發明的積體電路掃描時脈域分配方法100會找出該積體電路當中任兩個功 能時脈域之間的交錯路徑的數量，其中第一功能時脈域702與第二功能時脈域704之間具有20K(仟)條路徑，第一功能時脈域702與第三功能時脈域706之間具有50K(仟)條路徑，第一功能時脈域702與第四功能時脈域708之間具有10K(仟)條路徑，第一功能時脈域702與第五功能時脈域710之間不具有任何路徑，第二功能時脈域704與第三功能時脈域706之間不具有任何路徑，第二功能時脈域704與第四功能時脈域708之間具有10K(仟)條路徑，第二功能時脈域704與第五功能時脈域704之間不具有任何路徑，第三功能時脈域706與第四功能時脈域708之間具有9K(仟)條路徑，第三功能時脈域706與第五功能時脈域710之間具有30K(仟)條路徑，第四功能時脈域708與第五功能時脈域710之間具有100K(仟)條路徑。因此，利用實施例如第3~6圖所揭露的方式，第二功能時脈域704與第三功能時脈域706就被分配為一第一掃描時脈域712，其係對應一第一掃描時脈clk1。第一功能時脈域702與第五功能時脈域710就被分配為一第二掃描時脈域714，其係對應一第二掃描時脈clk2。第四功能時脈域708就被分配為一第三掃描時脈域716，其係對應一第三掃描時脈clk3，如第7圖所示。如此一來，該積體電路的電路設計檔案700就可以用第一掃描時脈clk1、第二掃描時脈clk2以及第三掃描時脈clk3來分別第一掃描時脈域712、第二掃描時脈域714、第三掃描時脈域716以驗證電路設計檔案700的正確性。
另外，根據本發明之方法提出一種機器可讀媒體，其儲存一程式碼，當該程式碼被一處理器所執行時會執行以下步驟：使用該積體電路之一電路設計檔案與一時序限制檔案來找出該積體電路之複 數個功能時脈域中兩個功能時脈域之間的交錯路徑的數量，以產生一時脈域報告檔案；以及至少依據該時脈域報告檔案，將該積體電路之該複數個功能時脈域分組並分配給複數個掃描時脈域。其中該複數個掃描時脈域的數目小於該複數個功能時脈域的數目。其中將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含：接收一使用者定義檔案；以及依據該時脈域報告檔案與該使用者定義檔案，將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域。其中該電路設計檔案中包含有複數個功能時脈域，而該時序限制檔案可包含有該複數個功能時脈域的頻率、相位以及彼此之間假性路徑的定義的資訊。另外，該電路設計檔案中包含有複數個正反器，其中任一正反器都由相對應之一功能時脈所控制，利用該時序限制檔案中的資訊可將該電路設計檔案中該複數個正反器分別對應到該複數個功能時脈域。
此外，至少任一掃描時脈域和另一掃描時脈域之間的交錯路徑的數量會被儲存在該時脈域報告檔案中，而該時脈域報告檔案中又可包含任一交錯路徑係屬於真實路徑或是假性路徑的資訊，或是任一功能時脈域當中的正反器數量。而該使用者定義檔案包含有一掃描時脈域分配之演算法的設定以及一掃描時脈域之個數的設定的至少其一，該掃描時脈域分配之演算法的設定係用來根據不同的應用或是需求針對掃描時脈域的分配的演算法另外進行細節的設定以及調整，而該掃描時脈域的個數設定則係根據晶片的尺寸、腳數以及測試機台的實際狀況來決定。
簡單地說，本發明所揭示之實施例係利用積體電路的功能時脈域之間的交錯路徑來進行掃描時脈域的分配以將多個功能時脈域合併以及分配到有限個掃描時脈域，而達到簡化後段測試設計的複雜流程以及降低晶片開發成本的目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300、400、500、600‧‧‧流程圖
102~116、202~204、302、402、502、602‧‧‧步驟
700‧‧‧電路設計檔案
702‧‧‧第一功能時脈域
704‧‧‧第二功能時脈域
706‧‧‧第三功能時脈域
708‧‧‧第四功能時脈域
710‧‧‧第五功能時脈域
712‧‧‧第一掃描時脈域
714‧‧‧第二掃描時脈域
716‧‧‧第三掃描時脈域
第1圖係本發明一積體電路掃描時脈域分配方法的一實施例流程圖。
第2圖係本發明簡化後的一積體電路掃描時脈域分配方法的一實施例的流程圖。
第3圖係本發明第2圖中之將一積體電路之複數個功能時脈域分組並分配給複數個掃描時脈域的步驟所包含的方法之一第一實施例流程圖。
第4圖係本發明第2圖中之將一積體電路之複數個功能時脈域分組並分配給複數個掃描時脈域的步驟(亦即步驟204)所包含的方法之一第二實施例流程圖。
第5圖係本發明第2圖中之將一積體電路之複數個功能時脈域分組並分配給複數個掃描時脈域的步驟(亦即步驟204)所包含的方法之一第三實施例流程圖。
第6圖係本發明第2圖中之將一積體電路之複數個功能時脈域分組 並分配給複數個掃描時脈域的步驟(亦即步驟204)所包含的方法之一第四實施例流程圖。
第7圖係利用第1圖的一積體電路掃描時脈域分配方法來分配一積體電路的一電路設計檔案的一實施例示意圖。
100‧‧‧流程圖
102~116‧‧‧步驟

Claims (13)

  1. 一種決定一積體電路之一掃描時脈域分配的方法，包含有：使用該積體電路之一電路設計檔案與一時序限制檔案來找出該積體電路之複數個功能時脈域中兩個功能時脈域之間的交錯路徑的數量，以產生一時脈域報告檔案；以及依據該時脈域報告檔案，將該複數個功能時脈域分組並分配給複數個掃描時脈域；其中，該複數個掃描時脈域的數目小於該複數個功能時脈域的數目。
  2. 如申請專利範圍第1項所述之方法，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含有：接收一使用者定義檔案；以及依據該時脈域報告檔案與該使用者定義檔案，將該積體電路之該複數個功能時脈域分組並分配給該複數個掃描時脈域。
  3. 如申請專利範圍第1項所述之方法，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含有：當該兩個功能時脈域之間的交錯路徑的數量小於一特定數量時，將該兩個功能時脈域分配給同一掃描時脈域。
  4. 如申請專利範圍第1項所述之方法，其中將該複數個功能時脈域 分組並分配給該複數個掃描時脈域的步驟包含有：當該兩個功能時脈域為非同步且兩者之間的交錯路徑的數量大於一特定數量時，將該兩個功能時脈域分別分配給不同的掃描時脈域。
  5. 如申請專利範圍第1項所述之方法，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含有：當該兩個功能時脈域為同步且兩者之間的交錯路徑中的假性路徑的數量大於一特定數量時，將該兩個功能時脈域分別分配給不同的掃描時脈域。
  6. 如申請專利範圍第1項所述之方法，其中產生該時脈域報告檔案的步驟包含：使用該積體電路之該電路設計檔案與該時序限制檔案來找出該積體電路當中該兩個功能時脈域之間的交錯路徑的數量以及該積體電路當中每一功能時脈域所包含的正反器的數量，以產生該時脈域報告檔案。
  7. 如申請專利範圍第1項所述之方法，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含有：依據該兩個功能時脈域之間的交錯路徑的數量，將該積體電路之複數個特定功能時脈域分配給一特定掃描時脈域；以及 檢查該特定掃描時脈域中所包含之正反器的數量是否超過一特定數量。
  8. 一種機器可讀媒體，儲存一程式碼，當該程式碼被一處理器所執行時會執行以下步驟：使用該積體電路之一電路設計檔案與一時序限制檔案來找出該積體電路之複數個功能時脈域中兩個功能時脈域之間的交錯路徑的數量，以產生一時脈域報告檔案；以及依據該時脈域報告檔案，將該複數個功能時脈域分組並分配給複數個掃描時脈域；其中，該複數個掃描時脈域的數目小於該複數個功能時脈域的數目。
  9. 如申請專利範圍第8項所述之機器可讀媒體，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含：當該兩個功能時脈域之間的交錯路徑的數量小於一特定數量時，將該兩個功能時脈域分配給同一掃描時脈域。
  10. 如申請專利範圍第8項所述之機器可讀媒體，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含：當該兩個功能時脈域為非同步且兩者之間的交錯路徑的數量大於一特定數量時，將該兩個功能時脈域分別分配給不同的掃描時脈域。
  11. 如申請專利範圍第8項所述之機器可讀媒體，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含：當該兩個功能時脈域為同步且兩者之間的交錯路徑中的假性路徑的數量大於一特定數量時，將該兩個功能時脈域分別分配給不同的掃描時脈域。
  12. 如申請專利範圍第8項所述之機器可讀媒體，其中產生該時脈域報告檔案的步驟包含：使用該積體電路之該電路設計檔案與該時序限制檔案來找出該積體電路當中該兩個功能時脈域之間的交錯路徑的數量以及該積體電路當中每一功能時脈域所包含的正反器的數量，以產生該時脈域報告檔案。
  13. 如申請專利範圍第8項所述之機器可讀媒體，其中將該複數個功能時脈域分組並分配給該複數個掃描時脈域的步驟包含：依據該兩個功能時脈域之間的交錯路徑的數量，將該積體電路之複數個特定功能時脈域分配給一特定掃描時脈域；以及檢查該特定掃描時脈域中所包含之正反器的數量是否超過一特定數量。
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