TW200301055A - Method and system for minimizing power consumption in embedded systems with clock enable control - Google Patents

Description

200301055 五、發明說明 【發明所 消耗 【先 品 式系 理、 性質 求。 執行 用嵌 等課 路具 半導 顯。 暫存 止供 更狀 號持 單一 部分 一種 之方 前技 現今 需求 統之 全球 ，其 嵌入 之延 入式 題愈 於數 有減 體（ 其通 器回 應該 態時 續關 儘管 或複 的數 (1) 屬之技術 有關於透 法及系統 術】 的電子工 ，其中嵌 消費性應 定位糸統 必須達到 式系統於 遲、降低 系統之消 顯重要。 位電路中 少不必要 CMOS)裝 常使用暫 應時脈訊 暫存器之 )將會導 閉（off) 得以確認 數個暫存 位電路設 領域】 過時脈賦能控制以降低嵌入式系統能源 業已演變至必須符合 入式糸統市場即佔有 用產品得例如為行動 接收器及數位相機等 體積小、耗電低、重 製造工藝所面對之課 能源之消耗及降低產 費性產品之數量與類 ，其通常關閉任何現 能源之浪費的優勢。 置因交換電流所造成 存器以於可程式裝置 號時即會耗費能源。 時脈訊號（如當該暫 致能源之節省，因該 狀態時不會作動。 的是透過停止供應於 器時脈訊號得以達到 計者對前述之解決方 大量消費性 大部分。具 電話、個人 。由於該等 量輕及功能 題係如何達 品之成本。 型與日倶增 時所不需使 特別是於互 能源之浪費 中捕捉資料 故，可確認 存器之輸出 暫存器於該 一可程式裝 減省能源之 案躊躇不前 應用產 有嵌入 數位助 產品之 多等要 到降低 隨著應 ，則該 用之電 補金氧 更為明 。於該 的是停 無須變 時脈訊 置中的 目白勺， 。除非 111

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Jill 92236. ptd 第5頁 200301055 五、發明說明（2) 設計者確認該時脈訊號之閘控得以可靠及可預測的方式被 執行，否則如此的步驟會造成部分時間脈波被帶至暫存器 中。其會於當無需要計時時導致暫存器假計時，或更壞的 情況是，當無效資料出現於該暫存器之輸入端時。該等情 況會導致無法復原之系統故障。此外，該等用以控制時脈 碎能之硬體電路或軟體機制所需之成本及其複雜性通常會 產生遠較於潛在之能源節省利益更多之問題。 v 美國專利案號5，9 1 2，5 7 2—案於先前技術中述及有關 於可程式邏輯裝置（Programmable Logic Devices; PLDs )l時脈訊號機制。如其文中所述，可程式邏輯裝置係一 普及之通用邏輯裝置。該可程式邏輯裝置通常包括有一 「及」（AND)陣列、一 「或」（0R)陣列及一輸入輸出 (Input/output; I/O)巨集單元。一固定之互連單元用 以傳輸訊號至該裝置中複數個元件。該「及」陣列通常包 括複數個邏輯「及」閘並用以生成大量通稱為「及」項的 輸出訊號。該「及」項為該通常包括有複數個「或」閘之 「或」陣列所接收。該「或」陣列透過「或」運算選擇之 「及」項，用以生成大量通稱為「和」項之輸出訊號。該 「gn」項係透過「或」陣列所生成並被包括有一定數量具 有D型資料暫存器的電路元件之輸入輸出巨集單元所接 收。大部分可程式邏輯裝置之輸入輸出巨集單元，自該可 餐式邏輯裝置輸出訊號，並回饋輸出訊號至該「及」陣 列，以作為其他用途。 4 許多諸如可程式邏輯裝置，複雜可程式邏輯裝置、現

92236. ptd 第6頁 200301055 五、發明說明（3) 場可程式閘陣列（Field Programmable Gate Arrays; FPGAs)及特殊應用集成電路（Application Specific Integrated Circuits; ASICs)等均為同步計時裝置族 系。該等族系之裝置具有專屬接腳，用以於該可程式邏輯 裝置之中接收系統時脈訊號。舉例而言，一些習知的同步 可程式邏輯裝置，透過專屬之時脈/輸入接腳接收時脈輸 入訊號，並發送該訊號至一或多個輸入輸出巨集單元之可 程式暫存器。 其他可程式邏輯裝置族系則提供非同步時脈訊號用以 於該裝置之暫存器中捕捉資料，而該時脈訊號係透過邏輯 組合一定數量之邏輯輸入及/或内部所生成之訊號所生 成。於該裝置中，得利用諸如「及」或「或」陣列所生成 之特殊訊號以替代特定系統時脈，俾於輸入輸出巨集單元 之一暫存元件中捕捉訊號。此功能被稱為非同步時脈，乃 因為除特定系統時脈/總體時脈以外之訊號，皆為一或多 個暫存單元所利用。 當非同步時脈訊號為「及」陣列所生成時，該非同步 時脈訊號得指稱為乘積項之時脈訊號。當非同步時脈訊號 為「或」陣列所生成時，該非同步時脈訊號得指稱為 「和」項，或稱為乘積項總和，若該非同步時脈訊號係由 該「及」與「或」陣列所生成之訊號所組成者。 於透過輸入輸出巨集單元之一或多個暫存單元將一非 同步訊號用作為時脈訊號之架構下，該等邏輯導出之時脈 訊號侷限於非常低的操作頻率，因為該非同步訊號通常必

92236. ptd 第7頁 200301055 五、發明說明（4) 須穿過複雜可程式邏輯裝置或現場可程式閘陣列之大型泛 用邏輯陣列。因此，自該進入訊號中所生成的邏輯導出時 脈訊號之輸入轉換，必須於後繼之輸入轉換得被處理前， 等待任何用以轉換慢速邏輯陣列訊號路徑之前置轉換。該 限制將該等裝置之可操作頻率侷限於遠低於可同步操作之 輝率，於該同步操作中，外部時脈訊號係藉由快速、特定 之時脈訊號路徑直接應用於一暫存器時脈輸入。 " 此外，由該邏輯導出之時脈訊號所生成之輸入訊號得 在可程式裝置上於不可預期之時間到達。該不可預期之訊 號_]達時間會導致違反相對於該暫存器終獲取資料訊號之 設定或保持時間。邏輯導出時脈訊號與經由可程式裝置之 資料轉換次數之間具有相當之不同。因此，為確保潛在於 訊號時間之不協調不會導致相對於邏輯導出時脈訊號輸入 至暫存器之時間，違反資料訊號設定或保持時間，則操作 必須停止，以允許肇因於既定之複雜可程式邏輯裝置或現 場可程式閘陣列内部邏輯配置及傳送路徑之變異所得預見 之該資料訊號及該邏輯導出時脈訊號間最壞情況之差異與 偏斜。 φ第1圖用以顯示乘積項之一範例，用以於該複雜可程 式邏輯裝置之巨集單元中生成邏輯導出時脈訊號，該乘積 項為複雜可程式邏輯裝置之一邏輯區塊之大型邏輯陣列的 ¥分。該複雜可程式邏輯裝置1 0包括巨集單元1 2及邏輯區 塊邏輯陣列1 4。邏輯區塊邏輯陣列1 4用以接收由該複雜可 ή式邏輯裝置10之可程式互連矩陣（Programmable

92236. ptd 第8頁 200301055 五、發明說明（5)

Interconnect Matrix; PIM)所發出之一定數量之 1 6。該可程式互連矩陣（未圖示）依據該裝置中用以生、 訊號之使用者可程式路徑矩陣作動。由該可程式互連年: 所發出之訊號1 6被傳送至邏輯區塊邏輯陣列1 4用以佑4 一 丨队媒路 徑發送至一或多個巨集單元1 2。須注意者，於通常情、、兄 下，該可程式互連矩陣所發出之訊號1 6包括每一訊號 輯補數。故，若有「η」個訊號，則會有「2n」個訊 呈現於邏輯區塊邏輯陣列1 4 〜 < 邏 鱿線 相同的，於邏輯區塊邏毒。 列1 4之每一個邏輯閘1 8會有「2 η」個輸入線。為求清=陣 計，於圖中每一個邏輯閘丨8僅有一個輸入線，且此$二 之簡要形式通常為熟習該項技術者所利用及所熟知者π 6己 一或多個訊號1 6提供邏輯區塊邏輯陣列1 4透過 &

輯閘1 9之組合，俾生成乘積項時脈訊號2〇。乘積項护^邏 號20得藉由任一巨集單元12之暫存器22用以作為邏訊 時脈訊號。-般而·τ ’暫存器22捕捉線路29所提 H 虎，用以回應於時脈線25的時脈訊號之上 心 邊緣。透過巨集單元1 2之吝τ 口。0」y=h A下P牛 士/ 、 夕工為2 4 ’使用者得選擇藥藉 日寸脈訊號2 0或同步時脈訊號2 _炎次村 曰 、、 在哭99由夕车π 祕，观作為貝料訊號得被捕捉於暫 、心一二t ί :二 暫存器22之資料訊號於最後會傳 ^ 幸則出哀減益28及/或透過邏輯區塊邏輯陣列1 4¾可 程式互^矩陣回傳以形成更多複雜訊號組合戈叮 如弟1圖所示之該乘籍s 系統於任何時間料到該"^時脈幻t20用以回應由外部 個外部輸入訊號。該等外:可私式璉輯裝置10之一或多 ^訊號會於暫存器2 2之時脈訊號

92236.ptd 第9頁 200301055 五、發明說明（6) 輸入產生變化， 器2 2捕捉之資料 之風險。一旦風 ，暫存 需要的 狀態被 輯狀態 間遠 常，附 訊號週 繼 該乘積 回授至 列1 4之 作頻率 須 部互連 白γ到 出時脈 脈訊號 述'該定 供一用 侖全部 器22。此 邏輯狀態 破壞，直 於最後會 較於通常 加容限必 狀態問題 期更長的 續參閱第 項時脈訊 該時脈乘 額外傳輸 注意 延遲 相關 訊號 與資 時係 以等 轉換 者係 分配 訊號 以確 料訊 不可 待於 延遲 其會造成相關於 訊號，違反設定 險實現則會導致 外，當違反設定 為暫存器2 2所輸 至暫時穩定狀態 被取得，然而自 時脈輸入至有效 須附加於邏輯導 之解決。如此要 延遲並進一步降 1圖，若一 「和_ 號2 0，其必定為 積項1 9之輸入端 路徑會降低該乘 由線路2 9所提供透過暫存 與保持時間而具有相當大 錯誤資料狀態會被捕捉於 與保持時間，則會因為不 出而可能造成暫時穩定之 解除。儘管正確之輸出邏 暫時穩定狀態回覆所需的 資料輸出延遲為長。通 入時脈訊號週期以允許暫 求會增加該邏輯導入時脈 低操作頻率。 表達式用以被要求生成 另一巨集單元12所生成且 。該經由邏輯區塊邏輯陣 積項時脈訊號2 0的可能操 由於現場可程式閘陣列通常呈現寬廣的内 ，則資料訊號與時脈訊號之轉換時間強烈 源内部位置之影響。由於無法依據邏輯導 認功能可靠性，必然的，相關邏輯導出時 號之訊號定時係難以預測及設計。基於前 預測者的因素，部分現場可程式閘陣列提 賦能該時脈訊號路徑至該邏輯單元暫存器 出現之時脈賦能。此方法仍然要求一延遲

II 111

11 92236. ptd 第10頁 200301055 五、發明說明（7) 被監控以顧及到於時脈訊號路徑中最壞的可能延遲情況， 且該資料訊號必須被保持於該暫存器資料輸入端以允許該 最壞情況所延遲之時脈賦能。此種方案會由於邏輯導入時 脈訊號造成執行速度之缓慢。 故，本發明係針對透過於嵌入式系統中可靠且可預測 之時脈賦能控制以達到降低能源消耗之目的。 【發明内容】 一種透過時脈賦能控制以降低嵌入式系統能源消耗之 方法及系統，其係包括透過一嵌入式系統中之可調變計算 引擎以執行所需之程序。此外，復包括於該嵌入式系統中 之每一獨立元件上被設定用以提供該可調變計算引擎降低 在任何賦予時間元件所要求能源數量之控制時脈賦能機 制。一資料流，其係用以設定該可調變計算引擎以執行所 需之程序及資料，俾將嵌入於該資料流之時脈賦能。 由於該時脈賦能資料嵌入如同資料流中之部分，本發 明於獨立之時控元件上達到絕對時脈賦能控制，於絕對最 小時間賦能該元件，且無需一昂貴控制架構及複雜演算法 架構以預測元件之開啟或關閉。包括前述在内之其他特點 會藉由圖示詳細敘述於以下實施方式中。 【實施方式】 本發明係有關於透過時脈賦能控制以降低嵌入式系統 能源消耗之方法及系統。 以下實施例中其揭露透過本發明之其中之一較佳實施 例，並非用以限定本發明之可實施範圍，舉凡熟習該項記

92236.ptd 第11頁 200301055 五、發明說明（8) 憶者在未脫離本發明所指示之精神與原理下所完成之一切 等效改變或修飾，仍應皆由後述之申請專利範圍所涵蓋。 於本實施例中，該嵌入式系統之處理核心係為一可調 變計算引擎。該可調變計算引擎更進一步的被揭露於同時 提出美國專利申請名為「具有不同種類與可重新裝配之可 碉變集成電路以及具有固定特殊應用計算元件之可調變計 算單元」，已讓渡與本案之受讓人並結合於本案全部。通 常而言，該可調變計算引擎於嵌入式系統執行處理之部分 與習知技術有相當大的不同，於該資料中，控制與設定資 剩·I元件間透過得即時設定與重新配置之互連網路進行傳 輸，用以提供任何元件間既定之連結。當於本方法中提供 一移位用以進行操作，透過有效率與可靠之時脈賦能控制 以於本發明中維持並討論如何降低能源消耗。為求更完整 的描述本發明之特點，關於部分前述參考申請案之可調變 計算單元内容亦會揭露於以下說明中。 第2圖係用以顯示一可調變計算引擎1 0 6之方塊圖，其 包括一控制器1 2 0、一或多個可重新配置矩陣1 5 0，其中顯 示矩陣1 5 0 A至1 5 0 N、一矩陣互連網路1 1 0以及一記憶體 l^p ^ 第3圖係用以更詳細之顯示一具有複數個計算單元2 0 0 (以計算單元2 0 0 A至2 0 0 N顯示於圖中）及複數個計算元件 /5 0 (以計算元件2 5 0 A至2 5 0 Z顯示於圖中）之可重新配置 矩陣1 5 0，且提供額外的該計算元件2 5 0之較佳實施例以及 k本發明有關之摘要内容。如第3圖所示，任一矩陣1 5 0通

92236. ptd 第12頁 200301055 五、發明說明（9) 常包括有一矩陣控制器2 3 0、複數個計算單元2 0 0、一諸如 邏輯上的或概念子集上的或部分的矩陣互連網路1 1 0、一 資料互連網路2 4 0以及一布林（Β ο ο 1 e a η)互連網路2 1 0。 當該資料互連網路2 4 0於該複數個計算單元2 0 0間提供用以 資料輸入輸出之可調變互連功能時，該布林互連網路2 1 0 提供該複數個計算單元2 0 0間一可調變互連之功能。然 而，須注意者，係當概念性分離的成為重新配置與資料之 功能，任一該矩陣互連網路1 1 0之既定實體部分，於任一 既定時間，得控制諸如該布林互連網路2 1 0、該資料互連 網路2 4 0、一最低層互連網路2 2 0 (其係介於該複數個計算 元件2 5 0間）、其他輸入、輸出或連結機制。 接著請繼續參閱第3圖，於一計算單元2 0 0中包括有複 數個計算元件2 5 0，且係以計算元件2 5 0 Α至2 5 0 Ζ顯示於圖 中（其共同以計算元件2 5 0代之）及附加互連網路2 2 0。該 互連網路2 2 0於該複數個計算元件2 5 0間提供該可調變互連 功能及資料輸入輸出路徑。基於多數之差異性，該複數個 計算元件2 5 0中之任一個計算元件係特定組成為一固定計 算元件2 5 0，其所設計之特殊應用硬體係用以執行一既定 之工作或一系列之工作。藉由該互連網路2 2 0及該固定計 算元件2 5 0得以可調變的相互連結，用以於任一既定時間 執行演算或其他功能。 於本實施例中，該複數個計算元件2 5 0係設計並相互 群集在該複數個可調變計算單元2 0 0中。除設計用以執行 諸如乘法演算等特有演算或功能之計算元件2 5 0外，其他

92236. ptd 第13頁 200301055 五、發明說明（ίο) 類型之計算元件2 5 0亦被使用於本實施例中。如第3圖所 示，計算元件2 5 0 A及2 5 0 B執行記憶體係提供局部記憶元件 用以執行任一既定之計算或處理功能（對照於該遠端記憶 體1 4 0)。此外，計算元件2 5 0 I、2 5 0 J、2 5 0 K及2 5 0 L係設 定為（如設定為複數個觸發器）用以執行限定狀態機制， 俾提供局部處理功能特別是複雜之控制處理。 透過該可運用之多數不同類型計算元件2 5 0，依據該 寸調變計算引擎1 0 6所期望之功能，該計算單元2 0 0得為零 散之分類。一第一類之計算單元2 0 0包括用以執行諸如乘 法•加法運算等線性運算之計算元件2 5 0，此外，復包括 諸如限定脈衝回應之過渡等功能。一第二類之計算單元 2 0 0包括用以執行諸如離散餘弦轉換、三角函數計算及複 數乘法運算等非線性運算之計算元件2 5 0。一第三類之計 算單元2 0 0，係用以執行如第三圖所顯示之計算單元2 0 0 C 之限定狀態機器，尤其對於複雜的控制序列、動態排成及 輸入輸出管理計算單元特別有用，而一如第三圖所顯示之 第四類計算單元2 0 0 A則可執行記憶體及記憶體管理。最 後，一第五類計算單元2 0 0則得包括在位元層級執行諸如 力、解密、通道編碼、維特比（V i t e r b i)解碼及封包 與（諸如網路協定等）協定之處理。 設定該可調整計算引擎元件的能力，端賴於在一個等 竑_連續的資訊流中，將資料及組態（或其他控制）資訊緊 緊-地耦合（或併合）在一起。如第4圖所示，該連續資料 ά至少包括一用以提供可調變指令與設定資料之第一部分

92236. ptd 第.14頁 200301055 五、發明說明（11) 1 0 0 0以及一提供等待處理資料之第二部分1 0 0 2。該耦合或 資料混合與設定訊息，係藉由一「銀器」（silverware) 模組以賦能該可調變計算引擎1 0 6之即時重新設置功能， 並透過結合該異源之即時重新設置功能與固定計算元件 2 5 0，用以生成不同及異源之計算單元2 0 0與矩陣1 5 0，並 賦能該可調變計算引擎1 0 6架構以取得多工及不同模式之 操作。舉例而言，當一已知銀器模組包括於一手持裝置 中，該可調變計算引擎1 0 6得具有許多不同的操作模式諸 如蜂巢式或其他形式之行動電話、音樂撥放器、傳呼器、 個人數位助理及其他新的或現存的功能。此外，該等操作 模式得根據該裝置之實體位置而進行更換，舉例言之，當 設定為CDMA行動電話系統用以於美國進行使用，則該可調 變計算引擎1 〇 6得重新設定為GSM行動電話系統用以於歐洲 地區使用。 相較於上述内容，為了能夠藉由銀器模組以進行重新 設置，一種以硬體執行其對應演算法的特定計算元件組 態，可被視或概念化為在軟體中「呼叫」可執行具有相同 演算法的子程式之硬體對比。於此推論下，一旦該計算元 件之設定已存在，如為設定訊息所應用者，該用以演算之 貨料係如同該銀器模組之部分般即時有效的。該貧料之即 時有效係用於設定過之計算元件，藉以一具有一或二個時 脈週期之硬體類比於判斷記憶體位址並自該定址暫存器中 提取儲存資料之多重與分離之軟體步驟。 除該資料之即時性外，於本實施例中，該銀器模組復

第15頁 92236. ptd 200301055 五、發明說明（12) 包括有被設定用以特定操作模式或所預期之運算之元件其 中執行控制時脈賦能所需之訊息。該訊息係包含於該資料 流中，係如第4圖所示介於該第一部分1 0 0 0與第二部分 1 0 0 2之時脈賦能部分1 0 0 4。如此，該得正常要求透過特定 il複雜控制之硬體或軟體所生成之時脈賦能控制資料，如 前述之先前技術所提及者，係得精確且可靠的於資料中提 供。透過如資料流中之部分的時脈賦能嵌入，本發明得於 每一獨立之定時元件上達到準確之時脈賦能控制無需透過 一可能昂貴之控制架構以及複雜之演算以預計元件之開啟 閉’即得賦能於最少時間内賦能該元件。 該時脈控制的層級得透過銀器模組之程式撰寫者或設 計者確實的控制。是故，於實際應用時當低能源耗散不再 是問題時，對時脈控制所能作的努力則微乎其微。於應用 上大部分的能源浪費被定位於少數程式迴路（f e w c 〇 d e 1 oops)，更多的力量可著重於時脈賦能以及時脈產生器 樹，用以提供高能源消耗之程式區段。 經由舉例，假設一應用本發明之裝置具有一耗散該裝 置總能源要求百分之五十之内部程式迴路以及另一用以耗 能源百分之四十之程式迴路。如第5圖之元件1006、 1 0 0 8及1 0 1 0所示，依據本發明於獨立元件上修改該時脈賦 能及/或時脈樹生成之功能，該裝置上之銀器模組得包括 分離時脈賦能資料以提供每一個内部程式迴路要求之大部 分能源消耗以及該裝置所剩餘之程式。 * 前述之可調變性得解決現今硬體設計之問題，特別是

92236.ptd 第16頁 200301055 五、發明說明（13) 當該細部層次或詳細之能源消耗於該特殊應用集成電路、 複雜可程式邏輯裝置及/或現場可程式閘陣列之設計時已 被固定，此外當附加時脈賦能，則會如同附加電位之延遲 與時間競賽狀況般，利用額外之矽面積並降低該裝置之速 度。 以上所述僅為本發明之透過時脈賦能控制以降低嵌入 式系統能源消耗之方法及系統之較佳實施例，非用以限定 本發明之實質技術内容之範圍。舉例而言，縱使該時脈賦 能控制訊息係被定義為該資料流之特定部分，其於該資料 流中之位置係得依使用者需求加以調變。本發明之透過時 脈賦能控制以降低嵌入式系統能源消耗之方法及系統其實 質技術内容係廣義地定義於下述之申請專利範圍中，任何 他人所完成之技術實體或方法’若與下述之申請專利範圍 所定義者完全相同，或為等效之變更，均將被視為涵蓋於 此專利範圍之中。

92236.ptd 第17頁 200301055 圖式簡單說明 【圖式簡單說明】 第1圖用以顯示習知可程式裝置之巨集單元中乘積項 或非同步邏輯導入時脈訊號之使用； 第2圖為一方塊圖，用以顯示一可調變計算引擎； 第3圖為一方塊圖，用以顯示該可調變計算引擎之可 重新配置矩陣其細部構造； 第4圖為一示意圖，用以顯示本發明中包括有時脈賦 麁控制資料之可調變計算引擎的資料流；以及 第5圖為一示意圖，用以顯示本發明之另一實施例中 包%有時脈賦能控制資料之可調變計算引擎的資料流。

92236.ptd 10 複 雜 可 程 式 邏 輯 裝置 12 巨 集 單 元 14 邏 輯 區 塊 邏 輯 陣 列 16 訊 號 18 邏 輯 閘 19 特 定 邏 輯 閘 20 乘 積 項 時 脈 訊 號 22 暫 存 器 24 多 工 器 25 時 脈 線 26 同 步 時 脈 訊 號 28 m 出 衰 減 器 29 線 路 106 可 調 變 計 算 引 擎 W 矩 陣 互 連 網 路 120 控 制 器 140 記 憶 體 150 可 重 新 配 置 矩 陣 150八至 30Ν 矩 陣 200 計 算 單 元 /〇 0 A至 2 0 0 N 計 算 單 元 210 布 林 互 連 網 路 2-2 0 Τ=7 取 低 層 互 連 網 路 230 矩 陣 控 制 器 24 0 資 料 互 連 網 路 250 計 算 元 件 第18頁 200301055

圖式簡單說明 2 5 0 A至 2 5 0 Z 計算元件 1000 第一部分 1002 第二部 分 1004 時脈賦能部分 1006 元件 1008 元件 1010 元件 第19頁 92236.ptd

Claims (1)

1. 200301055 六、申請專利範圍 1. 一種用以降低嵌入式系統能源消耗之方法，該方法包 括： 令一可調變計算引擎執行該嵌入式系統所需之處 理程序；以及 4 設定於每一獨立元件之控制時脈賦能機制，俾供 ； 該可調變計算引擎最小化該嵌入式系統於任一指定時 間其元件需求能源之總量。 . 1如申請專利範圍第1項之方法，其中，復包括透過一資 * 料流用以設定該可調變計算引擎俾執行所需之處理程 ®序。 3. 如申請專利範圍第2項之方法，其中，復包括用以於該 資料流中執行時脈賦能之嵌入資料。 4. 如申請專利範圍第3項之方法，其中，該資料流復包括 一包括有可調變指令與設定資料之第一部分以及一提 供等待處理資料之第二部分。 5. 如申請專利範圍第4項之方法，其中，該用以於該資料 流中執行時脈賦能之嵌入資料復包括介於該該資料流 之第一部分與第二部分間，用以執行時脈賦能之部分 •。 6. 如申請專利範圍第2項之方法，其中，復包括藉由一資 料流以設定如行動電話之可調變計算引擎。 j.如申請專利範圍第6項之方法，其中，該可調變計算引 - 擎復包括一控制器、至少一可重新配置矩陣、一矩陣 " 互連網路及一記憶體。

   92236. ptd 第20頁 200301055 六、申請專利範圍 8. —種控制嵌入式系統時脈賦能之系統，該系統包括： 一可調變計算引擎，係用以提供該嵌入式系統執 行運算之功能；以及 一資料流，係用以於該可調變計算引擎中設定運 算，該資料流包括時脈賦能控制訊息，藉以達到獨立 控制該可調變計算引擎中每一定時元件之時脈。 9. 如申請專利範圍第8項之系統，其中，該資料流復包括 一包括有可調變指令與設定資料之第一部分以及一提 供等待處理資料之第二部分。 1 0 .如申請專利範圍第9項之系統，其中，該資料流復包括 一介於該該資料流之第一部分與第二部分間，用以執 行時脈賦能之部分。 1 1 .如申請專利範圍第8項之系統，其中，該可調變計算系 統復包括一控制器、至少一可重新配置矩陣、一矩陣 互連網路及一記憶體。 1 2 .如申請專利範圍第8項之系統，其中，該資料流復得以 設定如行動電話之可調變計算引擎。 1 3. —種控制嵌入式系統時脈賦能之方法，該方法包括： 透過一資料流以設定一可調變計算引擎，用以於 該嵌入式糸統中執行所需之處理程序，以及 嵌入時脈賦能控制訊息於該資料流中，用以獨立 控制該可調變計算引擎中每一定時元件之時脈。 1 4 .如申請專利範圍第1 3項之方法，其中，該資料流復包 括一包括有可調變指令與設定資料之第一部分以及一

   92236. ptd 第21頁 200301055 六、申請專利範圍 提供等待處理資料之第二部分。 1 5 .如申請專利範圍第1 3項之方法，其中，該資料流復包 括一介於該資料流之第一部分與第二部分間，用以執 行時脈賦能之部分。

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