KR960010389B1

KR960010389B1 - Pwm circuit

Info

Publication number: KR960010389B1
Application number: KR1019940001245A
Authority: KR
Inventors: 김용희
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-01-25
Filing date: 1994-01-25
Publication date: 1996-07-31
Also published as: KR950024426A

Abstract

a phase synchronization loop for locking an input horizontal sync signal at a reference frequency; a control signal output means for counting one period of the horizontal sync signal locked by the phase sync loop, calculating a reduction period by dividing the counted horizontal sync signal with the pulse width modulation resolution, and reducing the high duty of the screen state control mode and the horizontal sync time to generate a control signal; and an output means for locking and outputting a pulse width modulation output according to each screen state control mode together with the horizontal sync signal.

Description

Pulse width modulation output circuit

제 1 도는 종래의 펄스폭 변조 출력 회로의 블록도.1 is a block diagram of a conventional pulse width modulation output circuit.

제 2 도는 상기 제 1 도의 버퍼의 상세 회로도.2 is a detailed circuit diagram of the buffer of FIG.

제 3 도는 이 발명에 따른 펄스폭 변조 출력 회로의 블록도.3 is a block diagram of a pulse width modulation output circuit according to the present invention.

제 4 도는 상기 제어 신호 출력부의 동작 흐름도.4 is an operation flowchart of the control signal output unit.

제 5 도는 이 발명에 따른 각 부의 동작 타이밍도이다.5 is an operation timing diagram of each part according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : PLL부200 : 제어신호 출력부100: PLL unit 200: control signal output unit

201 : 카운트부202 : 감소 주기 계산부201: counting unit 202: reduction period calculating unit

203 : 듀티 결정부300 : 출력부203: duty determination unit 300: output unit

이 발명은 멀티 모드 모니터에서의 펄스폭 변조(Pulse Width Modulation ; 이하 PWM이라 칭함) 출력회로에 관한 것으로서, 더욱 상세하게는 PWM 출력 회로를 마이크로 콘트롤러에 내장하고 모니터의 모드에 따라 가변되는 수평 동기에 록킹된 PWM을 출력하므로써, 모니터의 화면 상태 제어가 쉽고 코스트가 다운되는 PWM 출력 회로에 관한 것이다.The present invention relates to a pulse width modulation (PWM) output circuit in a multi-mode monitor. More particularly, the present invention relates to a horizontal synchronization that includes a PWM output circuit in a microcontroller and varies according to the monitor mode. By outputting the locked PWM, it is related to the PWM output circuit which is easy to control the screen state of the monitor and the cost is down.

종래에는 멀티 모드 모니터의 화면 상태를 제어하는 회로로서, 직접 DC 전압을 가변할 수 있는 디지탈/아날로그 컨버터 회로가 사용되었다. 그러나, 이 회로는 단일 칩 마이크로 콘트롤러에 내장하기에는 웨이퍼 사이즈 및 코스트가 비쌀 뿐만 아니라 저항 오차 등 많은 변수에 의해 정확한 DC 전압을 얻기가 힘들었다.Conventionally, as a circuit for controlling the screen state of a multi-mode monitor, a digital / analog converter circuit capable of directly changing a DC voltage has been used. However, this circuit is expensive to embed in a single-chip microcontroller, and it is difficult to obtain accurate DC voltage due to many variables such as resistance error.

또한 멀티 모드 모니터의 화면 상태를 제어하는 다른 회로로서, 제 1 도와 같이 마이크로 콘트롤러(10)의 제어에 의해 각각의 화면 상태 제어 모드에 대한 소정 값이 버퍼(20)를 통해 PWM으로 출력되고, 상기 버퍼(20)의 출력은 후단에 연결된 각각의 R/C 필터에 의해 DC 값으로 변환되어 각각의 화면 상태(수평 위상, 수평 폭, 수직 사이즈) 등을 제어하였다.In addition, as another circuit for controlling the screen state of the multi-mode monitor, a predetermined value for each screen state control mode is output to the PWM through the buffer 20 by the control of the microcontroller 10 as shown in the first diagram. The output of the buffer 20 was converted into a DC value by each R / C filter connected to the rear stage to control each screen state (horizontal phase, horizontal width, vertical size) and the like.

이때, 제 2 도는 상기 버퍼(20)의 상세 회로도로서, 마이크로 콘트롤러(10)의 소정 출력이 트랜지스터(Q1)에 의해 한번 반전된 후 다시 트랜지스터(Q2)에 의해 반전되어 해당 R/C 필터로 출력된다.2 is a detailed circuit diagram of the buffer 20 in which a predetermined output of the microcontroller 10 is inverted once by the transistor Q1 and then inverted by the transistor Q2 and output to the corresponding R / C filter. do.

이때, 제어할 화면 상태 제어 모드의 수만큼 상기 제 2 도의 회로가 필요하다. 그러나 상기된 제 1 도의 마이크로 콘트롤러(10)는 전부 단일 인터발(Single Interval) 클럭에 의해 PWM 주기가 고정되어 출력되기 때문에 비데오 카드로부터 입력되는 모드에 따라 수평 동기가 가변되는 멀티 모드 모니터의 여러 화면 상태를 제어하기에는 부적합하였다.At this time, the circuit of FIG. 2 is required as many as the screen state control mode to be controlled. However, since the microcontroller 10 of FIG. 1 is all output with a fixed PWM period by a single interval clock, the various screen states of the multi-mode monitor whose horizontal synchronization varies according to the mode input from the video card. It was not suitable to control.

즉, 비데오 카드로부터 입력되는 수평 동기 신호에 의해 발진 및 편향/고압 출력의 주기가 이루어지는데 이런 부분을 수평 동기가 아닌 다른 주기의 펄스로 제어함으로써 지터 노이즈 등 많은 노이즈 소스가 발생되어 디스플레이 장치에서의 용융에는 부적합한 문제점이 있었다.In other words, oscillation, deflection, and high-voltage output cycles are generated by the horizontal synchronization signal input from the video card. By controlling these parts with pulses of periods other than horizontal synchronization, many noise sources such as jitter noise are generated. Melting had an unsuitable problem.

이 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 마이크로 콘트롤러에 내장된 PWM 출력 회로의 출력을 모니터의 모드에 따라 가변되는 수평 동기에 록킹시켜 출력하므로써, 모니터의 화면 상태 제어가 쉽고 코스트가 다운되는 PWM 출력 회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to lock and output the output of the PWM output circuit built into the microcontroller in a horizontal synchronization variable according to the mode of the monitor, thereby controlling the screen state of the monitor. Provides an easy and cost down PWM output circuit.

상기와 같은 목적을 달성하기 위한 이 발명에 따른 PWM 출력 회로의 특징은, 입력되는 수평 동기 신호를 기준 주파수에 록킹시켜 출력하는 위상동기루프(Phase Lock Loop ; 이하, PLL이라 칭함)수단과, 상기 PLL 수단에서 록킹된 수평 동기 신호의 1주기를 카운트하고 카운트된 수평 동기 신호를 PWM의 펄스폭 해상도로 나누어 감소 주기를 계산한 후 각각의 화면 상태 제어 모드의 하이 듀티 및 카운트된 수평 동기 시간을 감소 주기의 간격으로 감소시켜 제어 신호를 출력하는 제어 신호 출력 수단과, 상기 PLL 수단에서 제공되는 록킹된 수평 동기를 토글 입력으로 제공받고 상기 제어 신호 출력 수단에서 제공되는 제어신호를 클리어 신호로 제공받아 각각의 화면 상태 제어 모드에 따른 PWM 출력을 가변되는 수평 동기 신호에 록킹시켜 출력하는 출력 수단으로 구성되는 점에 있다.A characteristic of the PWM output circuit according to the present invention for achieving the above object is a phase lock loop (PLL) means for locking and outputting the input horizontal synchronization signal to a reference frequency, and After counting one cycle of the locked horizontal sync signal by the PLL means, dividing the counted horizontal sync signal by the pulse width resolution of PWM to calculate the reduction period, and then reducing the high duty and counted horizontal sync time of each screen state control mode. A control signal output means for reducing the interval at intervals and outputting a control signal; a locked horizontal sync provided from the PLL means is provided as a toggle input, and a control signal provided from the control signal output means is provided as a clear signal, respectively. Output means for locking and outputting the PWM output according to the screen state control mode of In the point that.

이하, 이 발명에 따른 PWM 출력 회로의 바람직한 일 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a PWM output circuit according to the present invention will be described in detail with reference to the accompanying drawings.

제 3 도는 이 발명에 따른 PWM 출력 회로의 블록도이다.3 is a block diagram of a PWM output circuit according to the present invention.

제 3 도는 입력되는 수평 동기 신호(H_SYNC)를 록킹시켜 출력하는 PLL부(100)와, 상기 PLL부(100)에 의해 록킹된 수평 동기 신호의 1주기를 카운트하고 각각의 화면 상태 제어 모드에 대한 듀티의 타임 감소의 주기를 계산하여 듀티의 타임 감소에 의한 제어 신호를 출력하는 제어 신호 출력부(200)와, 상기 PLL부(100)에서 제공되는 록킹된 수평 동기 신호를 토글 입력(T)으로 제공받고 상기 제어 신호 출력부(200)에서 제공되는 제어 신호를 클리어 신호(CLR)로 제공받아 가변되는 수평 동기 신호에 록킹되어 각각의 화면 상태 제어 모드에 따른 PWM을 출력하는 출력부(300)로 이루어진다.3 shows a PLL unit 100 which locks and outputs an input horizontal synchronization signal H_SYNC, and counts one cycle of the horizontal synchronization signal locked by the PLL unit 100, for each screen state control mode. A control signal output unit 200 for calculating a period of time reduction of the duty and outputting a control signal according to the time reduction of the duty, and a locked horizontal synchronization signal provided from the PLL unit 100 as a toggle input T. A control signal provided from the control signal output unit 200 as a clear signal CLR and locked to a variable horizontal synchronization signal to output a PWM according to each screen state control mode. Is done.

이때, 상기 PLL부(100)는 입력되는 수평 동기 신호(H_SYNC)가 없으면 자체발진에 의해 펄스 주기를 출력한다.At this time, the PLL unit 100 outputs a pulse period by self oscillation when there is no input horizontal synchronization signal H_SYNC.

그리고, 상기 제어 신호 출력부(200)는 상기 PLL부(100)에서 출력되는 수평 동기 신호의 첫번째 라이징 엣지에서 두번째 엣지까지의 시간을 카운트하는 카운트부(201)와, 상기 PLL부(100)에서 출력되는 펄스의 라이징 엣지가 출력부(300)를 다시 트리거 할 수 있도록 상기 카운트부(201)의 출력을 소정 시간 감소시켜 수평 동기 신호의 1주기의 전체 시간(T)를 계산하고 이 전체 시간(T)을 PWM 펄스폭 해상도로 나누어 감소 주기를 계산하는 감소 주기 계산부(202)와, 상기 감소 주기 계산부(202)이 감소 주기의 간격에 의해 PWM 레지스터에 저장된 각각의 화면 상태 제어 모드의 하이 주기의 듀티와 전체 시간(T)을 감소시켜 하이 또는 로우의 제어 신호를 출력하는 듀티 결정부(203)로 이루어진다.In addition, the control signal output unit 200 includes a count unit 201 that counts the time from the first rising edge to the second edge of the horizontal synchronization signal output from the PLL unit 100, and the PLL unit 100. The output of the counting unit 201 is decreased by a predetermined time so that the rising edge of the output pulse triggers the output unit 300 again, and then calculates the total time T of one cycle of the horizontal synchronization signal. A reduction period calculation unit 202 for calculating a reduction period by dividing T) by the PWM pulse width resolution, and the reduction period calculation unit 202 stores the high state of each screen state control mode stored in the PWM register by the interval of the reduction period. The duty decider 203 outputs a high or low control signal by reducing the duty of the period and the total time T.

그리고, 상기 출력부(300)는 멀티 바이브레이터로 구성시킬 수 있으며, 이때 최대 듀티(MAX DUTY)를 가지도록 외부 RC 시정수를 설정한다.The output unit 300 may be configured as a multivibrator, and sets an external RC time constant to have a maximum duty.

입력된 수평 동기 신호를 트리거시킨 다음 트리거된 수평 동기 신호의 전체 주기를 계산하고, 상기 펄스의 하이 듀티만을 계산하여 펄스가 하이 기간인 동안만 디크리먼트(감소)시키고 나머지는 로우 신호로 출력한다.Triggers the input horizontal sync signal, calculates the total period of the triggered horizontal sync signal, calculates only the high duty of the pulse, decrements (decreases) only while the pulse is high, and outputs the rest as a low signal. .

감소 시간이 0일때 하이 신호가 끝났음을 나타내고, 이때부터 로우 신호를 출력하게 된다. 디크리먼트 주기 계산식은 다음과 같다.When the decrease time is 0, it indicates that the high signal is over, and from this time, the low signal is output. The decrement period calculation is as follows.

(H_SYNC time-X)/255(8bit)(H_SYNC time-X) / 255 (8bit)

여기에서 수평 동기 time은 첫번째 라이징 엣지에서 두번째 라이징 엣지까지의 시간을 나타내며, X는 상기 PLL에 의한 라이징 엣지가 멀티 바이브레이터를 다시 트리거 할 수 있도록 디크리먼트 주기를 약간 감소시키는 것이다.Here, the horizontal synchronizing time represents the time from the first rising edge to the second rising edge, and X is slightly decreasing the decrement period so that the rising edge by the PLL can trigger the multivibrator again.

이때, PWM 펄스의 간격(RESOLUTION)은 8비트를 채택한다. 즉 255레벨의 값을 갖도록 하는 것이다. 제 4 도는 상기 제어 신호 출력부(200)의 동작을 나타낸 흐름도로서, 소프트웨어로 처리가 가능하다.At this time, the interval (RESOLUTION) of the PWM pulse adopts 8 bits. That is to have a value of 255 levels. 4 is a flowchart illustrating an operation of the control signal output unit 200 and may be processed by software.

이와 같이 구성된 이 발명은 모니터의 모드에 따라 가변되는 수평 동기 신호(H-Sync)가 PLL부(100)로 입력되면 PLL부(100)에서는 입력되는 수평 동기 신호를 PLL부(100)에서 자체 발진되어 제공되는 기준 주파수에 록킹시켜 제 5 도(가)와 같이 출력한다.According to the present invention configured as described above, when the horizontal synchronizing signal (H-Sync) variable according to the mode of the monitor is input to the PLL unit 100, the PLL unit 100 oscillates the horizontal synchronizing signal input from the PLL unit 100 by itself. And lock to the provided reference frequency and output as shown in FIG.

그리고, 상기 PLL부(100)에서 출력되는 수평 동기 신호는 제어 신호 발생부(200)의 카운트부(201)에서 1주기의 시간이 카운트된다(스텝 401).The horizontal synchronization signal output from the PLL unit 100 counts one cycle of time in the counting unit 201 of the control signal generator 200 (step 401).

이때, 카운트되는 시간은 상기 PLL부(100)에서 출력되는 수평 동기 신호의 첫번째 라이징 엣지에서 두번째 라이징 엣지까지이다.At this time, the counted time is from the first rising edge to the second rising edge of the horizontal synchronization signal output from the PLL unit 100.

그리고, 감소 주기 계산부(202)에서 감소 주기를 계산하는데, 먼저, 전체 시간(T)을 계산하여 전체 시간 레지스터에 저장한다(스텝 402).Then, the reduction period calculation unit 202 calculates the reduction period. First, the total time T is calculated and stored in the total time register (step 402).

이때, 전체 시간(T)은 상기 스텝(401)에서 카운트된 1주기의 수평 동기 시간에서 소정 시간(X)을 빼는 것이다(T=카운트된 수평 동기 시간-X).At this time, the total time T is obtained by subtracting the predetermined time X from the horizontal synchronization time of one cycle counted in the step 401 (T = counted horizontal synchronization time-X).

이때, 상기 소정 시간(X)은 상기 PLL부(100)에서 출력되는 수평 동기 신호의 라이징 엣지가 출력부(300)를 다시 트리거할 수 있도록 수평 동기 신호의 전체 시간을 소정 시간 감소시키기 위한 시간이다.In this case, the predetermined time X is a time for reducing the total time of the horizontal synchronization signal by a predetermined time so that the rising edge of the horizontal synchronization signal output from the PLL unit 100 may trigger the output unit 300 again. .

그리고, 감소 주기(Z)를 계산한다(스텝 403)(Z=T/Y). 이때 PWM 펄스폭 해상도로 8비트를 채택하면 상기 Y는 255가 된다. 즉, 감소 주기는 255레벨의 DC 레벨을 가지고 상기 전체 시간(T)을 감소시키게 된다. 이때, 채택되는 펄스폭의 해상도에 따라 상기 Y값은 달라진다.Then, the reduction period Z is calculated (step 403) (Z = T / Y). At this time, if 8 bits are adopted as the PWM pulse width resolution, the Y becomes 255. That is, the reduction period has a DC level of 255 levels to reduce the total time T. At this time, the Y value varies depending on the resolution of the pulse width to be adopted.

그리고, 듀티 결정부(203)에서는 상기 스텝(403)에서 계산된 감소 주기의 간격(Interval)으로 PWM 레지스터의 값과 전에 시간(T)을 0이 될때까지 감소시킨다.The duty determiner 203 decreases the value of the PWM register and the time T before the time becomes 0 by the interval of the reduction cycle calculated in the step 403.

이때, 상기 PWM 레지스터는 화면 상태 제어 모드(수평 사이즈, 수평 폭, 수직 사이즈 등....)의 수만큼 구비되고, 각각의 PWM 레지스터에는 화면 상태 제어 모드에 대한 각각의 하이 듀티값을 가지고 있다.At this time, the PWM register is provided as many as the number of screen state control mode (horizontal size, horizontal width, vertical size, ....), each PWM register has a high duty value for the screen state control mode. .

만일 수평 사이즈의 PWM 레지스터 값이 20이라면 상기 스텝(403)에서 계산된 감소 주기의 간격으로 상기 PWM 레지스터의 값을 감소시킨다(스텝 404). 그리고, 상기 수평 사이즈의 PWM 레지스터의 값이 0인지를 판별한다(스텝 405).If the PWM register value of the horizontal size is 20, the value of the PWM register is decreased at the interval of the reduction period calculated in the step 403 (step 404). Then, it is determined whether the value of the PWM register of the horizontal size is 0 (step 405).

이때, 상기 PWM 레지스터의 값은 0이 아니므로 PWM 레지스터와 마찬가지로 상기 스텝(403)에서 계산된 감소 주기의 간격으로 전체 시간(T)이 저장된 전체시간 레지스터의 값을 감소시킨다(스텝 407). 그리고, 전체 시간(T)이 0인지를 판별한다(스텝 408).At this time, since the value of the PWM register is not 0, the value of the total time register in which the total time T is stored is reduced at intervals of the reduction period calculated in the step 403 as in the PWM register (step 407). Then, it is determined whether the total time T is zero (step 408).

이와 같이 상기 PWM 레지스터와 전체 시간(T)을 감소 주기의 간격으로 계속 감소시키다가 상기 스텝(405)에서 PWM 레지스터가 0이라고 판별되면 출력부(300)의 클리어단(CLR)에 제 5 도(나)와 같이 로우신호를 출력한다(스텝 406). 이때, 출력부(300)의 PWM 출력은 제 5 도 (다)와 같이 로우 신호가 출력된다.As described above, if the PWM register and the total time T are continuously decreased at intervals of the reduction cycle, and the PWM register is determined to be 0 at step 405, the PWM register and the clear stage CLR of the output unit 300 are shown in FIG. A low signal is output as shown in b) (step 406). At this time, the PWM signal of the output unit 300 is a low signal is output as shown in FIG.

그리고 계속 전체 시간(T)을 감소시키면서 전체 시간(T)이 C인지를 판별한다. 이때 전체 시간이 0이라고 판별되면 상기 0으로 감소된 수평 사이즈의 PWM 레지스터와 전체 시간 레지스터에 원래의 값을 리프레쉬시키고(스텝 409), 출력부(300)의 클리어단(CLR)에 제 5 도(나)와 같이 하이 신호를 출력한다(스텝 410).The total time T is determined to be C while the total time T is continuously decreased. At this time, if it is determined that the total time is 0, the original value is refreshed in the PWM register and the total time register of the horizontal size reduced to 0 (step 409), and the fifth stage (Fig. A high signal is output as shown in b) (step 410).

따라서, 출력부(300)의 PWM 출력(Q)은 제 5 도(다)와 같이 트리거 되어 하이신호가 출력된다. 이때, 제 5 도(나)와 (나)의 라이징 엣지가 x만큼 차이가 나는 것은 상기 스텝(402)에서 출력부(300)를 트리거시키기 위하여 카운트된 수평 동기의 전체 시간에서 x만큼 뺐기 때문이다.Therefore, the PWM output Q of the output unit 300 is triggered as shown in FIG. 5 (C) to output a high signal. In this case, the rising edges of FIGS. 5 (b) and (b) differ by x because they are subtracted by x in the total time of the horizontal sync counted to trigger the output unit 300 in step 402. .

따라서, 상기 출력부(300)는 수평 동기 신호에 록킹된 PWM 출력을 출력하게 되고, 이 PWM 출력을 비데오 모드에 따라 수평 동기 신호가 변하는 멀티 모드 모니터에 적용하면 간단한 R/C 필터에 의해 수평 위상, 수평 폭, 수직 사이즈, 수직 센터 등 화면 상태의 제어를 정확하고 쉽게 할 수 있다.Therefore, the output unit 300 outputs the PWM output locked to the horizontal synchronizing signal, and when the PWM output is applied to a multi-mode monitor in which the horizontal synchronizing signal changes according to the video mode, the horizontal phase is generated by a simple R / C filter. You can precisely and easily control screen states such as horizontal width, vertical size, and vertical center.

그리고, 상기 제 2 도는 마이크로 콘트롤러에 내장하는 것이 가능하므로 코스트가 다운된다.In addition, since the second diagram can be incorporated in the microcontroller, the cost is reduced.

이상에서와 같이 이 발명에 따른 PWM 출력 회로에 의하면, 마이크로 콘트롤러에 내장된 PWM 출력 회로의 PWM 출력을 모니터의 모드에 따라 가변되는 수평 동기에 록킹시켜 출력함으로써, 노이즈 없이 모니터의 각각의 화면 상태 제어가 쉽고 코스트가 다운되는 효과가 있다.As described above, according to the PWM output circuit according to the present invention, by locking the output of the PWM output circuit built in the microcontroller to the horizontal synchronization variable according to the mode of the monitor, thereby controlling each screen state of the monitor without noise It is easy and costs down.

Claims

A phase synchronization loop means for locking and outputting the input horizontal synchronization signal at a reference frequency, and counting one period of the horizontal synchronization signal locked by the phase synchronization loop means, and converting the counted horizontal synchronization signal to a pulse width resolution of pulse width modulation. A control signal output means for outputting a control signal by dividing the high duty and the counted horizontal synchronizing time of each screen state control mode at intervals of the reduction period after dividing the reduction period by calculating the reduction period; and locking provided by the phase synchronization loop means. Outputting the locked horizontal synchronization signal as a toggle input and receiving the control signal provided by the control signal output means as a clear signal to lock and output the pulse width modulation output according to each screen state control mode to the variable horizontal synchronization signal Pulse width modulated output circuit composed of means.

2. The apparatus of claim 1, wherein the control signal outputting means comprises: a counting unit for counting a time from the first rising edge to the second rising edge of the horizontal synchronizing signal outputted from the phase synchronizing loop means, and outputting from the phase synchronizing loop means. A total time calculation unit configured to reduce the output of the counting unit by a predetermined time so that a rising edge of a pulse may trigger the output unit again, and calculate an entire time of one cycle of a horizontal synchronization signal and store the total time in a total time register; A reduction period calculator for calculating the high duty of the screen state control mode and the time reduction period of the entire time by dividing the total time calculated by the division by the pulse width resolution value of the pulse width modulation; High period of each screen state control mode stored in the pulse width modulation register. A pulse width modulation output circuit comprising a duty determination section for outputting a control signal in a high or low state to the clear end of the output section when the duty and total time are reduced to zero or the total time becomes zero.

3. The pulse width modulation output circuit according to claim 1 or 2, wherein the control signal output means can be processed by software.

2. The pulse width modulated output circuit as claimed in claim 1, wherein said output means comprises a multivibrator having a toggle input.

5. The pulse width modulated output circuit according to claim 1 or 4, wherein the output means sets an external RC time constant to have a maximum duty.