KR20090059190A - Liquid crystal display device and driving method thereof - Google Patents

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하성철
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엘지디스플레이 주식회사
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Abstract

A liquid crystal display device and a driving method thereof are provided to reduce the number of a pattern line by generating GPS signal with a POL signal and SOE(Source output enable) signal. In a liquid crystal display device and a driving method thereof, a frame detection unit(20) produces a framing signal for classifying a frame. A control signal generating unit(10) produces a SOE signal and a control signal including a first POL signal, and the POL signal modulator(30) produces a second POL signal by using a framing signal, a SOE signal, and the first POL signal. A GSP(Gate Start Pulse) generating unit produces the GSP signal by using the SOE signal and the second POL signal. A frame detection unit, a control signal generating unit, and the POL signal modulator are included in the timing controller. The GSP generating unit is included in each data driver integrated circuit.

Description

액정표시장치 및 그 구동 방법{Liquid crystal display device and driving method thereof}Liquid crystal display device and driving method

본 발명은 액정표시장치에 관한 것으로, 특히 비용을 절감할 수 있는 액정표시장치 및 그 구동 방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a driving method thereof which can reduce cost.

정보 사회에 접어들면서, 정보를 표시할 수 있는 평판표시장치가 널리 개발되고 있다. 평판표시장치는 액정표시장치, 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display device) 및 전계방출 표시장치(field emission display device)를 포함한다.Entering the information society, flat panel display devices capable of displaying information have been widely developed. The flat panel display includes a liquid crystal display, an organic electro-luminescence display, a plasma display, and a field emission display.

이 중에서 액정표시장치는 경박 단소, 저전력 구동 및 풀컬러 구현과 같은 장점을 가지므로, 모바일 폰, 네비게이션, 휴대용 컴퓨터 및 텔레비전에 널리 적용되고 있다.Among them, liquid crystal display devices have advantages such as light weight, small size, low power driving, and full color, and thus are widely applied to mobile phones, navigation, portable computers, and televisions.

액정표시장치는 도 1에 도시된 바와 같이, 액정패널(140), 다수의 게이트 TCP(gate tape carrier package, 130), 다수의 데이터 TCP(data tape carrier package, 122), 데이터 PCB(data printed circuit board, 120) 및 제어 PCB(control printed circuit board, 110)를 포함한다.As shown in FIG. 1, the liquid crystal display device may include a liquid crystal panel 140, a plurality of gate tape carrier packages 130, a plurality of data tape carrier packages 122, and a data printed circuit (PCB). board, 120 and a control printed circuit board (PCB) 110.

게이트 TCP(130)와 데이터 TCP(122)는 각각 액정패널(140)에 부착된다. 각 게이트 TCP(130)에는 게이트 드라이버 IC(132)가 실장되고, 각 데이터 TCP(122)에는 데이터 드라이버 IC(124)가 실장된다. 게이트 드라이버 IC(132)는 액정패널(140)에 공급하기 위한 게이트 신호를 생성한다. 데이터 드라이버 IC(124)는 액정패널(140)에 데이터 전압을 공급한다.The gate TCP 130 and the data TCP 122 are attached to the liquid crystal panel 140, respectively. A gate driver IC 132 is mounted on each gate TCP 130, and a data driver IC 124 is mounted on each data TCP 122. The gate driver IC 132 generates a gate signal for supplying the liquid crystal panel 140. The data driver IC 124 supplies a data voltage to the liquid crystal panel 140.

데이터 PCB(120)는 각 데이터 TCP(122)와 제어 PCB(110) 사이에 부착된다. 제어 PCB(110)에는 각 게이트 드라이버 IC(132)를 제어하기 위한 게이트 제어신호와 각 데이터 드라이버 IC(124)를 제어하기 위한 데이터 제어신호를 생성하는 타이밍 콘트롤러(112)가 실장된다. 예를 들어, 게이트 제어신호는 GSP(gate start pulse) 및 GOE(gate output enable)를 포함한다. 데이터 제어신호는 GSP, SSC(source shift clock), SOE(source output enable), POL를 포함한다.The data PCB 120 is attached between each data TCP 122 and the control PCB 110. The control PCB 110 is mounted with a timing controller 112 for generating a gate control signal for controlling each gate driver IC 132 and a data control signal for controlling each data driver IC 124. For example, the gate control signal includes a gate start pulse (GSP) and a gate output enable (GOE). The data control signal includes a GSP, a source shift clock (SSC), a source output enable (SOE), and a POL.

이러한 각 제어신호는 타이밍 콘트롤러(112)에서 제어 PCB(110), 데이터 PCB(120) 및 데이터 TCP(122)를 경유하여 각 데이터 드라이버 IC(124)로 공급된다. GSP는 각 데이터 드라이버 IC(124)와 게이트 TCP(130) 사이를 전기적으로 연결하기 위해 액정패널(140)에 형성된 신호라인을 통해 각 게이트 TCP(130)에 실장된 게이트 드라이버 IC(132)에 공급된다.These control signals are supplied from the timing controller 112 to each data driver IC 124 via the control PCB 110, the data PCB 120, and the data TCP 122. The GSP is supplied to the gate driver IC 132 mounted on each gate TCP 130 through a signal line formed on the liquid crystal panel 140 to electrically connect the data driver IC 124 and the gate TCP 130. do.

각 제어신호를 공급하기 위해 타이밍 콘트롤러(112)에는 각 제어신호에 대응된 핀(pin)들이 할당되어 있다. 아울러, 타이밍 콘트롤러(112)의 각 핀들에 대응되어 제어 PCB(110), 데이터 PCB(120) 및 데이터 TCP(122)에 패턴라인들이 형성되어 있다.In order to supply each control signal, a pin corresponding to each control signal is assigned to the timing controller 112. In addition, pattern lines are formed on the control PCB 110, the data PCB 120, and the data TCP 122 in correspondence with the pins of the timing controller 112.

종래의 액정표시장치는 각 제어신호에 대응된 핀들이 할당되어야 하므로, 타이밍 콘트롤러의 핀 수가 증가한다. 또한, 종래의 액정표시장치는 각 제어신호를 공급하기 위해 타이밍 콘트롤러의 각 핀들에 대응되어 제어 PCB, 데이터 PCB 및 데이터 TCP에 패턴라인들이 형성되므로, 패턴라인들이 증가한다. In the conventional LCD, pins corresponding to each control signal must be allocated, thereby increasing the number of pins of the timing controller. In addition, in the conventional LCD, pattern lines are formed on the control PCB, the data PCB, and the data TCP to correspond to the pins of the timing controller to supply the respective control signals, thereby increasing the pattern lines.

따라서, 종래의 액정표시장치는 타이밍 콘트롤러의 핀 수와 제어 PCB, 데이터 PCB 및 데이터 TCP에 패턴라인들의 수가 증가함에 따라, 제조 비용이 증가하고 면적이 증가하는 문제가 있다. Therefore, the conventional liquid crystal display device has a problem in that the manufacturing cost increases and the area increases as the number of pins of the timing controller and the number of pattern lines in the control PCB, the data PCB, and the data TCP increase.

본 발명은 GSP 신호를 타이밍 콘트롤러가 아닌 각 데이터 드라이버 IC에서 생성함으로써, 타이밍 콘트롤러의 핀 수와 제어 PCB, 데이터 PCB 및 데이터 TCP에 패턴라인들의 수를 줄여, 제조 비용을 절감하고 점유 면적을 줄일 수 있는 액정표시장치 및 그 구동 방법을 제공함에 그 목적이 있다.The present invention generates the GSP signal in each data driver IC instead of the timing controller, thereby reducing the number of pins of the timing controller and the number of pattern lines in the control PCB, the data PCB, and the data TCP, thereby reducing manufacturing costs and reducing the footprint. It is an object of the present invention to provide a liquid crystal display and a driving method thereof.

본 발명의 제1 실시예에 따르면, 액정표시장치의 구동 방법은, 프레임 간을 구분하기 위한 프레임 신호를 생성하는 단계; SOE 신호와 제1 POL 신호를 포함하는 제어신호를 생성하는 단계; 상기 프레임 신호, SOE 신호 및 제1 POL 신호를 이용하여 제2 POL 신호를 생성하는 단계; 및 상기 SOE 신호와 상기 제2 POL 신호를 이용하여 GSP 신호를 생성하는 단계를 포함한다.According to a first embodiment of the present invention, a method of driving a liquid crystal display device includes generating a frame signal for distinguishing between frames; Generating a control signal comprising an SOE signal and a first POL signal; Generating a second POL signal using the frame signal, the SOE signal, and the first POL signal; And generating a GSP signal using the SOE signal and the second POL signal.

본 발명의 제2 실시예에 따르면, 액정표시장치는, 프레임 간을 구분하기 위 한 프레임 신호를 생성하기 위한 프레임 검출부; SOE 신호와 제1 POL 신호를 포함하는 제어신호를 생성하기 위한 제어신호 생성부; 상기 프레임 신호, SOE 신호 및 제1 POL 신호를 이용하여 제2 POL 신호를 생성하기 위한 POL 신호 변조부; 및 상기 SOE 신호와 상기 제2 POL 신호를 이용하여 GSP 신호를 생성하기 위한 GSP 생성부를 포함한다.According to a second embodiment of the present invention, a liquid crystal display device includes: a frame detector for generating a frame signal for distinguishing between frames; A control signal generator for generating a control signal including an SOE signal and a first POL signal; A POL signal modulator for generating a second POL signal using the frame signal, the SOE signal, and the first POL signal; And a GSP generator configured to generate a GSP signal using the SOE signal and the second POL signal.

본 발명은 프레임 간을 구분하기 위한 프레임 신호를 바탕으로 POL 신호를 변조하고, 변조된 POL 신호와 SOE 신호를 이용하여 GSP 신호를 생성함으로써, 타이밍 콘트롤러가 아닌 각 데이터 드라이버 IC에서 GSP 신호를 생성할 수 있으므로, 타이밍 콘트롤러의 핀 수와 PCB 등에 형성된 패턴 라인의 수를 줄일 수 있어 비용을 절감하고 점유 면적을 줄일 수 있다.The present invention modulates a POL signal based on a frame signal to distinguish between frames, and generates a GSP signal by using a modulated POL signal and an SOE signal, thereby generating a GSP signal in each data driver IC instead of a timing controller. As a result, the number of pins of the timing controller and the number of pattern lines formed on the PCB can be reduced, thereby reducing costs and occupying area.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.

도 2는 본 발명에 따른 타이밍 콘트롤러를 도시한 블록도이다.2 is a block diagram illustrating a timing controller according to the present invention.

도 2를 참조하면, 타이밍 콘트롤러(1)는 제어신호 생성부(10), 프레임 검출부(20) 및 POL 신호 변조부(30)를 포함한다. Referring to FIG. 2, the timing controller 1 includes a control signal generator 10, a frame detector 20, and a POL signal modulator 30.

제어신호 생성부(10)는 데이터 이네이블 신호(DE: data enable)와 데이터 클럭신호(DCLK)를 이용하여 각 게이트 드라이버 IC를 제어하기 위한 게이트 제어신호와 각 데이터 드라이버 IC를 제어하기 위한 데이터 제어신호를 생성한다. The control signal generator 10 controls a gate control signal for controlling each gate driver IC and a data control for controlling each data driver IC by using a data enable signal DE and a data clock signal DCLK. Generate a signal.

예를 들어, 게이트 제어신호는 GOE(gate output enable)를 포함한다. 데이터 제어신호는 SSC(source shift clock), SOE(source output enable), POL를 포함한다. GOE 신호는 액정패널로 공급된 게이트 신호의 출력을 이네이블하기 위한 신호이다. SSC 신호는 액정패널로 공급된 데이터 전압을 출력하기 위한 클럭 신호이다. SOE 신호는 액정패널로 공급된 데이터 전압의 출력을 이네이블하기 위한 신호이다. POL 신호는 액정패널로 공급된 데이터 전압의 극성을 결정하기 위한 신호이다. For example, the gate control signal includes a gate output enable (GOE). The data control signal includes a source shift clock (SSC), a source output enable (SOE), and a POL. The GOE signal is a signal for enabling the output of the gate signal supplied to the liquid crystal panel. The SSC signal is a clock signal for outputting the data voltage supplied to the liquid crystal panel. The SOE signal is a signal for enabling the output of the data voltage supplied to the liquid crystal panel. The POL signal is a signal for determining the polarity of the data voltage supplied to the liquid crystal panel.

여기서 주의할 점은 본 실시예에서는 타이밍 콘트롤러(1)에서 GSP 신호를 생성하지 않는다는 점이다. 즉, 본 실시예에서는 GSP 신호가 각 데이터 드라이버 IC로 공급된 데이터 제어신호로부터 생성될 수 있다. POL 신호는 후술한 제2 POL 신호(POL2) 신호와 구별하기 위해 이하에서 제1 POL 신호(POL1)이라 명명하기로 한다. 이들 각 제어신호의 생성 방법에 대해서는 이미 널리 공지된 바 있으므로, 더 이상의 설명은 생략한다. Note that the timing controller 1 does not generate the GSP signal in this embodiment. That is, in this embodiment, the GSP signal can be generated from the data control signal supplied to each data driver IC. The POL signal will be referred to as a first POL signal POL1 in order to distinguish it from the second POL signal POL2 signal described later. Since the method of generating each of these control signals is well known, further description thereof will be omitted.

프레임 검출부(20)는 데이터 이네이블 신호(DE)와 데이터 클럭신호(DCLK)를 이용하여 각 프레임을 검출한다. 도 4에 도시된 바와 같이, 데이터 이네이블 신호(DE)는 한 프레임 동안 일정 시간 단위로 펄스들이 생성되고, 각 프레임 간의 블랭크 구간(blank period)에는 어떠한 펄스도 생성되지 않는다. The frame detector 20 detects each frame by using the data enable signal DE and the data clock signal DCLK. As shown in FIG. 4, the data enable signal DE is generated in a predetermined time unit during one frame, and no pulse is generated in a blank period between the frames.

프레임 검출부(20)는 데이터 이네이블 신호(DE)와 데이터 클럭신호(DCLK)를 이용하여 각 프레임을 검출하고, 검출된 각 프레임 사이의 블랭크 구간의 임의의 시점에 위치된 프레임 신호를 생성한다. 임의의 시점은 블랭크 구간의 어느 위치라도 상관없다. The frame detector 20 detects each frame by using the data enable signal DE and the data clock signal DCLK, and generates a frame signal located at an arbitrary point in the blank period between the detected frames. The arbitrary viewpoint may be any position of the blank section.

프레임 검출부(20)는 도 3에 도시된 바와 같이, 데이터 이네이블 펄스 검출 부(22)와 프레임 신호 생성부(24)를 포함한다.As illustrated in FIG. 3, the frame detector 20 includes a data enable pulse detector 22 and a frame signal generator 24.

데이터 이네이블 펄스 검출부(22)는 데이터 이네이블 신호의 펄스를 검출하고, 검출된 펄스가 일정 시간 단위로 생성되고 있는지를 확인하며, 확인된 결과를 바탕으로 프레임 간의 블랭크 구간을 찾는다. 일정 시간 단위로 펄스가 검출되는 경우, 프레임 기간에 해당되고, 일정 시간동안 펄스가 검출되지 않는 경우, 프레임 간의 블랭크 구간에 해당된다. 데이터 이네이블 펄스 검출부(22)는 검출된 펄스를 바탕으로 프레임 간의 블랭크 구간을 확인하여 그에 따른 정보를 프레임 신호 생성부로 공급한다.The data enable pulse detection unit 22 detects a pulse of the data enable signal, checks whether the detected pulse is generated by a predetermined time unit, and finds a blank section between frames based on the confirmed result. When a pulse is detected by a predetermined time unit, it corresponds to a frame period, and when a pulse is not detected for a predetermined time, it corresponds to a blank section between frames. The data enable pulse detector 22 checks a blank section between frames based on the detected pulses and supplies the information to the frame signal generator.

프레임 신호 생성부(24)는 데이터 이네이블 펄스 검출부(22)에서 공급된 정보를 바탕으로 프레임 신호를 생성하여 POL 신호 변조부(30)로 공급한다. 프레임 신호는 도 4에 도시된 바와 같이, 프레임 간의 블랭크 구간의 임의의 시점에 한 번의 펄스를 가질 수 있다. 본 실시예에서 프레임 신호는 한 번의 펄스를 갖는 것으로 설명하고 있지만, 프레임 신호는 제1 POL 신호의 반주기 펄스 내에서 적어도 한번 이상의 펄스가 생성될 수 있다. The frame signal generator 24 generates a frame signal based on the information supplied from the data enable pulse detector 22 and supplies the frame signal to the POL signal modulator 30. The frame signal may have one pulse at any point in the blank period between frames, as shown in FIG. 4. Although the frame signal is described as having one pulse in this embodiment, at least one pulse may be generated in the frame signal within a half-period pulse of the first POL signal.

POL 신호 변조부(30)는 프레임 검출부(20)로부터 공급된 프레임 신호와 제어신호 생성부(10)로부터 공급된 SOE 신호와 제1 POL 신호(POL1)를 이용하여 제2 POL 신호(POL2)를 생성한다.The POL signal modulator 30 receives the second POL signal POL2 by using the frame signal supplied from the frame detector 20, the SOE signal supplied from the control signal generator 10, and the first POL signal POL1. Create

POL 신호 변조부(30)는 도 5에 도시된 바와 같이, SOE 신호 지연부(32)와 POL 신호 생성부(34)를 포함한다. As illustrated in FIG. 5, the POL signal modulator 30 includes an SOE signal delay unit 32 and a POL signal generator 34.

SOE 신호 지연부(32)는 도 6에 도시된 바와 같이, 상기 프레임 검출부(20)로 부터 공급된 프레임 신호에 응답하여 적어도 프레임 신호보다 시간적으로 늦은 SOE 신호를 지연시킨 SOE 지연 신호(SOEd)를 생성한다. 즉, 프레임 신호를 기준 시점으로 하여 프레임 신호보다 늦은 SOE 신호의 펄스가 지연될 수 있다. SOE 신호의 펄스의 지연 시간은 SOE 신호의 펄스의 폭 내에서 결정될 수 있다. 예를 들어, SOE 신호의 펄스의 지연 시간은 SOE 신호의 펄스의 라이징 시간(rising time)으로부터 폴링 시간(falling time)까지의 범위 내에서 결정될 수 있다. As illustrated in FIG. 6, the SOE signal delay unit 32 receives an SOE delay signal SOEd which delays an SOE signal that is later than at least a frame signal in response to a frame signal supplied from the frame detector 20. Create That is, the pulse of the SOE signal later than the frame signal may be delayed by using the frame signal as a reference time point. The delay time of the pulse of the SOE signal may be determined within the width of the pulse of the SOE signal. For example, the delay time of the pulse of the SOE signal may be determined within a range from the rising time of the pulse of the SOE signal to the falling time.

POL 신호 생성부(34)는 SOE 신호 지연부(32)로부터 공급된 SOE 지연 신호(SOEd)와 제1 POL 신호(POL1)를 이용하여 제2 POL 신호(POL2)를 생성한다. POL 신호 생성부(34)는 논리합 게이트(OR gate)일 수 있다. POL 신호 생성부(34)는 제1 POL 신호(POL1)와 SOE 지연 신호(SOEd)를 논리합의 연산을 수행하여 제2 POL 신호(POL2)를 생성한다. 따라서, 제2 POL 신호(POL2)에는 프레임 간의 블랭크 구간에 SOE 지연 신호(SOEd)와 동일한 시점에 동일한 폭을 갖는 펄스가 생성될 수 있다.The POL signal generator 34 generates a second POL signal POL2 using the SOE delay signal SOEd and the first POL signal POL1 supplied from the SOE signal delay unit 32. The POL signal generator 34 may be an OR gate. The POL signal generator 34 generates a second POL signal POL2 by performing a logical sum operation on the first POL signal POL1 and the SOE delay signal SOEd. Therefore, a pulse having the same width as the SOE delay signal SOEd may be generated in the second POL signal POL2 in the blank period between the frames.

본 실시예에서 POL 신호 변조부(30)는 타이밍 콘트롤러(1)에 포함되는 것으로 설명하고 있지만, POL 신호 변조부는 각 데이터 드라이버 IC에 포함될 수도 있다. 즉, 타이밍 콘트롤러(1)에서 프레임 검출부(20)의 프레임 신호와 제어신호 생성부(10)의 SOE 신호 및 제1 POL 신호(POL1)를 각 데이터 드라이버로 공급하고, 각 데이터 드라이버에 포함된 POL 신호 변조부(30)에서 프레임 신호, SOE 신호 및 제1 POL 신호(POL1)를 이용하여 제2 POL 신호(POL2)를 생성할 수 있다.Although the POL signal modulator 30 is described as being included in the timing controller 1 in this embodiment, the POL signal modulator 30 may be included in each data driver IC. That is, the timing controller 1 supplies the frame signal of the frame detector 20, the SOE signal of the control signal generator 10, and the first POL signal POL1 to each data driver, and the POL included in each data driver. The signal modulator 30 may generate the second POL signal POL2 using the frame signal, the SOE signal, and the first POL signal POL1.

도 7은 본 발명에 따른 GSP 생성부를 도시한 블록도이다. GSP 생성부(50)는 각 데이터 드라이버 IC에 포함될 수 있다. 7 is a block diagram illustrating a GSP generating unit according to the present invention. The GSP generation unit 50 may be included in each data driver IC.

도 7을 참조하면, GSP 생성부(50)는 제1 D 플립플롭(52), 제2 D 플립플롭(54), 제1 배타적 논리합 게이트(XOR1, 56) 및 제2 배타적 논리합 게이트(XOR2, 58)를 포함한다.Referring to FIG. 7, the GSP generator 50 may include a first D flip-flop 52, a second D flip-flop 54, a first exclusive OR gates XOR1 and 56, and a second exclusive OR gate XOR2, 58).

제1 D 플립플롭(52)은 입력단(D1)에 타이밍 콘트롤러(1)의 POL 신호 변조부(30)에서 공급된 제2 POL 신호(POL2)가 입력되고, 클럭단(Clk1)에 타이밍 콘트롤러(1)의 제어신호 생성부(10)에서 공급된 SOE 신호가 입력된다. 제1 D 플립플롭(52)은 SOE 신호의 클럭 동기에 따라 제2 POL 신호(POL2)를 출력단(Q1)으로부터 출력시킨다. 따라서, SOE 신호의 각 펄스가 클럭 신호로 동작되게 된다. 도 8에 도시된 바와 같이, SOE 신호의 제1 하이 레벨에 의해 제2 POL 신호(POL2)의 하이 레벨이 출력되고, 제2 하이 레벨에 의해 로우 레벨이 출력되고, 제3 하이 레벨에 의해 하이 레벨이 출력될 수 있다. 이와 같이 제1 D 플립플롭에서 각 출력 레벨이 도 8에 도시된 바와 같이, Q1 신호로 출력될 수 있다.In the first D flip-flop 52, the second POL signal POL2 supplied from the POL signal modulator 30 of the timing controller 1 is input to the input terminal D1, and the timing controller C is input to the clock terminal Clk1. The SOE signal supplied from the control signal generator 10 of 1) is input. The first D flip-flop 52 outputs the second POL signal POL2 from the output terminal Q1 in accordance with clock synchronization of the SOE signal. Thus, each pulse of the SOE signal is operated as a clock signal. As shown in FIG. 8, a high level of the second POL signal POL2 is output by the first high level of the SOE signal, a low level is output by the second high level, and high by the third high level. The level can be output. As described above, each output level in the first D flip-flop may be output as a Q1 signal.

제2 D 플립플롭(54)은 입력단(D2)에 타이밍 콘트롤러(1)의 POL 신호 변조부(30)에서 공급된 제2 POL 신호(POL2)가 입력된다. 제1 D 플립플롭(52)의 클럭단(Clk2)에는 타이밍 콘트롤러(1)의 제어신호 생성부(10)에서 공급된 SOE 신호가 반전되어 입력된다. 이를 위해, 제2 D 플립플롭(54)의 클럭단(Clk2)에는 인버터(59)가 접속될 수 있다. 제2 D 플립플롭(54)은 SOE 신호로부터 반전된 클럭 동기에 따라 제2 POL 신호(POL2)를 출력단(Q2)으로부터 출력시킨다. 따라서, SOE 신호의 반전된 펄스가 클럭 신호로 동작되게 된다. 다시 말해, SOE 신호의 폴링 시간(falling time)에 동기되어 제2 D 플립플롭(54)이 동작되게 된다. 도 8에 도시된 바와 같이, SOE 신호의 제1 로우 레벨에 의해 하이 레벨이 출력되고, 제2 로우 레벨에 의해 하이 레벨이 출력되고, 제3 로우 레벨에 의해 하이 레벨이 출력될 수 있다. 이와 같이 제2 D 플립플롭(54)에서 각 출력 레벨이 도 8에 도시된 바와 같이, Q2 신호로 출력될 수 있다.In the second D flip-flop 54, the second POL signal POL2 supplied from the POL signal modulator 30 of the timing controller 1 is input to the input terminal D2. The SOE signal supplied from the control signal generator 10 of the timing controller 1 is inverted and input to the clock terminal Clk2 of the first D flip-flop 52. To this end, an inverter 59 may be connected to the clock terminal Clk2 of the second D flip-flop 54. The second D flip-flop 54 outputs the second POL signal POL2 from the output terminal Q2 in accordance with clock synchronization inverted from the SOE signal. Thus, the inverted pulse of the SOE signal is operated with the clock signal. In other words, the second D flip-flop 54 is operated in synchronization with the falling time of the SOE signal. As shown in FIG. 8, the high level may be output by the first low level of the SOE signal, the high level may be output by the second low level, and the high level may be output by the third low level. As described above, each output level of the second D flip-flop 54 may be output as a Q2 signal.

제1 D 플립플롭(52)에서 출력된 Q1 신호와 제2 D 플립플롭(54)에서 출력된 Q2 신호는 제1 배타적 논리합 게이트(XOR1, 56)로 공급될 수 있다.The Q1 signal output from the first D flip-flop 52 and the Q2 signal output from the second D flip-flop 54 may be supplied to the first exclusive OR gates XOR1 and 56.

제1 배타적 논리합 게이트(XOR1, 56)는 제1 D 플립플롭(52)에서 출력된 Q1 신호와 제2 D 플립플롭(54)에서 출력된 Q2 신호를 배타적 논리합의 연산을 수행하여 제1 배타적 논리합 신호(XOR1)를 출력한다. 통상 배타적 논리합 게이트는 두 개의 입력 신호가 상이할 경우에 하이 레벨을 출력한다. The first exclusive OR gates XOR1 and 56 perform an exclusive OR on the Q1 signal output from the first D flip-flop 52 and the Q2 signal output from the second D flip-flop 54 to perform a first exclusive OR. Output the signal XOR1. An exclusive OR gate typically outputs a high level when the two input signals are different.

따라서, 제1 배타적 논리합 게이트(XOR1, 56)에 의한 배타적 논리합의 연산에 의해 SOE 신호의 제1 하이 레벨과 동일한 폭을 갖는 제1 하이 레벨, SOE 신호의 제2 하이 레벨의 라이징 시간(rising time)으로부터 제3 하이 레벨의 라이징 시간(rising time)까지의 범위를 갖는 제2 하이 레벨을 포함하는 제1 배타적 논리합 신호(XOR1)가 생성될 수 있다.Therefore, a rising time of the first high level having the same width as the first high level of the SOE signal and the second high level of the SOE signal by the operation of the exclusive OR by the first exclusive OR gates XOR1 and 56. ), A first exclusive OR signal XOR1 may be generated that includes a second high level having a range from a rising time to a third high level.

SOE 신호와 제1 배타적 논리합 게이트(XOR1, 56)로부터 출력된 제1 배타적 논리합 신호(XOR1)는 제2 배타적 논리합 게이트(XOR2, 58)로 공급될 수 있다.The SOE signal and the first exclusive OR signal XOR1 output from the first exclusive OR gates XOR1 and 56 may be supplied to the second exclusive OR gates XOR2 and 58.

제2 배타적 논리합 게이트(XOR2, 58)는 SOE 신호와 제1 배타적 논리합 신호(XOR1)를 배타적 논리합의 연산을 수행하여 제2 배타적 논리합 신호(XOR2)를 출력한다. 제2 배타적 논리합 신호(XOR2)는 GSP 신호일 수 있다. The second exclusive OR gates XOR2 and 58 output the second exclusive OR signal XOR2 by performing an exclusive OR on the SOE signal and the first exclusive OR signal XOR1. The second exclusive OR signal XOR2 may be a GSP signal.

제2 배타적 논리합 게이트(XOR2, 56)에 의한 배타적 논리합의 연산에 의해 SOE 신호의 제2 하이 레벨의 폴링 시간(falling time)으로부터 제3 하이 레벨의 폴링 시간(falling time)까지의 범위를 갖는 하이 레벨을 포함하는 제2 배타적 논리합 신호(XOR2)가 생성될 수 있다. High having a range from the falling time of the second high level falling time of the SOE signal to the falling time of the third high level by the calculation of the exclusive OR by the second exclusive OR gates XOR2 and 56. A second exclusive OR signal XOR2 including the level may be generated.

본 실시예에서는 제2 배타적 논리합 게이트(XOR2, 56)로부터 출력된 제2 배타적 논리합 신호(XOR2)를 GSP 신호로 이용할 수 있다. 본 실시예의 GSP 신호는 프레임 간의 블랭크 구간에 소정의 폭(예컨대 SOE 신호의 펄스와 동일할 수 있음)생성된 제2 POL 신호(POL2)로부터 생성되었기 때문에, 이러한 GSP 신호는 각 프레임을 구분하기 위한 신호인 동시에 액정패널의 첫 번째 게이트라인을 활성화시키기 위한 신호로 사용될 수 있다.In the present exemplary embodiment, the second exclusive OR signal XOR2 output from the second exclusive OR gates XOR2 and 56 may be used as the GSP signal. Since the GSP signal of the present embodiment is generated from the second POL signal POL2 generated at a predetermined width (for example, equal to the pulse of the SOE signal) in the blank period between frames, such a GSP signal is used to distinguish each frame. The signal may be used as a signal for activating the first gate line of the liquid crystal panel.

따라서, 본 실시예에서 GSP 신호는 타이밍 콘트롤러가 아닌 각 데이터 드라이버 IC의 GSP 생성부(50)에서 생성될 수 있다. 이와 같이, 각 데이터 드라이버 IC에서 GSP 신호가 생성됨으로써, GSP 신호를 위한 핀이 타이밍 콘트롤러에 할당될 필요가 없으므로 핀 수를 줄일 수 있고 또한 타이밍 콘트롤러의 GSP 신호를 공급하기 위해 제어 PCB, 데이터 PCB, 각 데이터 TCP에 구비된 패턴라인들이 필요 없게 되어 패턴라인 수를 줄일 수 있다. 그러므로, 본 실시예는 비용을 절감하고 점유 면적을 줄일 수 있다.Therefore, in the present embodiment, the GSP signal may be generated by the GSP generator 50 of each data driver IC instead of the timing controller. As such, since the GSP signal is generated in each data driver IC, the pins for the GSP signal do not need to be assigned to the timing controller, thereby reducing the number of pins and also providing the control PCB, data PCB, The number of pattern lines can be reduced by eliminating the need for the pattern lines included in each data TCP. Therefore, this embodiment can reduce the cost and reduce the occupied area.

도 1은 종래의 액정표시장치를 도시한 도면.1 is a view showing a conventional liquid crystal display device.

도 2는 본 발명에 따른 타이밍 콘트롤러를 도시한 블록도.2 is a block diagram illustrating a timing controller in accordance with the present invention.

도 3은 도 2의 프레임 검출부를 도시한 블록도.3 is a block diagram illustrating a frame detector of FIG. 2.

도 4는 도 2의 프레임 검출부의 출력 파형을 도시한 도면.4 is a diagram illustrating an output waveform of the frame detector of FIG. 2;

도 5는 도 2의 POL 신호 변조부를 도시한 블록도.FIG. 5 is a block diagram illustrating a POL signal modulator of FIG. 2. FIG.

도 6은 도 2의 POL 신호 변조부의 출력 파형을 도시한 도면.FIG. 6 is a diagram illustrating an output waveform of the POL signal modulator of FIG. 2. FIG.

도 7은 본 발명에 따른 GSP 생성부를 도시한 블록도.7 is a block diagram showing a GSP generating unit according to the present invention.

도 8은 도 7의 GSP 생성부의 출력 파형을 도시한 도면.FIG. 8 is a diagram illustrating an output waveform of the GSP generating unit of FIG. 7. FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 타이밍 콘트롤러 10: 제어신호 생성부1: timing controller 10: control signal generator

20: 프레임 검출부 22: DE 펄스 검출부20: frame detector 22: DE pulse detector

24: 프레임 신호 생성부 30: POL 신호 변조부24: frame signal generator 30: POL signal modulator

32: SOE 신호 지연부 34: POL 신호 생성부32: SOE signal delay unit 34: POL signal generator

50: GSP 생성부 52: 제1 D 플립플롭50: GSP generation unit 52: first D flip-flop

54: 제2 D 플립플롭 56: 제1 배타적 논리합 게이트54: second D flip-flop 56: first exclusive OR gate

58: 제2 배타적 논리합 게이트58: second exclusive OR gate

Claims (17)

프레임 간을 구분하기 위한 프레임 신호를 생성하는 단계;Generating a frame signal for distinguishing between frames; SOE 신호와 제1 POL 신호를 포함하는 제어신호를 생성하는 단계;Generating a control signal comprising an SOE signal and a first POL signal; 상기 프레임 신호, SOE 신호 및 제1 POL 신호를 이용하여 제2 POL 신호를 생성하는 단계; 및Generating a second POL signal using the frame signal, the SOE signal, and the first POL signal; And 상기 SOE 신호와 상기 제2 POL 신호를 이용하여 GSP 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.And generating a GSP signal using the SOE signal and the second POL signal. 제1항에 있어서, 상기 프레임 신호를 생성하는 단계는,The method of claim 1, wherein the generating of the frame signal comprises: 상기 데이터 이네이블 신호의 각 펄스를 검출하는 단계; 및Detecting each pulse of the data enable signal; And 상기 검출된 각 펄스를 생성 시점으로부터 프레임 간을 구분하기 위한 프레임 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.And generating a frame signal for distinguishing between the frames from each of the detected pulses. 제2항에 있어서, 상기 프레임 신호는 프레임 간의 블랭크 구간의 임의의 시점에 생성되는 것을 특징으로 하는 액정표시장치의 구동 방법.The method of claim 2, wherein the frame signal is generated at an arbitrary time point of a blank period between frames. 제1항에 있어서, 상기 제2 POL 신호를 생성하는 단계는,The method of claim 1, wherein generating the second POL signal comprises: 상기 프레임 신호보다 늦은 상기 SOE 신호의 펄스를 소정 시간 지연시키는 단계; 및Delaying a pulse of the SOE signal later than the frame signal by a predetermined time; And 상기 지연된 SOE 신호의 펄스를 상기 제1 POL 신호에 반영하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.And reflecting the delayed pulse of the SOE signal into the first POL signal. 제4항에 있어서, 상기 지연된 SOE 신호의 펄스와 상기 제1 POL 신호는 논리합의 연산이 수행되는 것을 특징으로 하는 액정표시장치의 구동 방법.The method of claim 4, wherein a logic sum of the delayed pulses of the SOE signal and the first POL signal is performed. 제4항에 있어서, 상기 SOE 신호의 펄스의 지연 시간은 상기 SOE 신호의 펄스의 라이징 시간으로부터 폴링 시간까지의 범위 내에서 결정되는 것을 특징으로 하는 액정표시장치의 구동 방법.The method of claim 4, wherein a delay time of a pulse of the SOE signal is determined within a range from a rising time of a pulse of the SOE signal to a polling time. 제4항에 있어서, 상기 제2 POL 신호에는 상기 프레임 간의 블랭크 구간에 상기 지연된 SOE 신호의 펄스와 동일한 시점에 동일한 폭을 갖는 펄스가 생성되는 것을 특징으로 하는 액정표시장치의 구동 방법.The method of claim 4, wherein a pulse having the same width is generated in the second POL signal at the same time point as the pulse of the delayed SOE signal in the blank period between the frames. 제1항에 있어서, 상기 GSP 신호를 생성하는 단계는,The method of claim 1, wherein generating the GSP signal comprises: 상기 SOE 신호의 하이 레벨의 펄스를 클럭 신호로 하여 상기 제2 POL 신호를 제1 신호로 출력하는 단계;Outputting the second POL signal as a first signal using a high level pulse of the SOE signal as a clock signal; 상기 SOE 신호의 로우 레벨의 펄스를 클럭 신호로 하여 상기 제2 POL 신호를 제2 신호로 출력하는 단계;Outputting the second POL signal as a second signal using a low level pulse of the SOE signal as a clock signal; 상기 제1 및 제2 신호를 제1 배타적 논리합의 연산을 수행하여 제3 신호를 출력하는 단계; 및Outputting a third signal by performing a first exclusive OR operation on the first and second signals; And 상기 SOE 신호와 상기 제3 신호를 제2 배타적 논리합의 연산을 수행하여 GSP 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.And generating a GSP signal by performing a second exclusive OR operation on the SOE signal and the third signal. 프레임 간을 구분하기 위한 프레임 신호를 생성하기 위한 프레임 검출부;A frame detector for generating a frame signal for distinguishing between frames; SOE 신호와 제1 POL 신호를 포함하는 제어신호를 생성하기 위한 제어신호 생성부;A control signal generator for generating a control signal including an SOE signal and a first POL signal; 상기 프레임 신호, SOE 신호 및 제1 POL 신호를 이용하여 제2 POL 신호를 생성하기 위한 POL 신호 변조부; 및A POL signal modulator for generating a second POL signal using the frame signal, the SOE signal, and the first POL signal; And 상기 SOE 신호와 상기 제2 POL 신호를 이용하여 GSP 신호를 생성하기 위한 GSP 생성부를 포함하는 것을 특징으로 하는 액정표시장치.And a GSP generator configured to generate a GSP signal by using the SOE signal and the second POL signal. 제9항에 있어서, 상기 프레임 검출부, 상기 제어신호 생성부 및 상기 POL 신호 변조부는 타이밍 콘트롤러에 포함되고, 상기 GSP 생성부는 각 데이터 드라이버 IC에 포함되는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 9, wherein the frame detector, the control signal generator, and the POL signal modulator are included in a timing controller, and the GSP generator is included in each data driver IC. 제9항에 있어서, 상기 프레임 검출부와 상기 제어신호 생성부는 타이밍 콘트롤러에 포함되고, 상기 POL 신호 변조부와 상기 GSP 생성부는 각 데이터 드라이버 IC에 포함되는 것을 특징으로 하는 액정표시장치.10. The liquid crystal display device according to claim 9, wherein the frame detector and the control signal generator are included in a timing controller, and the POL signal modulator and the GSP generator are included in each data driver IC. 제9항에 있어서, 상기 프레임 검출부는, The method of claim 9, wherein the frame detector, 상기 데이터 이네이블 신호의 각 펄스를 검출하기 위한 데이터 이네이블 펄스 검출부; 및A data enable pulse detector for detecting each pulse of the data enable signal; And 상기 검출된 각 펄스를 생성 시점으로부터 프레임 간을 구분하기 위한 프레임 신호를 생성하기 위한 프레임 신호 생성부를 포함하는 것을 특징으로 하는 액정표시장치.And a frame signal generator for generating a frame signal for distinguishing between the frames from each of the detected pulses. 제12항에 있어서, 상기 프레임 신호는 프레임 간의 블랭크 구간의 임의의 시점에 생성되는 것을 특징으로 하는 액정표시장치.The liquid crystal display device according to claim 12, wherein the frame signal is generated at an arbitrary time point of a blank period between frames. 제9항에 있어서, 상기 POL 신호 변조부는,The method of claim 9, wherein the POL signal modulator, 상기 프레임 신호보다 늦은 상기 SOE 신호의 펄스를 소정 시간 지연시키기 위한 SOE 신호 지연부; 및An SOE signal delay unit for delaying a pulse of the SOE signal later than the frame signal by a predetermined time; And 상기 지연된 SOE 신호의 펄스를 상기 제1 POL 신호에 반영하기 위한 POL 신호 생성부를 포함하는 것을 특징으로 하는 액정표시장치.And a POL signal generator for reflecting the delayed SOE signal pulse to the first POL signal. 제14항에 있어서, 상기 SOE 신호의 펄스의 지연 시간은 상기 SOE 신호의 펄스의 라이징 시간으로부터 폴링 시간까지의 범위 내에서 결정되는 것을 특징으로 하는 액정표시장치.15. The liquid crystal display device according to claim 14, wherein a delay time of a pulse of the SOE signal is determined within a range from a rising time of a pulse of the SOE signal to a polling time. 제14항에 있어서, 상기 제2 POL 신호에는 상기 프레임 간의 블랭크 구간에 상기 지연된 SOE 신호의 펄스와 동일한 시점에 동일한 폭을 갖는 펄스가 생성되는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 14, wherein a pulse having the same width as a pulse of the delayed SOE signal is generated in the second POL signal in a blank period between the frames. 제9항에 있어서, 상기 GSP 생성부는,The method of claim 9, wherein the GSP generating unit, 상기 SOE 신호의 하이 레벨의 펄스를 클럭 신호로 하여 상기 제2 POL 신호를 제1 신호로 출력하기 위한 제1 플립플롭;A first flip-flop for outputting the second POL signal as a first signal using a high level pulse of the SOE signal as a clock signal; 상기 SOE 신호의 로우 레벨의 펄스를 클럭 신호로 하여 상기 제2 POL 신호를 제2 신호로 출력하기 위한 제2 플립플롭;A second flip-flop for outputting the second POL signal as a second signal using a low level pulse of the SOE signal as a clock signal; 상기 제1 및 제2 신호를 제1 배타적 논리합의 연산을 수행하여 제3 신호를 출력하기 위한 제1 배타적 논리합 소자; 및A first exclusive OR element for performing a first exclusive OR operation on the first and second signals to output a third signal; And 상기 SOE 신호와 상기 제3 신호를 제2 배타적 논리합의 연산을 수행하여 GSP 신호를 생성하기 위한 제2 배타적 논리합 소자를 포함하는 것을 특징으로 하는 액정표시장치.And a second exclusive OR element for generating a GSP signal by performing a second exclusive OR operation on the SOE signal and the third signal.
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