KR20040058771A - Semiconductor Memory Device having a pipelatch for prefetching 4 bit - Google Patents

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KR20040058771A
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Abstract

PURPOSE: A semiconductor memory device having a pipe latch for 4 bit prefetch is provided in order for the pipe latch to prefetch 4 bit data by one read command. CONSTITUTION: According to the semiconductor memory device, a plurality of first multiplexers(210) are controlled by a control signal to arrange data inputted according as a start address is even number or odd number and output the data to parallel pre-falling edge output line and pre-rising edge output line. The plurality of first multiplexers include a pair of pre-falling edge output line and pre-rising edge output line respectively. The second multiplexer(220) is controlled by the start address, and outputs the first data and the third data among the data loaded on the plurality of pre-rising edge output line. And the third multiplexer(230) is controlled by the start address and outputs the second data and the third data among the data loaded on the plurality of pre-falling edge output lines.

Description

4비트 프리페치를 위한 파이프래치를 갖는 반도체 기억 장치{Semiconductor Memory Device having a pipelatch for prefetching 4 bit}Semiconductor memory device having a pipelatch for prefetching 4 bit

본 발명은 반도체 기억 장치에 관한 것으로서, 구체적으로는 4비트를 프리페치할 수 있는 파이프래치를 갖는 반도체 기억 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a pipe latch capable of prefetching 4 bits.

종래의 반도체 기억 장치에서는 2비트 프리페치 방식만이 적용되었다. 여기서, 2비트 프리페치라 함은, 하나의 리드 명령에 의하여 두개의 데이터를 각각 다른 버스를 통해 동시에 읽어 파이프래치에 저장하는 방식으로서, 출력시에는 이 두 개의 데이터를 클럭의 라이징 및 폴링에 맞춰 출력시키게 된다. 한편, 두개의 데이터를 동시에 읽어오는 것은 직렬적으로 읽어 올 수도 있고, 병렬적으로 읽어 올 수도 있다.In the conventional semiconductor memory device, only the 2-bit prefetch method is applied. Here, 2-bit prefetch is a method of reading two data through a different bus at the same time and storing them in a pipe latch by a read command. Will be printed. On the other hand, reading two data at the same time can be read in serial or in parallel.

그러나, 점차 반도체 기억 장치의 데이터 처리속도가 고속화되어감에 따라 1 싸이클의 폭을 줄이는 것만으로는 이를 감당하기에 벅찬 상황이 되어가고 있다.However, as the data processing speed of the semiconductor memory device becomes faster, it is becoming difficult to handle this by simply reducing the width of one cycle.

상기와 같은 문제점을 해결하기 위하여 본 발명은 파이프래치가 하나의 리드 명령에 의하여 4비트의 데이터를 프리페치할 수 있는 반도체 기억 장치를 제공함에목적이 있다.In order to solve the above problems, an object of the present invention is to provide a semiconductor memory device capable of prefetching 4-bit data by a pipe latch by one read command.

도 1은 본 발명에 따른 반도체 기억 장치에서의 파이프래치 블럭 구성도,1 is a block diagram of a pipe latch in a semiconductor memory device according to the present invention;

도 2는 본 발명에 따른 파이프래치의 세부 구성도,2 is a detailed configuration diagram of a pipe latch according to the present invention,

도 3은 도 2의 파이프래치 내 제1 멀티플렉서 세부 구성도,3 is a detailed configuration diagram of the first multiplexer in the pipe latch of FIG. 2;

도 4는 도 3의 파이프래치 내 제1 멀티플렉서에서의 시뮬레이션 결과 파형도,4 is a waveform diagram of simulation results in a first multiplexer in the pipe latch of FIG. 3;

도 5는 도 3의 파이프래치 내 제2 및 제3 멀티플렉서 세부 구성도이고,5 is a detailed configuration diagram of the second and third multiplexers in the pipe latch of FIG. 3;

도 6은 도 3의 파이프래치 내 제2 멀티플렉서에서의 시뮬레이션 결과 파형도,6 is a waveform diagram of simulation results in a second multiplexer in the pipe latch of FIG. 3;

도 7은 도 3의 파이프래치 내 제3 멀티플렉서에서의 시뮬레이션 결과 파형도.FIG. 7 is a waveform diagram of simulation results in a third multiplexer in the pipe latch of FIG. 3. FIG.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

110: 멀티플렉서 120: 파이프래치110: multiplexer 120: pipelatch

130: 출력 드라이버 210: 파이프래치내 제1 멀티플렉서130: output driver 210: first multiplexer in pipe latch

220: 파이프래치내 제2 멀티플렉서220: second multiplexer in pipe latch

230: 파이프래치내 제3 멀티플렉서230: third multiplexer in pipe latch

상기의 목적을 달성하기 위하여 본 발명은 한번의 리드명령에 의하여 복수의 뱅크로부터 4비트의 데이터를 프리페치할 수 있는 반도체 기억 장치에 있어서, 스타트 어드레스가 기수인지 우수인지에 따라 입력되는 상기 데이터를 정렬하기 위한 제어신호에 제어되어 상기 데이터를 병렬의 전치 폴링 엣지 출력라인 및 전치 라이징 엣지 출력라인으로 정렬하여 출력할 수 있는 복수의 제1 멀티플렉싱 수단 - 상기 복수의 제1 멀티플렉싱 수단은 각각 한쌍의 상기 전치 폴링 엣지 출력라인 및 전치 라이징 엣지 출력라인을 포함함 - ; 상기 스타트 어드레스에 제어받아 상기 복수의 전치 라이징 엣지 출력라인에 실린 상기 데이터 중 첫번째 데이터와 세번째 데이터를 출력할 수 있는 제2 멀티플렉싱 수단; 및 상기 스타트 어드레스에 제어받아 상기 복수의 전치 폴링 엣지 출력라인에 실린 상기 데이터 중 두번째 데이터와 네번째 데이터를 출력할 수 있는 제3 멀티플렉싱 수단을 포함하는 파이프래치를 가질 수 있다.SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a semiconductor memory device capable of prefetching 4-bit data from a plurality of banks by a single read command, wherein the data inputted according to whether the start address is odd or even is excellent. A plurality of first multiplexing means controlled by a control signal for aligning to align and output the data into a parallel pre-polling edge output line and a pre-rising edge output line, wherein the plurality of first multiplexing means each comprises a pair of the Includes pre-polling edge output lines and pre-rising edge output lines; Second multiplexing means controlled by the start address and capable of outputting first data and third data of the data loaded on the plurality of pre-rising edge output lines; And a third multiplexing means capable of outputting a second data and a fourth data among the data loaded on the plurality of pre-polling edge output lines under the control of the start address.

또한, 본 발명의 상기 복수의 제1 멀티플렉싱 수단은, 상기 스타트 어드레스가 기수인지 혹은 우수인지에 따라, 복수의 멀티플렉서 우수 출력 라인의 데이터를 각각 전치 라이징 엣지 출력라인으로, 복수의 멀티플렉서 기수 출력 라인의 데이터를 각각 전치 폴링 엣지 출력라인으로 각각 정렬시킬 수 있다.Further, the plurality of first multiplexing means of the present invention is configured to convert data of a plurality of multiplexer even output lines into pre-rising edge output lines, depending on whether the start address is odd or even. You can sort the data into pre-polling edge output lines, respectively.

또한, 본 발명의 상기 복수의 제1 멀티플렉싱 수단 중 어느 하나의 제1 멀티플렉싱 수단은, 데이터의 입력 여부를 제어하는 파이프래치 인 신호의 제어를 받아 멀티플렉서 우수 출력 라인에 실린 데이터를 받아들이기 위한 멀티플렉서 우수 출력 라인 데이터 입력부; 상기 멀티플렉서 우수 출력 라인 데이터 입력부로 부터 출력된 데이터를 일시 저장하는 제1 래치부; 데이터의 입력 여부를 제어하는 파이프래치 인 신호의 제어를 받아 멀티플렉서 기수 출력 라인에 실린 데이터를 받아들이기 위한 멀티플렉서 기수 출력 라인 데이터 입력부; 상기 멀티플렉서 기수 출력 라인 데이터 입력부로 부터 출력된 데이터를 일시 저장하는 제2 래치부; 상기 스타트 어드레스가 기수인지 혹은 우수인지에 따라 제1 논리상태 및 상기 제1 논리신호와 역전된 제2 논리신호를 출력하는 스타트오드 스타트이븐 데이터출력 제어부; 상기 제1 래치부로부터의 데이터를 입력받는 제1 전달게이트와 상기 제2 래치부로부터의 데이터를 입력받는 제2 전달게이트로 구성되고, 상기 제1 전달게이트의 피모스트랜지스터측과 상기 제2 전달게이트의 엔모스트랜지스터측은 상기 제1 논리신호에 제어되며, 상기 제1 전달게이트의 엔모스트랜지스터측과 상기 제2 전달게이트의 피모스트랜지스터측은 상기 제2 논리신호에 제어되고, 상기 제1 전달게이트의 출력과 상기 제2 전달게이트의 출력은 병렬접속된 전치 라이징 엣지 출력부; 및 상기 제1 래치부로부터의 데이터를 입력받는 제3 전달게이트와 상기 제2 래치부로부터의 데이터를 입력받는 제4 전달게이트로 구성되고, 상기 제3 전달게이트의 엔모스트랜지스터와 상기 제4 전달게이트의 피모스트랜지스터는 상기 제1 논리신호에 제어되며, 상기 제3 전달게이트의 피모스트랜지스터와 상기 제4 전달게이트의 엔모스트랜지스터는 상기 제2 논리신호에 제어되고, 상기 제3 전달게이트의 출력과 상기 제4 전달게이트의 출력은 병렬접속된 전치 폴링 엣지 출력부를 포함한다.Further, the first multiplexing means of any one of the plurality of first multiplexing means of the present invention is a multiplexer excellent for receiving data on the multiplexer excellent output line under the control of a pipe-in signal that controls whether data is input. An output line data input unit; A first latch unit configured to temporarily store data output from the multiplexer even output line data input unit; A multiplexer radix output line data input unit configured to receive data loaded on the multiplexer radix output line under control of a pipe-in signal for controlling whether data is input; A second latch unit configured to temporarily store data output from the multiplexer odd output line data input unit; A start-od start-even data output control unit outputting a first logic state and a second logic signal inverted from the first logic signal according to whether the start address is odd or even; A first transfer gate that receives data from the first latch unit and a second transfer gate that receives data from the second latch unit, wherein the PMOS transistor side of the first transfer gate and the second transfer gate are received. An MOS transistor side of a gate is controlled by the first logic signal, an MOS transistor side of the first transfer gate and a PMOS transistor side of the second transfer gate are controlled by the second logic signal, and the first transfer gate is controlled. An output of the second transfer gate and a pre-rising edge output unit connected in parallel; And a third transfer gate that receives data from the first latch unit and a fourth transfer gate that receives data from the second latch unit, wherein the enMOS transistor of the third transfer gate and the fourth transfer gate are received. The PMOS transistor of the gate is controlled by the first logic signal, the PMOS transistor of the third transfer gate and the enmo transistor of the fourth transfer gate are controlled by the second logic signal, The output and the output of the fourth transfer gate include a pre-polling edge output connected in parallel.

또한, 본 발명의 상기 제2 멀티플렉싱 수단은, 상기 스타트 어드레스가 임의의 값을 가지면, 상기 병렬의 전치 라이징 엣지 출력라인 중 제1 전치 라이징 엣지 출력라인에 실린 상기 첫번째 데이터를 라이징 엣지 출력라인에 싣고, 상기 스타트 어드레스에 따라 기수 데이터를 정렬시키는 신호의 토글에 대응하여 상기 병렬의 전치 라이징 엣지 출력라인 중 제2 전치 라이징 엣지 출력라인에 실린 상기 세번째 데이터를 상기 라이징 엣지 출력라인에 실을 수 있다.In addition, the second multiplexing means of the present invention, if the start address has any value, the first data on the first pre-rising edge output line of the parallel pre-rising edge output line is loaded on the rising edge output line The third data loaded on the second pre-rising edge output line among the parallel pre-rising edge output lines may be loaded on the rising edge output line in response to the toggle of the signal for aligning the odd data according to the start address.

또한, 본 발명의 제2 멀티플렉싱 수단에서는 상기 라이징 엣지 출력라인에 실린 상기 첫번째 데이터는 제1 라이징 클럭 펄스 신호 동안 출력되며, 상기 라이징 엣지 출력라인에 실린 상기 세번째 데이터를 제2 라이징 클럭 펄스 신호 동안 출력될 수 있다.In the second multiplexing means of the present invention, the first data on the rising edge output line is output during the first rising clock pulse signal, and the third data on the rising edge output line is output during the second rising clock pulse signal. Can be.

또한, 본 발명의 상기 제2 멀티플렉싱 수단은, 상기 전치 라이징 엣지 출력부로부터의 출력을 입력으로 하는 제5 전달게이트와 상기 복수의 제1 멀티플렉싱 수단 중 다른 하나의 제1 멀티플렉싱 수단이 갖는 전치 라이징 엣지 출력라인과 접속된 제6 전달게이트를 갖고, 상기 제5 전달게이트의 피모스트랜지스터와 상기 제6 전달게이트의 엔모스트랜지스터는 상기 스타트 어드레스에 응하여 기수번째 데이터를 정렬시키는 제3 논리신호에 의해 제어되고, 상기 제5 전달게이트의 엔모스트랜지스터와 상기 제6 전달게이트의 피모스트랜지스터는 상기 제3 논리신호에 반전된 제4 논리신호에 제어되는 라이징 엣지 데이터 선택부; 및 전원전압단과 접지전압단 사이에 직렬접속된 제1 및 제2 피모스트랜지스터와 제1 및 제2 엔모스트랜지스터로구성되고, 상기 제1 피모스트랜지스터와 상기 제2 엔모스트랜지스터는 상기 라이징 엣지 데이터 선택부로부터 출력되는 신호에 제어되며, 상기 제2 피모스트랜지스터는 상기 제1 및 제2 클럭 펄스의 라이징 엣지 동안 상기 라이징 엣지 데이터 선택부로부터 출력되는 신호를 출력시키기 위한 라이징엣지출력제어신호에 제어되고, 상기 제1 엔모스트랜지스터는 상기 라이징엣지출력제어신호의 반전신호에 제어되며, 상기 제2 피모스트랜지스터와 상기 제1 엔모스트랜지스터 사이에 출력단에 연결되는 출력부를 포함한다.The second multiplexing means of the present invention may further include a pre-rising edge of a fifth transfer gate that receives an output from the pre-rising edge output unit and another first multiplexing means of the plurality of first multiplexing means. A sixth transfer gate connected to an output line, and a PMOS transistor of the fifth transfer gate and an enMOS transistor of the sixth transfer gate are controlled by a third logic signal that aligns the odd data in response to the start address. And a rising edge data selector configured to control the fourth logic signal inverted by the third logic signal, and the enMOS transistor of the fifth transfer gate and the PMOS transistor of the sixth transfer gate; And first and second PMOS transistors and first and second NMOS transistors connected in series between a power supply voltage terminal and a ground voltage terminal, wherein the first PMOS transistor and the second NMOS transistor are connected to the rising edge. The second PMOS transistor is controlled by a signal output from a data selector, and the second PMOS transistor is applied to a rising edge output control signal for outputting a signal output from the rising edge data selector during the rising edges of the first and second clock pulses. The first NMOS transistor is controlled and controlled by an inverted signal of the rising edge output control signal, and includes an output unit connected to an output terminal between the second PMOS transistor and the first NMOS transistor.

또한, 본 발명의 상기 제3 멀티플렉싱 수단은, 상기 스타트 어드레스가 임의의 값을 가지면, 상기 병렬의 전치 폴링 엣지 출력라인 중 제1 전치 폴링 엣지 출력라인에 실린 상기 두번째 데이터를 폴링 엣지 출력라인에 싣고, 상기 스타트 어드레스에 따라 우수 데이터를 정렬하는 신호의 토글에 대응하여 상기 병렬의 전치 폴링 엣지 출력라인 중 제2 전치 폴링 엣지 출력라인에 실린 상기 네번째 데이터를 폴링 엣지 출력라인에 실을 수 있다.The third multiplexing means of the present invention, if the start address has any value, loads the second data on the first pre-polling edge output line of the parallel pre-polling edge output line to the falling edge output line. The fourth data loaded on the second pre-polling edge output line of the parallel pre-polling edge output line may be loaded on the falling edge output line in response to the toggle of the signal for sorting the even data according to the start address.

또한, 본 발명의 제3 멀티플렉싱 수단에서는, 상기 라이징 엣지 출력라인에 실린 상기 두번째 데이터는 제1 폴링 클럭 펄스 신호 동안 출력하고, 상기 폴링 엣지 출력라인에 실린 상기 네번째 데이터를 제2 폴링 클럭 펄스 신호 동안 출력될 수 있다.Further, in the third multiplexing means of the present invention, the second data on the rising edge output line is output during the first polling clock pulse signal, and the fourth data on the polling edge output line is output during the second polling clock pulse signal. Can be output.

또한, 본 발명의 상기 제3 멀티플렉싱 수단은, 상기 전치 폴링 엣지 출력부로부터의 출력을 입력으로 하는 제5 전달게이트와 상기 복수의 제1 멀티플렉싱 수단 중 다른 하나의 제1 멀티플렉싱 수단이 갖는 전치 폴링 엣지 출력라인과 접속된제6 전달게이트를 갖고, 상기 제5 전달게이트의 피모스트랜지스터와 상기 제6 전달게이트의 엔모스트랜지스터는 상기 스타트 어드레스에 응하여 우수번째 데이터를 정렬시키는 제3 논리신호에 의해 제어되고, 상기 제5 전달게이트의 엔모스트랜지스터와 상기 제6 전달게이트의 피모스트랜지스터는 상기 제3 논리신호에 반전된 제4 논리신호에 제어되는 폴링 엣지 데이터 선택부; 및 전원전압단과 접지전압단 사이에 직렬접속된 제1 및 제2 피모스트랜지스터와 제1 및 제2 엔모스트랜지스터로 구성되고, 상기 제1 피모스트랜지스터와 상기 제2 엔모스트랜지스터는 상기 폴링 엣지 데이터 선택부로부터 출력되는 신호에 제어되며, 상기 제2 피모스트랜지스터는 상기 제1 및 제2 클럭 펄스의 폴링 엣지 동안 상기 폴링 엣지 데이터 선택부로부터 출력되는 신호를 출력시키기 위한 폴링엣지출력제어신호에 제어되고, 상기 제1 엔모스트랜지스터는 상기 폴링엣지출력제어신호의 반전신호에 제어되며, 상기 제2 피모스트랜지스터와 상기 제1 엔모스트랜지스터 사이에 출력단에 연결되는 출력부를 포함한다.The third multiplexing means of the present invention may further include a pre-polling edge of a fifth transfer gate that receives an output from the pre-polling edge output unit and another first multiplexing means among the plurality of first multiplexing means. A sixth transfer gate connected to an output line, and a PMOS transistor of the fifth transfer gate and an enMOS transistor of the sixth transfer gate are controlled by a third logic signal that aligns even-numbered data in response to the start address. The enMOS transistor of the fifth transfer gate and the PMOS transistor of the sixth transfer gate may include: a falling edge data selector controlled by a fourth logic signal inverted by the third logic signal; And first and second PMOS transistors and first and second NMOS transistors connected in series between a power supply voltage terminal and a ground voltage terminal, wherein the first PMOS transistor and the second NMOS transistor are the falling edges. The second PMOS transistor is controlled by a signal output from a data selector, and the second PMOS transistor is applied to a falling edge output control signal for outputting a signal output from the polling edge data selector during polling edges of the first and second clock pulses. The first NMOS transistor is controlled by an inverted signal of the falling edge output control signal, and includes an output unit connected to an output terminal between the second PMOS transistor and the first NMOS transistor.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be substituted for them at the time of the present application It should be understood that there may be equivalents and variations.

도 1은 본 발명에 따른 반도체 기억 장치에서의 파이프래치 블럭 구성도이다.1 is a block diagram illustrating a pipe latch block in a semiconductor memory device according to the present invention.

본 발명의 반도체 기억 장치는 하나의 리드 명령에 의하여 4개의 데이터 입력을 4개의 글로벌 입출력 라인(GIO)에 싣게 되는데, 0번 주소에 해당되는 데이터를 우수 글로벌 입출력 라인 GIO_EV0에, 1번 주소에 해당되는 데이터는 기수 글로벌 입출력 라인 GIO_OD0에, 2번 주소에 해당되는 데이터를 우수 글로벌 입출력 라인 GIO_EV1에, 3번 주소에 해당되는 데이터는 기수 글로벌 입출력 라인 GIO_OD1에 각각 싣는다. 그리고, 파이프래치에는 이 글로벌 데이터를 커맨드와 함께 들어온 어드레스에 맞도록 정렬해서 라이징 엣지 데이터 출력 라인(rdo)/폴링 엣지 데이터 출력 라인(fdo)에 싣는다. 여기서, rdo/fdo는 클럭의 라이징 엣지 혹은 폴링 엣지에 대응되어 데이터가 출력되는 데이터 출력 라인이다.According to the semiconductor memory device of the present invention, four data inputs are loaded on four global input / output lines (GIOs) by one read command. Data corresponding to address 0 corresponds to the excellent global input / output line GIO_EV0 and the first address. The resulting data is loaded on the radix global I / O line GIO_OD0, the data corresponding to address 2 on the excellent global I / O line GIO_EV1, and the data corresponding to address 3 on the radix global I / O line GIO_OD1. In the pipe latch, the global data is aligned with the address entered with the command and loaded on the rising edge data output line rdo / polling edge data output line fdo. Here, rdo / fdo is a data output line corresponding to a rising edge or a falling edge of a clock to output data.

본 발명의 반도체 기억 장치내 파이프래치수단(120)은 4개의 파이프래치(121, 122, 123 및 124)로 구성되며, 파이프래치수단(120)으로 들어오는 데이터를 받아들이기 위하여 파이프래치 인 신호(PIN<0:3>)가 "L"상태로 되면, 멀티플렉서(110)로부터 외부에서 대기중인 멀티플렉서 출력 라인(Mxoutb)에 실린 데이터를 받아들인다.The pipe latch means 120 in the semiconductor memory device of the present invention is composed of four pipe latches 121, 122, 123, and 124, and the pipe latch-in signal PIN is used to receive data entering the pipe latch means 120. When &quot; 0: 3 &quot; is in the " L " state, the data contained in the multiplexer output line Mxoutb waiting in the outside from the multiplexer 110 is received.

도 2는 본 발명에 따른 파이프래치의 세부 구성도이다.2 is a detailed block diagram of a pipe latch according to the present invention.

본 발명에 따른 파이프래치(121, 122, 123 및 124)는 전단의 멀티플레서(110)의 출력라인(mxoutb)에 실린 데이터를 스타트 어드레스가 기수인지 우수인지에 따라 정렬을 수행하여 각각 병렬의 전치 폴링 엣지 출력라인 및 전치 라이징 엣지 출력라인으로 출력할 수 있는 복수의 제1 멀티플렉서(210); 스타트 어드레스에 제어받아 상기 복수의 전치 라이징 엣지 출력라인에 실린 데이터의 순서를 정렬할 수 있는 제2 멀티플렉서; 및 스타트 어드레스에 제어받아 상기 복수의 전치 폴링 엣지 출력라인에 실린 데이터의 순서를 정렬할 수 제3 멀티플렉서를 포함할 수 있다.The pipe latches 121, 122, 123, and 124 according to the present invention sort the data carried on the output line (mxoutb) of the multiplexer 110 at the front end according to whether the start address is odd or even, respectively, so that the transpose of each of the parallels is performed. A plurality of first multiplexers 210 capable of outputting to the falling edge output line and the pre-rising edge output line; A second multiplexer which is controlled by a start address and can arrange the order of data on the plurality of pre-rising edge output lines; And a third multiplexer capable of sorting the order of data on the plurality of pre-polling edge output lines under control of the start address.

즉, 스타트오드 스타트이븐 데이터출력 제어신호(isoseb0_do)에 제어되는 복수의 제1 멀티플렉서(210)는 제1-1 멀티플렉서(211)와 제1-2 멀티플렉서(212)을 포함한다.That is, the plurality of first multiplexers 210 controlled by the start-od start-even data output control signal isoseb0_do may include a 1-1 multiplexer 211 and a 1-2 multiplexer 212.

이 때, 스타트 어드레스가 우수 어드레스이면, 제1-1 멀티플렉서(211)는 제1 멀티플렉서 우수 출력 라인(mxoutb_ev0)에 실린 데이터를 제1 전치 라이징 엣지 출력라인(pre_rdo0)으로, 제1 멀티플렉서 기수 출력 라인(mxoutb_od0)에 실린 데이터를 제1 전치 폴링 엣지 출력라인(pre_fdo0)에 넘기며, 제1-2 멀티플렉서(212)는 제2 멀티플렉서 우수 출력라인(mxoutb_ev1)에 실린 데이터를 제2 전치 라이징 엣지 출력라인(pre_rdo1)으로, 제2 멀티플렉서 기수 출력 라인(mxoutb_od1)에 실린 데이터를 제2 전치 폴링 엣지 출력라인(pre_fdo1)으로 넘긴다. 여기서, 스타트오드 스타트이븐 데이터출력 제어신호(isoseb0_do)는 파이프래치(121)에 들어오는 데이터를 스타트 어드레스가 기수인지 우수인지에 따라 멀티플렉서 출력 라인에 실린 데이터를 정렬하기 위한 제어신호이다.At this time, if the start address is an even address, the 1-1 multiplexer 211 transfers the data carried on the first multiplexer even output line mxoutb_ev0 to the first pre-rising edge output line pre_rdo0 and the first multiplexer radix output line. The data loaded in (mxoutb_od0) is passed to the first pre-polling edge output line (pre_fdo0), and the 1-2 multiplexer 212 transfers the data loaded on the second multiplexer even output line (mxoutb_ev1) to the second pre-rising edge output line ( The data loaded on the second multiplexer radix output line mxoutb_od1 is passed to the second pre-polling edge output line pre_fdo1. Here, the start-od start-even data output control signal isoseb0_do is a control signal for aligning the data loaded on the multiplexer output line according to whether the start address is odd or even.

이후, 제2 및 제3 멀티플렉서(220, 230)에서의 정렬은 다음과 같다.Then, the alignment in the second and third multiplexers 220 and 230 is as follows.

상기 우수 어드레스가 0이면, 전치 라이징 엣지 출력라인 및 전치 폴링 엣지 출력라인의 데이터를 각각 다음의 순서로 싣는다.If the even address is 0, the data of the pre-rising edge output line and the pre-polling edge output line are loaded in the following order, respectively.

1. pre_rdo0 -> rdo, at 제2 멀티플렉서1.pre_rdo0-> rdo, at second multiplexer

2. pre_fdo0 -> fdo, at 제3 멀티플렉서2. pre_fdo0-> fdo, at third multiplexer

3. pre_rdo1 -> rdo, at 제2 멀티플렉서3. pre_rdo1-> rdo, at second multiplexer

4. pre_fdo1 -> fdo, at 제3 멀티플렉서4. pre_fdo1-> fdo, at third multiplexer

만일, 상기 어드레스가 2이면, 전치 라이징 엣지 출력라인 및 전치 폴링 엣지 출력라인의 데이터를 각각 다음의 순서로 싣는다.If the address is 2, the data of the pre-rising edge output line and the pre-polling edge output line are loaded in the following order, respectively.

1. pre_rdo1 -> rdo, at 제2 멀티플렉서1.pre_rdo1-> rdo, at second multiplexer

2. pre_fdo1 -> fdo, at 제3 멀티플렉서2. pre_fdo1-> fdo, at third multiplexer

3. pre_rdo0 -> rdo, at 제2 멀티플렉서3. pre_rdo0-> rdo, at second multiplexer

4. pre_fdo0 -> fdo, at 제3 멀티플렉서4. pre_fdo0-> fdo, at third multiplexer

한편, 상기 스타트 어드레스가 기수이면, 제1-1 멀티플렉서(211)는 제1 멀티플렉서 기수 출력 라인(mxoutb_od0)에 실린 데이터를 제1 전치 라이징 엣지 출력라인(pre_rdo0)으로, 제1 멀티플렉서 우수 출력 라인(mxoutb_ev0)에 실린 데이터를 제1 전치 폴링 엣지 출력라인(pre_fdo0)으로 넘기고, 제1-2 멀티플렉서(212)는 제2멀티플렉서 기수 출력 라인(mxoutb_od1)에 실린 데이터를 제2 전치 라이징 엣지 출력라인(pre_rdo1)으로, 제2 멀티플렉서 우수 출력 라인(mxoutb_ev1)에 실린 데이터를 제2 전치 폴링 엣지 출력라인(pre_fdo1)으로 넘긴다.On the other hand, when the start address is an odd number, the 1-1 multiplexer 211 transmits data carried on the first multiplexer radix output line mxoutb_od0 to the first pre-rising edge output line pre_rdo0, and the first multiplexer excellent output line ( The data loaded in mxoutb_ev0) is passed to the first pre-polling edge output line pre_fdo0, and the 1-2 multiplexer 212 transfers the data loaded in the second multiplexer radix output line mxoutb_od1 to the second pre-rising edge output line pre_rdo1. ), The data carried in the second multiplexer even output line mxoutb_ev1 is passed to the second pre-polling edge output line pre_fdo1.

한편, 상기 스타트 어드레스가 1이면, 다음의 순서로 따라 데이터를 라이징 엣지 출력 라인(rdo) 혹은 폴링 엣지 출력 라인(fdo)에 싣는다.On the other hand, if the start address is 1, data is loaded on the rising edge output line rdo or the falling edge output line fdo in the following order.

1. pre_rdo0 -> rdo, at 제2 멀티플렉서1.pre_rdo0-> rdo, at second multiplexer

2. pre_fdo1 -> fdo, at 제3 멀티플렉서2. pre_fdo1-> fdo, at third multiplexer

3. pre_rdo1 -> rdo, at 제2 멀티플렉서3. pre_rdo1-> rdo, at second multiplexer

4. pre_fdo0 -> fdo, at 제3 멀티플렉서4. pre_fdo0-> fdo, at third multiplexer

그리고, 상기 스타트 어드레스가 3이면, 다음의 순서로 따라 데이터를 라이징 엣지 출력 라인(rdo) 혹은 폴링 엣지 출력 라인(fdo)에 싣는다.When the start address is 3, data is loaded on the rising edge output line rdo or the falling edge output line fdo in the following order.

1. pre_rdo1 -> rdo, at 제2 멀티플레서1.pre_rdo1-> rdo, at 2nd multiplexer

2. pre_fdo0 -> fdo, at 제3 멀티플렉서2. pre_fdo0-> fdo, at third multiplexer

3. pre_rdo0 -> rdo, at 제2 멀티플렉서3. pre_rdo0-> rdo, at second multiplexer

4. pre_fdo1 -> fdo, at 제3 멀티플렉서4. pre_fdo1-> fdo, at third multiplexer

도 3은 도 2의 파이프래치 내 제1 멀티플렉서 세부 구성도이고, 도 4는 도 3의 파이프래치 내 제1 멀티플렉서에서의 시뮬레이션 결과 파형도이다.3 is a detailed configuration diagram of the first multiplexer in the pipe latch of FIG. 2, and FIG. 4 is a waveform diagram of the simulation result of the first multiplexer in the pipe latch of FIG. 3.

파이프래치(120)로 들어오는 데이터를 받아들이기 위한 파이프래치 인신호(Pin)가 "L"상태이면 멀티플렉서 출력 라인(mxoutb)에 실린 데이터를 받아들이다가, 파이프래치 인 신호(Pin)가 "H"상태로 천이되면 더 이상 외부의 데이터를 받아들이지 않게 되고, 스타트오드 스타트이븐 데이터출력 제어신호(isoseb0_do)신호를 이용하여 스타트 어드레스가 우수인지 기수인지에 따라 데이터를 멀티플렉싱하여 전치 라이징 엣지 출력 라인(pre_rdo) 혹은 전치 폴링 엣지 출력 라인(pre_fdo)에 싣는 것을 보인다.If the pipe latch in signal Pin for accepting the data coming into the pipe latch 120 is in the "L" state, the data loaded in the multiplexer output line mxoutb is accepted, and the pipe latch in signal Pin is in the "H" state. When the signal is transitioned to, the external data is no longer accepted. Using the start-od start-even data output control signal (isoseb0_do) signal, the data is multiplexed depending on whether the start address is excellent or odd, and then the pre-rising edge output line (pre_rdo) It is shown loading on the pre-polling edge output line (pre_fdo).

도 5는 도 3의 파이프래치 내 제2 및 제3 멀티플렉서 세부 구성도이고, 도 6과 도 7은 각각 도 3의 파이프래치 내 제2 멀티플렉서 및 제3 멀티플렉서에서의 시뮬레이션 결과 파형도이다.FIG. 5 is a detailed configuration diagram of the second and third multiplexers in the pipe latch of FIG. 3, and FIGS. 6 and 7 are simulation result waveform diagrams of the second and third multiplexers in the pipe latch of FIG. 3, respectively.

도 5를 참조하여 설명하면, 스타트 어드레스가 0인 경우 제2 멀티플렉서(220)에서의 동작은 다음과 같다. 먼저, 제1 전치 라이징 엣지 출력라인(pre_rdo<0>)에 실린 첫번째 데이터를 라이징 엣지 출력라인(rdo)에 싣고, 라이징 엣지 출력라인(rdo)에 실린 첫번째 데이터를 제1 클럭 펄스의 라이징 엣지(rclk_do) 동안 출력시킨다. 이후, 스타트 어드레스가 무엇인가에 따라 기수 데이터를 정렬하는 신호(isoseb1_rd)의 토글로 인하여 제2 전치 라이징 엣지 출력라인(pre_rdo<1>)에 실린 세번째 데이터를 라이징 엣지 출력라인(rdo)에 싣고, 라이징 엣지 출력라인(rdo)에 실린 세번째 데이터를 제2 클럭 펄스의 라이징 엣지(rclk_do) 동안 출력한다.Referring to FIG. 5, when the start address is 0, the operation of the second multiplexer 220 is as follows. First, the first data loaded on the first pre-rising edge output line pre_rdo <0> is loaded on the rising edge output line rdo, and the first data loaded on the rising edge output line rdo is placed on the rising edge of the first clock pulse. rclk_do). Subsequently, the third data loaded on the second pre-rising edge output line pre_rdo <1> is loaded on the rising edge output line rdo due to the toggle of the signal (isoseb1_rd) to align the radix data according to the start address. The third data on the rising edge output line rdo is output during the rising edge rclk_do of the second clock pulse.

한편, 스타트 어드레스가 0인 경우 제3 멀티플렉서(230)에서의 동작은 다음과 같이 수행된다. 먼저 제1 전치 폴링 엣지 출력라인(pre_fdo<0>)에 실린 두번째 데이터를 폴링 엣지 출력라인(fdo)에 싣고, 라이징 엣지 출력라인(fdo)에 실린 두번째 데이터를 제1 클럭 펄스의 폴링 엣지(fclk_do) 동안 출력한다. 이후, 스타트 어드레스가 무엇인가에 따라 우수 데이터를 정렬하는 신호(isoseb1_fd)의 토글로 인하여 제2 전치 폴링 엣지 출력라인(pre_fdo<1>)에 실린 네번째 데이터를 폴링 엣지 출력라인(fdo)에 싣고, 폴링 엣지 출력라인(fdo)에 실린 네번째 데이터를 제2 클럭 펄스의 폴링 엣지(fclk_do) 동안 출력한다.On the other hand, when the start address is 0, the operation in the third multiplexer 230 is performed as follows. First, the second data loaded on the first pre-polling edge output line (pre_fdo <0>) is loaded on the falling edge output line (fdo), and the second data loaded on the rising edge output line (fdo) is the falling edge (fclk_do) of the first clock pulse. ) Subsequently, the fourth data loaded on the second pre-polling edge output line pre_fdo <1> is loaded on the falling edge output line fdo due to the toggle of the signal isoseb1_fd for sorting the even data according to the start address. The fourth data loaded on the falling edge output line fdo is output during the falling edge fclk_do of the second clock pulse.

여기서, 상기 스타트 어드레스가 기수인지 혹은 우수인지에 따라, 복수의 멀티플렉서 우수 출력 라인의 데이터를 각각 전치 라이징 엣지 출력라인으로, 복수의 멀티플렉서 기수 출력 라인의 데이터를 각각 전치 폴링 엣지 출력라인으로 정렬시킨다고 하였으나, 이와 반대로 복수의 멀티플렉서 우수 출력 라인의 데이터를 각각 전치 폴링 엣지 출력라인으로, 복수의 멀티플렉서 기수 출력 라인의 데이터를 각각 전치 라이징 엣지 출력라인으로 정렬시키고, 제2 및 제3 멀티플렉서에서도 위에서 설명한 바와 반대로 멀티플렉싱을 할 수 있음은 당연하다.Here, according to whether the start address is odd or even, the data of the multiplexer even output lines are respectively arranged as pre-rising edge output lines, and the data of the multiplexer odd output lines are respectively arranged as pre-polling edge output lines. On the contrary, the data of a plurality of multiplexer even output lines are respectively arranged as pre-polling edge output lines, and the data of the plurality of multiplexer radix output lines are respectively arranged as pre-rising edge output lines, and in the second and third multiplexers as described above. Naturally, you can do multiplexing.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.As described above, although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited thereto and is intended by those skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of equivalents of the claims to be described.

본 발명은 파이프래치가 한번의 리드 명령에 의하여 4비트의 데이터를 프리페치할 수 있어 2비트 프리페치 방식에 비하여 데이터 처리속도를 2배 증가시키는 효과가 있으며, 이에 따라 반도체 기억 장치의 고속화에 대응할 수 있는 유리한 효과가 있다.According to the present invention, the pipe latch can prefetch 4-bit data by one read command, thereby increasing the data processing speed by 2 times compared to the 2-bit prefetch method. It has a beneficial effect.

Claims (9)

한번의 리드명령에 의하여 복수의 뱅크로부터 4비트의 데이터를 프리페치할 수 있는 반도체 기억 장치에 있어서,In a semiconductor memory device capable of prefetching 4-bit data from a plurality of banks by a single read command, 스타트 어드레스가 기수인지 우수인지에 따라 입력되는 상기 데이터를 정렬하기 위한 제어신호에 제어되어 상기 데이터를 병렬의 전치 폴링 엣지 출력라인 및 전치 라이징 엣지 출력라인으로 정렬하여 출력할 수 있는 복수의 제1 멀티플렉싱 수단 - 상기 복수의 제1 멀티플렉싱 수단은 각각 한쌍의 상기 전치 폴링 엣지 출력라인 및 전치 라이징 엣지 출력라인을 포함함 - ;A plurality of first multiplexing which are controlled by a control signal for aligning the input data according to whether the start address is odd or even and which can output the data sorted into a parallel pre-polling edge output line and a pre-rising edge output line; Means for said plurality of first multiplexing means each comprising a pair of said pre-polling edge output lines and pre-rising edge output lines; 상기 스타트 어드레스에 제어받아 상기 복수의 전치 라이징 엣지 출력라인에 실린 상기 데이터 중 첫번째 데이터와 세번째 데이터를 출력할 수 있는 제2 멀티플렉싱 수단; 및Second multiplexing means controlled by the start address and capable of outputting first data and third data of the data loaded on the plurality of pre-rising edge output lines; And 상기 스타트 어드레스에 제어받아 상기 복수의 전치 폴링 엣지 출력라인에 실린 상기 데이터 중 두번째 데이터와 네번째 데이터를 출력할 수 있는 제3 멀티플렉싱 수단Third multiplexing means for outputting a second data and a fourth data of the data loaded on the plurality of pre-polling edge output lines controlled by the start address; 을 포함하는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.A semiconductor memory device having a pipe latch, characterized in that it comprises a. 제1항에 있어서, 상기 복수의 제1 멀티플렉싱 수단은,The method of claim 1, wherein the plurality of first multiplexing means, 상기 스타트 어드레스가 기수인지 혹은 우수인지에 따라, 복수의 멀티플렉서우수 출력 라인의 데이터를 각각 전치 라이징 엣지 출력라인으로, 복수의 멀티플렉서 기수 출력 라인의 데이터를 각각 전치 폴링 엣지 출력라인으로 각각 정렬시키는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.According to whether the start address is odd or even, the data of the multiplexer excellent output lines are respectively arranged as pre-rising edge output lines, and the data of the multiplexer odd output lines are respectively arranged as pre-polling edge output lines. A semiconductor memory device having a pipe latch. 제2항에 있어서, 상기 복수의 제1 멀티플렉싱 수단 중 어느 하나의 제1 멀티플렉싱 수단은,The method of claim 2, wherein the first multiplexing means of any one of the plurality of first multiplexing means, 데이터의 입력 여부를 제어하는 파이프래치 인 신호의 제어를 받아 멀티플렉서 우수 출력 라인에 실린 데이터를 받아들이기 위한 멀티플렉서 우수 출력 라인 데이터 입력부;A multiplexer even output line data input unit for receiving data carried on the multiplexer even output line under control of a pipel-in signal controlling whether data is input; 상기 멀티플렉서 우수 출력 라인 데이터 입력부로 부터 출력된 데이터를 일시 저장하는 제1 래치부;A first latch unit configured to temporarily store data output from the multiplexer even output line data input unit; 데이터의 입력 여부를 제어하는 파이프래치 인 신호의 제어를 받아 멀티플렉서 기수 출력 라인에 실린 데이터를 받아들이기 위한 멀티플렉서 기수 출력 라인 데이터 입력부;A multiplexer radix output line data input unit configured to receive data loaded on the multiplexer radix output line under control of a pipe-in signal for controlling whether data is input; 상기 멀티플렉서 기수 출력 라인 데이터 입력부로 부터 출력된 데이터를 일시 저장하는 제2 래치부;A second latch unit configured to temporarily store data output from the multiplexer odd output line data input unit; 상기 스타트 어드레스가 기수인지 혹은 우수인지에 따라 제1 논리상태 및 상기 제1 논리신호와 역전된 제2 논리신호를 출력하는 스타트오드 스타트이븐 데이터출력 제어부;A start-od start-even data output control unit outputting a first logic state and a second logic signal inverted from the first logic signal according to whether the start address is odd or even; 상기 제1 래치부로부터의 데이터를 입력받는 제1 전달게이트와 상기 제2 래치부로부터의 데이터를 입력받는 제2 전달게이트로 구성되고, 상기 제1 전달게이트의 피모스트랜지스터측과 상기 제2 전달게이트의 엔모스트랜지스터측은 상기 제1 논리신호에 제어되며, 상기 제1 전달게이트의 엔모스트랜지스터측과 상기 제2 전달게이트의 피모스트랜지스터측은 상기 제2 논리신호에 제어되고, 상기 제1 전달게이트의 출력과 상기 제2 전달게이트의 출력은 병렬접속된 전치 라이징 엣지 출력부; 및A first transfer gate that receives data from the first latch unit and a second transfer gate that receives data from the second latch unit, wherein the PMOS transistor side of the first transfer gate and the second transfer gate are received. An MOS transistor side of a gate is controlled by the first logic signal, an MOS transistor side of the first transfer gate and a PMOS transistor side of the second transfer gate are controlled by the second logic signal, and the first transfer gate is controlled. An output of the second transfer gate and a pre-rising edge output unit connected in parallel; And 상기 제1 래치부로부터의 데이터를 입력받는 제3 전달게이트와 상기 제2 래치부로부터의 데이터를 입력받는 제4 전달게이트로 구성되고, 상기 제3 전달게이트의 엔모스트랜지스터와 상기 제4 전달게이트의 피모스트랜지스터는 상기 제1 논리신호에 제어되며, 상기 제3 전달게이트의 피모스트랜지스터와 상기 제4 전달게이트의 엔모스트랜지스터는 상기 제2 논리신호에 제어되고, 상기 제3 전달게이트의 출력과 상기 제4 전달게이트의 출력은 병렬접속된 전치 폴링 엣지 출력부And a third transfer gate that receives data from the first latch unit and a fourth transfer gate that receives data from the second latch unit, and includes an enMOS transistor and the fourth transfer gate of the third transfer gate. The PMO transistor of is controlled by the first logic signal, the PMOS transistor of the third transfer gate and the enmo transistor of the fourth transfer gate are controlled by the second logic signal, and the output of the third transfer gate. The output of the fourth transfer gate and the pre-polling edge output unit connected in parallel 를 포함하는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.A semiconductor memory device having a pipe latch, characterized in that it comprises a. 제1항 내지 제3항 중 어느 한항에 있어서, 상기 제2 멀티플렉싱 수단은,The method according to any one of claims 1 to 3, wherein the second multiplexing means, 상기 스타트 어드레스가 임의의 값을 가지면, 상기 병렬의 전치 라이징 엣지 출력라인 중 제1 전치 라이징 엣지 출력라인에 실린 상기 첫번째 데이터를 라이징 엣지 출력라인에 싣고, 상기 스타트 어드레스에 따라 기수 데이터를 정렬시키는 신호의 토글에 대응하여 상기 병렬의 전치 라이징 엣지 출력라인 중 제2 전치 라이징 엣지 출력라인에 실린 상기 세번째 데이터를 상기 라이징 엣지 출력라인에 싣는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.If the start address has any value, the first data loaded on the first pre-rising edge output line among the parallel pre-rising edge output lines is loaded on the rising edge output line, and a signal for aligning the odd data according to the start address. And the third data loaded on the second pre-rising edge output line among the parallel pre-rising edge output lines in response to the toggle of. 제4항에 있어서, 상기 제2 멀티플렉싱 수단에서는,The method of claim 4, wherein in the second multiplexing means, 상기 라이징 엣지 출력라인에 실린 상기 첫번째 데이터는 제1 클럭 펄스의 라이징 엣지 동안 출력되며, 상기 라이징 엣지 출력라인에 실린 상기 세번째 데이터를 제2 클럭 펄스의 라이징 엣지 동안 출력되는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.The first data loaded on the rising edge output line is output during the rising edge of the first clock pulse, and the third data loaded on the rising edge output line is output during the rising edge of the second clock pulse. Semiconductor memory device. 제5항에 있어서, 상기 제2 멀티플렉싱 수단은,The method of claim 5, wherein the second multiplexing means, 상기 전치 라이징 엣지 출력부로부터의 출력을 입력으로 하는 제5 전달게이트와 상기 복수의 제1 멀티플렉싱 수단 중 다른 하나의 제1 멀티플렉싱 수단이 갖는 전치 라이징 엣지 출력라인과 접속된 제6 전달게이트를 갖고, 상기 제5 전달게이트의 피모스트랜지스터와 상기 제6 전달게이트의 엔모스트랜지스터는 상기 스타트 어드레스에 응하여 기수번째 데이터를 정렬시키는 제3 논리신호에 의해 제어되고, 상기 제5 전달게이트의 엔모스트랜지스터와 상기 제6 전달게이트의 피모스트랜지스터는 상기 제3 논리신호에 반전된 제4 논리신호에 제어되는 라이징 엣지 데이터 선택부; 및A fifth transfer gate connected to an output from the pre-rising edge output unit and a sixth transfer gate connected to a pre-rising edge output line of the other first multiplexing means among the plurality of first multiplexing means, The PMOS transistor of the fifth transfer gate and the enMOS transistor of the sixth transfer gate are controlled by a third logic signal that aligns the odd data in response to the start address, and the MOS transistor of the fifth transfer gate. The PMOS transistor of the sixth transfer gate may include: a rising edge data selector controlled by a fourth logic signal inverted by the third logic signal; And 전원전압단과 접지전압단 사이에 직렬접속된 제1 및 제2 피모스트랜지스터와 제1 및 제2 엔모스트랜지스터로 구성되고, 상기 제1 피모스트랜지스터와 상기 제2 엔모스트랜지스터는 상기 라이징 엣지 데이터 선택부로부터 출력되는 신호에 제어되며, 상기 제2 피모스트랜지스터는 상기 제1 및 제2 클럭 펄스의 라이징 엣지 동안 상기 라이징 엣지 데이터 선택부로부터 출력되는 신호를 출력시키기 위한 라이징엣지출력제어신호에 제어되고, 상기 제1 엔모스트랜지스터는 상기 라이징엣지출력제어신호의 반전신호에 제어되며, 상기 제2 피모스트랜지스터와 상기 제1 엔모스트랜지스터 사이에 출력단에 연결되는 출력부The first and second PMOS transistors and the first and second NMOS transistors are connected in series between a power supply voltage terminal and a ground voltage terminal, and the first PMOS transistor and the second NMOS transistor are the rising edge data. Controlled by a signal output from a selector, wherein the second PMOS transistor controls a rising edge output control signal for outputting a signal output from the rising edge data selector during the rising edges of the first and second clock pulses; The first NMOS transistor is controlled by an inverted signal of the rising edge output control signal, and an output unit connected to an output terminal between the second PMOS transistor and the first NMOS transistor. 를 포함하는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.A semiconductor memory device having a pipe latch, characterized in that it comprises a. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제3 멀티플렉싱 수단은,The method according to any one of claims 1 to 3, wherein the third multiplexing means, 상기 스타트 어드레스가 임의의 값을 가지면, 상기 병렬의 전치 폴링 엣지 출력라인 중 제1 전치 폴링 엣지 출력라인에 실린 상기 두번째 데이터를 폴링 엣지 출력라인에 싣고, 상기 스타트 어드레스에 따라 우수 데이터를 정렬하는 신호의 토글에 대응하여 상기 병렬의 전치 폴링 엣지 출력라인 중 제2 전치 폴링 엣지 출력라인에 실린 상기 네번째 데이터를 폴링 엣지 출력라인에 싣는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.If the start address has any value, the second data loaded on the first pre-polling edge output line among the parallel pre-polling edge output lines is loaded on the falling edge output line, and a signal for sorting even data according to the start address is provided. And the fourth data loaded on the second pre-polling edge output line among the parallel pre-polling edge output lines in response to the toggle of. 제7항에 있어서, 상기 제3 멀티플렉싱 수단에서는,The method of claim 7, wherein in the third multiplexing means, 상기 라이징 엣지 출력라인에 실린 상기 두번째 데이터는 제1 클럭 펄스의 폴링 엣지 동안 출력하고, 상기 폴링 엣지 출력라인에 실린 상기 네번째 데이터를 제2 클럭 펄스의 폴링 엣지 동안 출력되는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.The second data loaded on the rising edge output line is output during the falling edge of the first clock pulse, and the fourth data loaded on the falling edge output line is output during the falling edge of the second clock pulse. Semiconductor memory device. 제8항에 있어서, 상기 제3 멀티플렉싱 수단은,The method of claim 8, wherein the third multiplexing means, 상기 전치 폴링 엣지 출력부로부터의 출력을 입력으로 하는 제5 전달게이트와 상기 복수의 제1 멀티플렉싱 수단 중 다른 하나의 제1 멀티플렉싱 수단이 갖는 전치 폴링 엣지 출력라인과 접속된 제6 전달게이트를 갖고, 상기 제5 전달게이트의 피모스트랜지스터와 상기 제6 전달게이트의 엔모스트랜지스터는 상기 스타트 어드레스에 응하여 우수번째 데이터를 정렬시키는 제3 논리신호에 의해 제어되고, 상기 제5 전달게이트의 엔모스트랜지스터와 상기 제6 전달게이트의 피모스트랜지스터는 상기 제3 논리신호에 반전된 제4 논리신호에 제어되는 폴링 엣지 데이터 선택부; 및A fifth transfer gate connected to an output from the pre-polling edge output unit and a sixth transfer gate connected to a pre-polling edge output line of the other one of the plurality of first multiplexing means; The PMOS transistor of the fifth transfer gate and the enMOS transistor of the sixth transfer gate are controlled by a third logic signal that aligns even-numbered data in response to the start address, and the MOS transistor of the fifth transfer gate is controlled by a third logic signal. The PMOS transistor of the sixth transfer gate may include: a falling edge data selector controlled to a fourth logic signal inverted by the third logic signal; And 전원전압단과 접지전압단 사이에 직렬접속된 제1 및 제2 피모스트랜지스터와 제1 및 제2 엔모스트랜지스터로 구성되고, 상기 제1 피모스트랜지스터와 상기 제2 엔모스트랜지스터는 상기 폴링 엣지 데이터 선택부로부터 출력되는 신호에 제어되며, 상기 제2 피모스트랜지스터는 상기 제1 및 제2 클럭 펄스의 폴링 엣지 동안 상기 폴링 엣지 데이터 선택부로부터 출력되는 신호를 출력시키기 위한 폴링엣지출력제어신호에 제어되고, 상기 제1 엔모스트랜지스터는 상기 폴링엣지출력제어신호의 반전신호에 제어되며, 상기 제2 피모스트랜지스터와 상기 제1 엔모스트랜지스터 사이에 출력단에 연결되는 출력부The first and second PMOS transistors and the first and second NMOS transistors are connected in series between a power supply voltage terminal and a ground voltage terminal, and the first PMOS transistor and the second NMOS transistor are the falling edge data. The second PMOS transistor is controlled by a signal output from a selector, and the second PMOS transistor is controlled by a polling edge output control signal for outputting a signal output from the polling edge data selector during polling edges of the first and second clock pulses. The first NMOS transistor is controlled by an inverted signal of the falling edge output control signal, and an output unit connected to an output terminal between the second PMOS transistor and the first NMOS transistor. 를 포함하는 것을 특징으로 하는 파이프래치를 갖는 반도체 기억 장치.A semiconductor memory device having a pipe latch, characterized in that it comprises a.
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