KR19990008906U

KR19990008906U - Watchdog timer output control

Info

Publication number: KR19990008906U
Application number: KR2019970022065U
Authority: KR
Inventors: 박덕묵
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-13
Filing date: 1997-08-13
Publication date: 1999-03-05

Abstract

본 고안은 마이크로 프로세서를 포함하는 제어 시스템에서 문제가 발생한 경우에 문제점의 종류에 따라 소프트웨어적으로 처리할 수 있는 가능성을 제공할 수 있는 워치독 타이머의 출력 제어 장치에 관한 것이다. 본 고안의 워치독 타이머의 출력 제어 장치는 전체 시스템의 동작을 제어하는 마이크로 프로세서의 이상 동작 시에 마이크로 프로세서에 이를 알려주도록 된 워치독 타이머의 출력 제어 장치에 있어서, 상기 마이크로 프로세서의 어드레스 단자(ADDRESS)와 제어 단자(CONTROL)에서 제공되는 신호를 조합하여 워치독 입력 신호(WDI)와 클럭 신호(CLK)를 발생시키는 논리 회로부; 상기 마이크로 프로세서의 각종 에러 처리 단자들에 연결될 수 있는 복수개의 3상태 버퍼로 이루어지며 상기 워치독 타이머의 출력 신호를 상기 마이크로 프로세서의 해당 에러 처리 단자에 제공하는 버퍼 회로부; 및 상기 마이크로 프로세서의 데이터 단자(DATA) 및 제어 단자(CONTROL)와 상기 논리 회로부의 클럭 출력 단자(CLK)에 연결되며 상기 마이크로 프로세서의 에러 시에 미리 정해진 제어 데이터에 따라 상기 버퍼 회로부의 상태를 제어함으로써 워치독 타이머의 에러 신호를 상기 마이크로 프로세서의 상기 에러 처리 단자중 하나로 선택적으로 출력하는 래치 회로부를 포함하여 이루어진 것을 특징으로 한다.The present invention relates to an output control apparatus of a watchdog timer that can provide a possibility of dealing with software according to the type of problem when a problem occurs in a control system including a microprocessor. The watchdog timer output control device of the present invention is an output control device of the watchdog timer to notify the microprocessor during an abnormal operation of the microprocessor controlling the operation of the entire system, the address terminal of the microprocessor (ADDRESS) And a logic circuit unit combining the signals provided from the control terminal CONTROL to generate a watchdog input signal WDI and a clock signal CLK. A buffer circuit unit including a plurality of three-state buffers that may be connected to various error processing terminals of the microprocessor and providing an output signal of the watchdog timer to a corresponding error processing terminal of the microprocessor; And a data terminal DATA and a control terminal CONTROL of the microprocessor and a clock output terminal CLK of the logic circuit unit, and control the state of the buffer circuit unit according to predetermined control data in the event of an error of the microprocessor. And a latch circuit unit for selectively outputting an error signal of a watchdog timer to one of the error processing terminals of the microprocessor.

Description

Watchdog timer output control

본 고안은 워치독 타이머의 출력 제어 장치에 관한 것으로, 특히 워치독 타이머의 출력을 임의로 제어할 수 있도록 한 워치독 타이머의 출력 제어 장치에 관한 것이다.The present invention relates to an output control device of the watchdog timer, and more particularly, to an output control device of the watchdog timer to be able to arbitrarily control the output of the watchdog timer.

일반적으로 워치독 타이머(Watch-Dog Timer)라고 함은 각종 산업용 컨트롤러 시스템 등에 적용되어 마이크로 프로세서의 동작의 신뢰성 및 안정성을 확보하기 위하여 삽입되는 회로를 말한다.In general, a watchdog timer is a circuit which is applied to various industrial controller systems to secure reliability and stability of the operation of a microprocessor.

도 1은 종래의 워치독 타이머의 출력 제어 장치의 블록 구성도이다. 도 1에 도시한 바와 같이, 종래의 워치독 타이머(2)는 그 입력 단자(WDI)가 예를 들어 마이크로 프로세서(1)의 제어 단자의 하나인 ALE(Address Latch Enable) 단자에 연결되고, 그 리세트 단자(RESET)는 마이크로 프로세서(1)의 리세트 단자(RESET)에 연결되도록 설계되어 있다. 전술한 구성에서 마이크로 프로세서(1)가 정상적으로 동작하는 중에는 단자(ALE)에서 주기적으로 펄스를 출력하게 되는데, 워치독 타이머(2)는 소정의 시간 내에 펄스가 입력되는 지를 체크하여 프로그램의 실행이 바르게 이루어지고 있는 지의 여부를 체크하게 된다. 여기에서 마이크로 프로세서(1)에서 단자(ALE)를 통하여 규정된 시간 내에 펄스를 출력하지 못하는 경우에는 프로그램의 과다함 등에 의해 잘못된 처리가 이루어지고 있다는 것으로서, 이 경우에 워치독 타이머(2)는 리세트 단자(RESET)를 통하여 마이크로 프로세서(1)에 리세트를 요구하는 신호를 출력하게 된다. 즉, 종래의 워치독 타이머(2)는 시스템의 소프트웨어 또는 하드웨어에 문제가 발생한 경우에 이를 조치할 수 있도록 해주는데, 이를 위해서는 응용 프로그램에서 워치독을 주기적으로 액세스할 수 있도록 프로그램 코드를 추가해야 한다.1 is a block diagram of an output control apparatus of a conventional watchdog timer. As shown in Fig. 1, the conventional watchdog timer 2 has its input terminal WDI connected to an address latch enable (ALE) terminal, for example, one of the control terminals of the microprocessor 1, The reset terminal RESET is designed to be connected to the reset terminal RESET of the microprocessor 1. In the above configuration, while the microprocessor 1 is operating normally, the terminal ALE periodically outputs a pulse. The watchdog timer 2 checks whether a pulse is input within a predetermined time and executes a program correctly. Check if it is done. Here, when the microprocessor 1 fails to output the pulse within the prescribed time through the terminal ALE, wrong processing is performed due to excessive program, and in this case, the watchdog timer 2 is reset. A signal for requesting a reset is output to the microprocessor 1 through the terminal RESET. In other words, the conventional watchdog timer 2 allows to take action when a problem occurs in the software or hardware of the system. To this end, it is necessary to add program code to periodically access the watchdog from an application program.

그러나, 종래의 워치독 타이머 출력 제어 장치에서는 규정된 시간 내에 펄스의 입력이 없으면 바로 마이크로 프로세서에 리세트를 걸게 되는데, 이 경우에 시스템은 초기화 과정을 다시 수행해야 하며 경우에 따라서는 운영 체계까지 다시 로드해야만 한다. 따라서, 시스템 관리자가 에러 복구를 하기가 힘들고 특히 소프트웨어적으로는 아무런 대비책이 강구할 수 없다는 문제점이 있었다.However, in the conventional watchdog timer output control device, if there is no pulse input within the prescribed time, the microprocessor is immediately reset. In this case, the system must perform the initialization process again and in some cases, the operating system again. Must be loaded. Therefore, it is difficult for a system administrator to recover from an error, and there is a problem in that no countermeasure can be taken especially in software.

본 고안은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 시스템에서 문제가 발생한 경우에 문제점의 종류에 따라 소프트웨어적으로 처리할 수 있는 가능성을 제공할 수 있는 워치독 타이머의 출력 제어 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above-described problem, and provides an output control apparatus of the watchdog timer that can provide the possibility of software processing according to the type of problem when a problem occurs in the system. There is a purpose.

전술한 목적을 달성하기 위한 본 고안의 워치독 타이머의 출력 제어 장치는 전체 시스템의 동작을 제어하는 마이크로 프로세서의 이상 동작 시에 마이크로 프로세서에 이를 알려주도록 된 워치독 타이머의 출력 제어 장치에 있어서, 상기 마이크로 프로세서의 어드레스 단자(ADDRESS)와 제어 단자(CONTROL)에서 제공되는 신호를 조합하여 워치독 입력 신호(WDI)와 클럭 신호(CLK)를 발생시키는 논리 회로부; 상기 마이크로 프로세서의 각종 에러 처리 단자들에 연결될 수 있는 복수개의 3상태 버퍼로 이루어지며 상기 워치독 타이머의 출력 신호를 상기 마이크로 프로세서의 해당 에러 처리 단자에 제공하는 버퍼 회로부; 및 상기 마이크로 프로세서의 데이터 단자(DATA) 및 제어 단자(CONTROL)와 상기 논리 회로부의 클럭 출력 단자(CLK)에 연결되며 상기 마이크로 프로세서의 에러 시에 미리 정해진 제어 데이터에 따라 상기 버퍼 회로부의 상태를 제어함으로써 워치독 타이머의 에러 신호를 상기 마이크로 프로세서의 상기 에러 처리 단자중 하나로 선택적으로 출력하는 래치 회로부를 포함하여 이루어진 것을 특징으로 한다.The watchdog timer output control device of the present invention for achieving the above object is in the watchdog timer output control device to notify the microprocessor during abnormal operation of the microprocessor for controlling the operation of the entire system, the A logic circuit unit generating a watchdog input signal WDI and a clock signal CLK by combining a signal provided from an address terminal ADDRESS and a control terminal CONTROL of the microprocessor; A buffer circuit unit including a plurality of three-state buffers that may be connected to various error processing terminals of the microprocessor and providing an output signal of the watchdog timer to a corresponding error processing terminal of the microprocessor; And a data terminal DATA and a control terminal CONTROL of the microprocessor and a clock output terminal CLK of the logic circuit unit, and control the state of the buffer circuit unit according to predetermined control data in the event of an error of the microprocessor. And a latch circuit unit for selectively outputting an error signal of a watchdog timer to one of the error processing terminals of the microprocessor.

도 1은 종래의 워치독 타이머의 출력 제어 장치의 블록 구성도,1 is a block diagram of an output control device of a conventional watchdog timer;

도 2는 본 고안의 워치독 타이머의 출력 제어 장치의 블록 구성도,2 is a block diagram of an output control device of the watchdog timer according to the present invention;

도 3은 본 고안에서 워치독 타이머의 워치독 입력 신호의 발생과 관련된 타이밍도,3 is a timing diagram associated with generation of a watchdog input signal of a watchdog timer in the present invention;

도 4는 본 고안에서 데이터 래치용 클럭 신호의 발생과 관련된 타이밍 차트이다.4 is a timing chart related to generation of a clock signal for a data latch in the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

1: 마이크로 프로세서, 2: 워치독 타이머,1: microprocessor, 2: watchdog timer,

10: 논리 회로부, 20: 워치독 타이머,10: logic circuitry, 20: watchdog timer,

30: 래치 회로부, 40: 버퍼 회로부,30: latch circuit portion, 40: buffer circuit portion,

41, 42, 43: 3상태 버퍼, 50: 마이크로 프로세서41, 42, 43: tri-state buffer, 50: microprocessor

이하에는 첨부한 도면은 참조하여 본 고안의 양호한 실시예에 따른 워치독 타이머의 출력 제어 장치에 대해서 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the watchdog timer output control apparatus according to a preferred embodiment of the present invention.

도 2는 본 고안의 워치독 타이머의 출력 제어 장치의 블록 구성도이다. 도 2에 도시한 바와 같이, 본 고안의 워치독 타이머의 출력 제어 장치는 전체 시스템의 동작을 제어하는 마이크로 프로세서(50), 규정된 시간 내에 펄스가 입력되는 지를 체크하여 마이크로 프로세서(50)가 정상적으로 동작하는 지의 여부를 알려주는 워치독 타이머(20), 마이크로 프로세서(50)의 어드레스 단자(ADDRESS)와 제어 단자(CONTROL)에서 제공되는 신호를 조합하여 워치독 타이머(20)에 워치독 입력 신호(WDI) 및 후술하는 클럭 신호(CLK)를 발생시키는 논리 회로부(10), 마이크로 프로세서(50)의 각종 에러 처리 단자들에 연결될 수 있는 복수개의 3상태 버퍼(41), (42), (43)로 이루어지며 워치독 타이머(20)의 출력, 즉 에러 신호를 마이크로 프로세서(50)의 해당 에러 처리 단자에 제공하는 버퍼 회로부(40), 마이크로 프로세서(50)의 데이터 단자(DATA)및 제어 단자(CONTROL)와 논리 회로부(10)의 클럭 출력 단자(CLK)에 연결되며 마이크로 프로세서(50)의 이상 동작 시에 미리 정해진 제어 데이터에 따라 버퍼 회로부(40)의 상태를 제어함으로서 워치독 타이머(20)의 에러 신호를 마이크로 프로세서(50)의 에러 처리 단자중 하나로 선택적으로 출력하는 래치 회로부(30)로 이루어진다. 전술한 구성에서 논리 회로부(10)는 예를 들어 설계자가 임의로 원하는 논리 기능을 프로그램할 수 있도록 된 논리 IC인 PAL(Programmable Array Logic)로 양호하게 구현될 수 있으며, 마이크로 프로세서(50)의 에러 처리 단자로는 예를 들어 IRQ(Interrupt Request) 단자, NMI(Non-Maskable Interrupt) 단자와 RESET 단자 등이 있을 수 있다.2 is a block diagram of an output control apparatus of the watchdog timer according to the present invention. As shown in Figure 2, the output control device of the watchdog timer of the present invention, the microprocessor 50 for controlling the operation of the entire system, by checking whether the pulse is input within a prescribed time, the microprocessor 50 is normally The watchdog input signal (not shown) is provided to the watchdog timer 20 by combining the watchdog timer 20 indicating whether it is operating, the signals provided from the address terminal ADDRESS of the microprocessor 50 and the control terminal CONTROL. WDI) and a logic circuit section 10 for generating a clock signal CLK to be described later, and a plurality of three-state buffers 41, 42, 43 which can be connected to various error processing terminals of the microprocessor 50. And a buffer circuit 40 for providing an output of the watchdog timer 20, that is, an error signal to a corresponding error handling terminal of the microprocessor 50, a data terminal DATA and a control terminal of the microprocessor 50 ( CONTR The watchdog timer 20 is connected to the clock output terminal CLK of the OL and the logic circuit unit 10 by controlling the state of the buffer circuit unit 40 according to predetermined control data during abnormal operation of the microprocessor 50. The latch circuit unit 30 selectively outputs an error signal to one of the error processing terminals of the microprocessor 50. In the above-described configuration, the logic circuit unit 10 may be preferably implemented as PAL (Programmable Array Logic), which is a logic IC that allows a designer to program a desired logic function arbitrarily, for example, and error processing of the microprocessor 50. Examples of the terminal may include an interrupt request (IRQ) terminal, a non-maskable interrupt (NMI) terminal, and a RESET terminal.

이하에는 전술한 구성을 가지는 본 고안의 워치독 타이머의 출력 제어 장치의 동작에 대해서 상세하게 설명한다.Hereinafter, the operation of the watchdog timer output control device of the present invention having the above-described configuration will be described in detail.

도 3은 본 고안에서 워치독 타이머의 워치독 입력 신호의 발생과 관련된 타이밍도이고, 도 4는 본 고안에서 데이터 래치용 클럭 신호의 발생과 관련된 타이밍 차트이다. 먼저, 도 3에 도시한 바와 같이 시스템이 정상적으로 동작하는 동안에는 마이크로 프로세서(50)의 어드레스 단자(ADDRESS)에서는 주기적으로 I/O 어드레스 지정 신호가 출력되고, 특정 제어 단자(CONTROL), 예를 들어 단자( )에서는 주기적으로 제어 신호(CONTROL)가 출력된다. 이렇게 출력된 신호들은 이후에 PAL(10)에 입력으로 제공되어 미리 정해진 내부 논리에 따라 처리된 후에 워치독 타이머(20)의 워치독 입력 신호(WDI)로 제공된다. 결과적으로, 마이크로 프로세서(50)가 정상적으로 동작하는 경우에는 워치독 타이머(20)의 단자(WDI)에는 주기적인 신호가 입력되게 되고, 그 출력 단자(OUT)에서는 어떠한 에러 신호, 예를 들어 로우 레벨의 신호가 출력되지 않게 된다.3 is a timing diagram related to the generation of the watchdog input signal of the watchdog timer in the present invention, and FIG. 4 is a timing chart related to the generation of the clock signal for the data latch in the present invention. First, as shown in FIG. 3, while the system is operating normally, an I / O addressing signal is periodically output from the address terminal ADDRESS of the microprocessor 50, and a specific control terminal CONTROL, for example, a terminal, is output. ( ) Outputs a control signal (CONTROL) periodically. The signals thus output are then provided as inputs to the PAL 10 and processed according to a predetermined internal logic and then provided to the watchdog input signal WDI of the watchdog timer 20. As a result, when the microprocessor 50 operates normally, a periodic signal is input to the terminal WDI of the watchdog timer 20, and an error signal, for example, a low level, is output at the output terminal OUT thereof. Signal is not output.

한편, 도 4에 도시한 바와 같이 마이크로 프로세서(50)는 시스템의 초기화 시에 그 어드레스 단자(ADDRESS)에서 데이터 래치용 I/O 어드레스 지정 신호를 출력하고, 그 제어 단자(CONTROL)에서는 제어 신호를 출력한다. 그리고 이렇게 제공된 신호는 PAL(10)에 정의된 논리식으로 처리된 후에 래치 회로부(30)의 클럭 단자(CLK)에 클럭 신호로 제공된다. 이에 따라 마이크로 프로세서(50)의 데이터 단자(DATA)에서 나오는 신호가 클럭 펄스(CLK)의 상승 에지에서 래치된 후에 버퍼 회로부(40)에 제공된다. 예를 들어 데이터가 FEh인 경우에는 하위의 1비트만 0이 되게 되는데, 이 경우에는 래치 회로부(30) 중에서 마이크로 프로세서(50)의 인터럽트 요구 단자(IRQ)에 연결된 3상태 버퍼(41)만이 온 상태로 된다.On the other hand, as shown in FIG. 4, the microprocessor 50 outputs the data latch I / O addressing signal from the address terminal ADDRESS at the time of initialization of the system, and the control terminal CONTROL outputs the control signal. Output The signal thus provided is processed as a logic formula defined in the PAL 10 and then provided as a clock signal to the clock terminal CLK of the latch circuit section 30. Accordingly, the signal from the data terminal DATA of the microprocessor 50 is provided to the buffer circuit unit 40 after being latched at the rising edge of the clock pulse CLK. For example, when the data is FEh, only the lower 1 bit becomes 0. In this case, only the tri-state buffer 41 connected to the interrupt request terminal IRQ of the microprocessor 50 is turned on among the latch circuit units 30. It is in a state.

이 상태에서 마이크로 프로세서(50)가 프로그램의 과다 등으로 정상적으로 동작하지 않게 되면, 워치독 타이머(20)의 워치독 입력 단자(WDI)에 규정된 시간 내에 워치독 입력 신호(WDI)가 제공되지 못하게 되고, 이에 따라 워치독 타이머(20)의 출력 단자(OUT)에서는 에러 신호가 출력되게 된다. 다음 이렇게 출력된 신호는 온된 상태로 있는 3상태 버퍼(41)를 통하여 마이크로 프로세서(50)의 해당 에러 처리 단자, 예를 들어 인터럽트 요구 단자(IRQ)에 제공되게 된다. 따라서, 마이크로 프로세서(50)의 설계자가 이러한 인터럽트 요구 단자(IRQ)에 신호가 입력되는 경우에 대비한 프로그램, 예를 들어 에러 복구 프로그램을 준비해 둔 경우에는 시스템을 초기화하거나 운영 체계를 다시 로드하지 않을 수도 있게 된다.In this state, when the microprocessor 50 does not operate normally due to excessive program, the watchdog input signal WDI may not be provided within the time defined by the watchdog input terminal WDI of the watchdog timer 20. As a result, an error signal is output from the output terminal OUT of the watchdog timer 20. The signal thus output is then provided to the corresponding error handling terminal of the microprocessor 50, for example the interrupt request terminal IRQ, via the tri-state buffer 41 in the on state. Therefore, if the designer of the microprocessor 50 has a program prepared for the case where a signal is input to such an interrupt request terminal (IRQ), for example, an error recovery program, the system may not initialize or reload the operating system. You can also

본 고안의 워치독 타이머의 출력 제어 장치는 전술한 실시예에 국한되지 않고 본 고안의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다.The watchdog timer output control device of the present invention is not limited to the above-described embodiment and can be implemented in various modifications within the range allowed by the technical idea of the present invention.

이상에서 설명한 바와 같은 본 고안의 워치독 타이머의 출력 제어 장치에 따르면, 시스템에서 문제가 발생한 경우에 문제점의 종류에 따라 소프트웨어적으로 처리할 수 있도록 함으로써 에러 발생 시에 무조건적으로 리세트 시키는데 따르는 운영상의 손실을 감소시킬 수 있는 효과가 있다.According to the watchdog timer output control device of the present invention as described above, in the event of a problem in the system, it is possible to perform the software according to the type of problem, thereby operating in accordance with the unconditional reset when an error occurs There is an effect that can reduce the loss.

Claims

In the output control device of the watchdog timer to notify the microprocessor during abnormal operation of the microprocessor that controls the operation of the entire system,

A logic circuit unit generating a watchdog input signal WDI and a clock signal CLK by combining a signal provided from an address terminal ADDRESS and a control terminal CONTROL of the microprocessor;

A buffer circuit unit including a plurality of three-state buffers that may be connected to various error processing terminals of the microprocessor and providing an output signal of the watchdog timer to a corresponding error processing terminal of the microprocessor; And

It is connected to the data terminal DATA and control terminal CONTROL of the microprocessor and the clock output terminal CLK of the logic circuit portion, and controls the state of the buffer circuit portion according to predetermined control data in the event of an error of the microprocessor. And a latch circuit unit for selectively outputting an error signal of a watchdog timer to one of the error handling terminals of the microprocessor.

2. The apparatus of claim 1, wherein the logic circuit portion is made of a PAL capable of arbitrarily programming a desired logic function.

The apparatus of claim 1 or 2, wherein the error processing terminal is an interrupt request (IRQ) terminal, a non-maskable interrupt (NMI) terminal, or a RESET terminal.