KR101018294B1 - Vertical transistor device - Google Patents
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Abstract
본 발명은 수직형 트랜지스터 소자에 관한 발명이다.The present invention relates to a vertical transistor device.
본 발명에 따른 수직형 트랜지스터 소자는, 부도체인 기판, 기판 상에 소정 간격으로 수직으로 세워진 복수 개의 나노선, 기판의 표면 및 복수 개의 나노선의 표면 상에 기판 및 복수 개의 나노선을 덮도록 형성되는 유전층, 복수 개의 나노선의 사이이고, 또한, 기판의 표면 상에 형성된 유전층 상에, 기판과 대략 평행으로 차례로 형성된 제1 전도층, 반도체층, 제2 전도층을 포함한다. The vertical transistor device according to the present invention is formed to cover a substrate and a plurality of nanowires on a substrate which is a nonconductor, a plurality of nanowires vertically erected at predetermined intervals on a substrate, a surface of the substrate, and a surface of the plurality of nanowires. And a first conductive layer, a semiconductor layer, and a second conductive layer, which are formed between the dielectric layer and the plurality of nanowires, and are sequentially formed in parallel with the substrate on the dielectric layer formed on the surface of the substrate.
수직형 트랜지스터, 나노선, 유기물 Vertical Transistors, Nanowires, Organics
Description
본 발명은 수직형 트랜지스터 소자에 관한 것으로서, 특히, 나노선을 이용하여 제작된 수직형 트랜지스터 소자에 관한 것이다. The present invention relates to a vertical transistor device, and more particularly, to a vertical transistor device fabricated using nanowires.
현재의 반도체 제조 공정에 있어서는 극소 패턴을 얼마나 신뢰성 있게 형성하느냐에 따라 반도체 소자의 미세화 및 집적화가 좌우된다. 하지만, 기존의 반도체 제조 공정은 공정 특성상 수 나노미터 이하의 소자의 제조에 있어서는 그 한계가 있고, 반도체 패터닝 및 식각 기술에 의존하는 한계가 있어왔다. 이에, 전세계의 많은 사람들이 이미 10 nm 이하, 더 나아가 1 nm 이하의, 원자 수 개의 크기를 가지는 소자를 구현하려 노력하고 있다. 이러한 소위 나노소자의 세계는 최근 주목받고 있는 나노 과학 기술의 핵심적인 부분의 하나로 인식되고 있다.In the current semiconductor manufacturing process, the miniaturization and integration of semiconductor devices depend on how reliably the micro patterns are formed. However, the conventional semiconductor manufacturing process has a limitation in the manufacturing of devices of several nanometers or less due to the process characteristics, and there is a limitation depending on semiconductor patterning and etching techniques. Thus, many people around the world are already striving to implement devices having an atomic size of 10 nm or less, even 1 nm or less. The world of so-called nanodevices is recognized as one of the core parts of nanotechnology that has recently attracted attention.
1990년대 나노선의 발견과 함께 그 가능성에 대한 연구가 계속 활발히 이루어지고 있다. 그러나, 수 백 ~ 수 나노의 지름을 가지는 나노선은 정렬이 힘들고 제작 시 불순물 때문에 세심히 정제해야 하는 불편이 있다. With the discovery of nanowires in the 1990s, research into their potential has been ongoing. However, nanowires having diameters of several hundreds to several nanometers are difficult to align and have difficulty in carefully refining due to impurities during fabrication.
최근, 소자를 더욱 작게 만들어 칩의 집적화를 이루기 위해 기술 개발을 활발히 하고 있지만 30nm 이하로는 힘들 것으로 보고되고 있다. 이런 소자의 핵심으 로 트랜지스터 또한 작게 만들려는 노력을 많이 했으며 평면상에 집적화하는 대안으로써 수직형 트랜지스터가 고안되었다. 그러나, 수직형 트랜지스터는 간단한 구조와는 달리 제작상의 어려움과 기생전기용량 등의 문제점들을 가지고 있기 때문에, 현재 널리 사용되고 있지는 않은 실정이다. Recently, technology development has been actively conducted to make devices smaller and to integrate chips, but it is reported that it is difficult to be less than 30 nm. At the heart of these devices, efforts have been made to make the transistors smaller, and vertical transistors have been devised as an alternative to integrating on a plane. However, unlike the simple structure, the vertical transistor has problems such as manufacturing difficulty and parasitic capacitance, and thus is not widely used at present.
그리고, 전도성 고분자의 개발로 시작해서 지금까지 매우 다양한 기능성 고분자 유기물이 개발되어 왔다. 이는 지금까지 금속전극, 실리콘 기반의 반도체 물질이 가지지 못한 가능성을 열어주고 있다. 금속 전극, 실리콘 기반의 반도체 물질을 적층하여 박막 트랜지스터를 만들기 위해서는 종래의 고가의 장비와 설비가 필요하였지만, 유기물은 용액화가 가능하다는 장점으로 용액 공정으로 박막의 기능성 유기물을 만들 수 있다. 뿐만 아니라, 최근의 디스플레이 동향에 부합하는 유연한 디스플레이 소자를 생산하기에는 유기물이 최적의 후보 물질로 예상되고 있다. In addition, starting with the development of a conductive polymer, a wide variety of functional polymer organic materials have been developed. This opens up possibilities that metal electrodes and silicon-based semiconductor materials have not had so far. Existing expensive equipment and facilities were required to make thin film transistors by laminating metal electrodes and silicon-based semiconductor materials. However, organic materials can be liquefied. Thus, functional organic materials of thin films can be manufactured by a solution process. In addition, organic materials are expected to be optimal candidates for producing flexible display devices that meet the latest display trends.
종래의 나노선을 이용한 수직형 트랜지스터 기술은 모두 나노선을 반도체 물질로 사용하여 반도체 공정으로 제작하고 있다. 그러나, 이는 나노선의 정렬 기술과 반도체 기술에 의존하여 현재의 기술로는 재현성이 매우 떨어지고 있다. In the conventional vertical transistor technology using nanowires, all of them are manufactured in a semiconductor process using nanowires as semiconductor materials. However, this is very reproducible with the current technology, depending on the nanowire alignment technology and semiconductor technology.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 기판상에 세워진 나노선을 게이트 전극으로 형성하는 것에 의하여, 수직형 트랜지스터의 집적도를 높일 수 있는 수직형 트랜지스터를 제공하는 것을 목적으로 한다. Therefore, in order to solve the above problems, an object of the present invention is to provide a vertical transistor that can increase the degree of integration of the vertical transistor by forming a nanowire erected on a substrate as a gate electrode.
또한, 본 발명은 용액공정이 가능한 유기물을 유전층 및 반도체 층에 포함하는 것에 의하여, 수직형 트랜지스터의 제작이 용이하고, 제작비용을 줄일 수 있는 수직형 트랜지스터를 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a vertical transistor which is easy to manufacture a vertical transistor and can reduce the manufacturing cost by including an organic material capable of a solution process in the dielectric layer and the semiconductor layer.
청구항 1에 관한 발명인 수직형 트랜지스터 소자는, 부도체인 기판, 기판 상에 소정 간격으로 수직으로 세워진 복수 개의 나노선, 기판의 표면 및 복수 개의 나노선의 표면 상에 기판 및 복수 개의 나노선을 덮도록 형성되는 유전층, 복수 개의 나노선의 사이이고, 또한, 기판의 표면 상에 형성된 유전층 상에, 기판과 대략 평행으로 차례로 형성된 제1 전도층, 반도체층, 제2 전도층을 포함하며, 나노선은 게이트 전극이고, 제1 전도층 및 제2 전도층 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이다.
따라서, 청구항 1에 관한 발명인 수직형 트랜지스터 소자는, 복수 개의 나노선을 수직으로 형성하여 주는 것에 의하여, 트랜지스터의 집적도를 향상시킬 수 있다. 또한, 복수 개의 나노선을 게이트 전극으로 구성하고, 제1 전도층 및 제2 전도층을 소스 및 드레인 전극으로 구성함에 의하여 복수 개의 나노선에 전압을 인가하여 소스 전극과 드레인 전극 사이에 전류를 흐를 수 있게 한다.The vertical transistor device of the present invention according to
Therefore, in the vertical transistor element of the invention according to
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청구항 3에 관한 발명인 수직형 트랜지스터 소자는, 청구항 1에 관한 발명인 수직형 트랜지스터 소자에 있어서, 나노선은 탄소 나노 튜브 또는 금속 산화물 나노선이다.The vertical transistor element which is invention of Claim 3 is a vertical transistor element which is invention of
따라서, 청구항 3에 관한 발명인 수직형 트랜지스터 소자는, 나노선으로 탄소 나노 튜브 또는 금속 산화물 나노선을 사용하는 것에 의하여, 화학적으로 안정한 전계 효과 트랜지스터를 구성할 수 있다.Therefore, the vertical transistor element which is invention of Claim 3 can comprise a chemically stable field effect transistor by using a carbon nanotube or a metal oxide nanowire as a nanowire.
청구항 4에 관한 발명인 수직형 트랜지스터 소자는, 청구항 1에 관한 발명인 수직형 트랜지스터 소자에 있어서, 유전층은, SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층이다. The vertical transistor device of the invention according to claim 4 is the vertical transistor device according to the invention according to
따라서, 청구항 4에 관한 발명인 수직형 트랜지스터 소자는, 유전층으로 SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층을 형성하는 것에 의하여, 유전층의 유전율 및 절연특성을 향상시킬 수 있다.Therefore, the vertical transistor device of the invention according to claim 4 comprises SiO 2 , SiN 4 as the dielectric layer, and is formed of a polymer organic insulating layer or a layer coated with inorganic nanoparticles on the polymer organic insulating layer to form a dielectric layer. Dielectric constant and insulation property can be improved.
청구항 5에 관한 발명인 수직형 트랜지스터 소자는, 청구항 1에 관한 발명인 수직형 트랜지스터 소자에 있어서, 반도체층은 유기물을 포함하고, 제1 전도층 및 제2 전도층은 전도성 고분자 물질을 포함한다.The vertical transistor device of the invention according to claim 5 is the vertical transistor device according to the invention of
따라서, 청구항 5에 관한 발명인 수직형 트랜지스터 소자는, 유기물을 포함하는 반도체층과, 전도성 고분자 물질을 포함하는 제1 전도층 및 제2 전도층을 형성함에 의하여, 용액공정을 이용하여 반도체층과 제1 전도층 및 제2 전도층의 형성을 할 수 있다.Accordingly, the vertical transistor device of the invention according to claim 5 is formed by using a solution process by forming a semiconductor layer containing an organic material, a first conductive layer and a second conductive layer containing a conductive polymer material. The first conductive layer and the second conductive layer can be formed.
청구항 6에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 부도체인 기판 상에 복수 개의 나노선을 소정 간격으로 수직으로 세우는 제1 단계, 기판의 표면 및 복수 개의 나노선의 표면 상에 기판 및 복수 개의 나노선을 덮도록 유전층을 형성하는 제2 단계, 복수 개의 나노선의 사이이고, 또한, 기판의 표면 상에 형성된 유전층 상에, 기판과 평행으로 차례로 제1 전도층, 반도체층, 제2 전도층을 형성하는 제3 단계를 포함한다. According to a sixth aspect of the present invention, there is provided a method of manufacturing a vertical transistor device, the first step of erecting a plurality of nanowires vertically at predetermined intervals on a substrate which is a non-conductor, the substrate and the plurality of A second step of forming a dielectric layer to cover the line, between the plurality of nanowires, and further formed on the dielectric layer formed on the surface of the substrate, the first conductive layer, the semiconductor layer, the second conductive layer in order in parallel with the substrate It includes a third step.
따라서, 청구항 6에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 복수 개의 나노선을 수직으로 형성하여 주는 것에 의하여, 트랜지스터의 집적도를 향상시킬 수 있다.Therefore, the manufacturing method of the vertical transistor element which is invention of Claim 6 can improve the integration degree of a transistor by forming a some nanowire vertically.
청구항 7에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 청구항 6에 관한 발명인 수직형 트랜지스터 소자의 제조 방법에 있어서, 나노선은 게이트 전극이고, 제1 전도층 및 제2 전도층 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이다.The manufacturing method of the vertical transistor element which is invention of Claim 7 is a manufacturing method of the vertical transistor element which is invention of Claim 6 WHEREIN: A nanowire is a gate electrode, and any one of a 1st conductive layer and a 2nd conductive layer is a source. An electrode, and the other is a drain electrode.
따라서, 청구항 7에 관한 발명인 수직형 트랜지스터 소자의 제조방법은, 복 수 개의 나노선을 게이트 전극으로 구성하고, 제1 전도층 및 제2 전도층을 소스 및 드레인 전극으로 구성함에 의하여 복수 개의 나노선에 전압을 인가하여 소스 전극과 드레인 전극 사이에 전류를 흐를 수 있게 한다.Therefore, the manufacturing method of the vertical transistor element which is invention of Claim 7 consists of several nanowires as a gate electrode, and comprises a 1st conductive layer and a 2nd conductive layer as a source and a drain electrode, and consists of several nanowires. A voltage is applied to the current to allow a current to flow between the source electrode and the drain electrode.
청구항 8에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 청구항 6 또는 청구항 7에 관한 발명인 수직형 트랜지스터 소자의 제조 방법에 있어서, 나노선은 탄소 나노 튜브 또는 금속 산화물 나노선이다.The manufacturing method of the vertical transistor element which is invention of Claim 8 is a manufacturing method of the vertical transistor element which is invention of Claim 6 or 7, WHEREIN: A nanowire is a carbon nanotube or a metal oxide nanowire.
따라서, 청구항 8에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 나노선으로 탄소 나노 튜브 또는 금속 산화물 나노선을 사용하는 것에 의하여, 화학적으로 안정한 전계 효과 트랜지스터를 구성할 수 있다.Therefore, the manufacturing method of the vertical transistor element which is invention of Claim 8 can comprise a chemically stable field effect transistor by using a carbon nanotube or a metal oxide nanowire as a nanowire.
청구항 9에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 청구항 6에 관한 발명인 수직형 트랜지스터 소자의 제조 방법에 있어서, 유전층은, SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층이다. The method for manufacturing a vertical transistor device according to claim 9 is the method for manufacturing a vertical transistor device according to claim 6, wherein the dielectric layer comprises SiO 2 , SiN 4 , and is a polymer organic insulating layer or a polymer organic insulating layer It is the layer which apply | coated the inorganic nanoparticle to the layer.
따라서, 청구항 9에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 유전층으로 SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층을 형성하는 것에 의하여, 유전층의 유전율 및 절연특성을 향상시킬 수 있다.Thus, the inventors production method of a vertical-type transistor device according to claim 9, including SiO 2, SiN 4 with a dielectric layer, and the isolated polymer organic layer, or, or by that of forming a layer coated with an inorganic nano-particles in the polymer organic insulating layer The dielectric constant and insulation properties of the dielectric layer can be improved.
청구항 10에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 청구항 6 또는 청구항 7에 관한 발명인 수직형 트랜지스터 소자의 제조 방법에 있어서, 반도 체층은 유기물을 포함하고, 제1 전도층 및 제2 전도층은 전도성 고분자 물질을 포함하며, 제3 단계는 용액 공정으로 이루어진다.In the method for manufacturing a vertical transistor element as an invention according to claim 10, in the method for manufacturing a vertical transistor element as an invention according to claim 6 or 7, the semiconductor layer comprises an organic material, and the first conductive layer and the second conductive layer A conductive polymer material, and the third step consists of a solution process.
따라서, 청구항 10에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 유기물을 포함하는 반도체층과, 전도성 고분자 물질을 포함하는 제1 전도층 및 제2 전도층을 형성함에 의하여, 용액공정을 이용하여 반도체층과 제1 전도층 및 제2 전도층의 형성을 할 수 있다.Therefore, the manufacturing method of the vertical transistor element which is invention of Claim 10 is a semiconductor using a solution process by forming the semiconductor layer containing an organic substance, the 1st conductive layer and the 2nd conductive layer containing a conductive polymer material. The layer, the first conductive layer, and the second conductive layer can be formed.
청구항 11에 관한 발명인 수직형 트랜지스터 소자는, 전도체인 기판, 기판 상에 소정 간격으로 배열된 복수 개의 절연층, 복수 개의 절연층 상에 수직으로 세워진 복수 개의 나노선, 기판의 표면, 절연층의 표면 및 복수 개의 나노선의 표면 상에 기판 및 복수 개의 나노선을 덮도록 형성되는 유전층, 복수 개의 나노선의 사이이고, 또한, 기판의 표면 상에 형성된 유전층 상에, 기판과 평행으로 차례로 형성된 제1 전도층, 반도체층, 제2 전도층을 포함한다.The vertical transistor element of the invention according to claim 11 includes a substrate which is a conductor, a plurality of insulating layers arranged on the substrate at predetermined intervals, a plurality of nanowires vertically placed on the plurality of insulating layers, a surface of the substrate, and a surface of the insulating layer. And a dielectric layer formed to cover the substrate and the plurality of nanowires on the surfaces of the plurality of nanowires, the first conductive layer formed between the plurality of nanowires and sequentially formed in parallel with the substrate on the dielectric layer formed on the surface of the substrate. , A semiconductor layer, and a second conductive layer.
따라서, 청구항 11에 관한 발명인 수직형 트랜지스터 소자는, 복수 개의 나노선을 수직으로 형성하여 주는 것에 의하여, 트랜지스터의 집적도를 향상시킬 수 있다.Therefore, in the vertical transistor element of the invention according to claim 11, the integration degree of the transistor can be improved by forming a plurality of nanowires vertically.
청구항 12에 관한 발명인 수직형 트랜지스터 소자는, 청구항 11에 관한 발명인 수직형 트랜지스터 소자에 있어서, 나노선은 게이트 전극이고, 제1 전도층 및 제2 전도층 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이다. The vertical transistor element of the invention according to claim 12 is the vertical transistor element of the invention according to claim 11, wherein the nanowire is a gate electrode, one of the first conductive layer and the second conductive layer is a source electrode, and the other is It is a drain electrode.
따라서, 청구항 12에 관한 발명인 수직형 트랜지스터 소자는, 복수 개의 나노선을 게이트 전극으로 구성하고, 제1 전도층 및 제2 전도층을 소스 및 드레인 전 극으로 구성함에 의하여 복수 개의 나노선에 전압을 인가하여 소스 전극과 드레인 전극 사이에 전류를 흐를 수 있게 한다.Accordingly, in the vertical transistor device of the invention according to claim 12, the voltage is applied to the plurality of nanowires by configuring the plurality of nanowires as the gate electrodes and the first and second conductive layers as the source and drain electrodes. Is applied to allow current to flow between the source and drain electrodes.
청구항 13에 관한 발명인 수직형 트랜지스터 소자는, 청구항 11 또는 청구항 12에 관한 발명인 수직형 트랜지스터 소자는, 나노선은 탄소 나노 튜브 또는 금속 산화물 나노선이다.The vertical transistor element which is invention of Claim 13 is a vertical transistor element which is invention of Claim 11 or 12, A nanowire is a carbon nanotube or a metal oxide nanowire.
따라서, 청구항 13에 관한 발명인 수직형 트랜지스터 소자는, 나노선으로 탄소 나노 튜브 또는 금속 산화물 나노선을 사용하는 것에 의하여, 화학적으로 안정한 전계 효과 트랜지스터를 구성할 수 있다.Therefore, the vertical transistor element which is invention of Claim 13 can comprise chemically stable field effect transistor by using a carbon nanotube or a metal oxide nanowire as a nanowire.
청구항 14에 관한 발명인 수직형 트랜지스터 소자는, 청구항 11에 관한 발명인 수직형 트랜지스터 소자에 있어서, 유전층은, SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층이다.The vertical transistor device of the invention according to claim 14 is the vertical transistor device according to the invention of claim 11, wherein the dielectric layer comprises SiO 2 , SiN 4 , and the inorganic nanoparticles are formed on the polymer organic material insulating layer or the polymer organic material insulating layer. It is a coated layer.
따라서, 청구항 14에 관한 발명인 수직형 트랜지스터 소자는, 유전층으로 SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층을 형성하는 것에 의하여, 유전층의 유전율 및 절연특성을 향상시킬 수 있다.Therefore, the vertical transistor device of the invention according to claim 14 comprises SiO 2 , SiN 4 as a dielectric layer, and is formed of a polymer organic insulating layer or a layer coated with inorganic nanoparticles on the polymer organic insulating layer to form a dielectric layer. Dielectric constant and insulation property can be improved.
청구항 15에 관한 발명인 수직형 트랜지스터 소자는, 청구항 11 또는 청구항 12에 관한 발명인 수직형 트랜지스터 소자에 있어서, 반도체층은 유기물을 포함하고, 제1 전도층 및 제2 전도층은 전도성 고분자 물질을 포함한다.A vertical transistor device according to claim 15 is a vertical transistor device according to claim 11 or 12, wherein the semiconductor layer includes an organic material, and the first conductive layer and the second conductive layer include a conductive polymer material. .
따라서, 청구항 15에 관한 발명인 수직형 트랜지스터 소자는, 유기물을 포함하는 반도체층과, 전도성 고분자 물질을 포함하는 제1 전도층 및 제2 전도층을 형성함에 의하여, 용액공정을 이용하여 반도체층과 제1 전도층 및 제2 전도층의 형성을 할 수 있다.Therefore, the vertical transistor device of the invention according to claim 15 is formed by using a solution process by forming a semiconductor layer containing an organic material, a first conductive layer and a second conductive layer containing a conductive polymer material. The first conductive layer and the second conductive layer can be formed.
청구항 16에 관한 발명인 수직형 트랜지스터 소자의 제조방법은, 전도체인 기판 상에 소정 간격으로 복수 개의 절연층을 배열하는 제1 단계, 복수 개의 절연층 상에 복수 개의 나노선을 수직으로 세우는 제2 단계, 기판의 표면 및 복수 개의 나노선의 표면 상에 기판 및 복수 개의 나노선을 덮도록 유전층을 형성하는 제3 단계, 복수 개의 나노선의 사이이고, 또한, 기판의 표면 상에 형성된 유전층 상에, 기판과 평행으로 차례로 제1 전도층, 반도체층, 제2 전도층을 형성하는 제4 단계를 포함한다.The method of manufacturing a vertical transistor device according to claim 16 is a first step of arranging a plurality of insulating layers at predetermined intervals on a substrate which is a conductor, and a second step of vertically standing a plurality of nanowires on the plurality of insulating layers. And a third step of forming a dielectric layer to cover the substrate and the plurality of nanowires on the surface of the substrate and the surfaces of the plurality of nanowires, between the plurality of nanowires and further on the dielectric layer formed on the surface of the substrate. And a fourth step of sequentially forming the first conductive layer, the semiconductor layer, and the second conductive layer in parallel.
따라서, 청구항 16에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 복수 개의 나노선을 수직으로 형성하여 주는 것에 의하여, 트랜지스터의 집적도를 향상시킬 수 있다.Therefore, the manufacturing method of the vertical transistor element which is invention of Claim 16 can improve the integration degree of a transistor by forming a some nanowire perpendicularly | vertically.
청구항 17에 관한 발명인 수직형 트랜지스터 소자의 제조방법은, 청구항 16에 관한 발명인 수직형 트랜지스터 소자의 제조방법에 있어서, 나노선은 게이트 전극이고, 제1 전도층 및 제2 전도층 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이다.In the method for manufacturing a vertical transistor device according to the seventeenth aspect of the present invention, in the method for manufacturing a vertical transistor element according to the sixteenth aspect of the present invention, the nanowire is a gate electrode, and one of the first conductive layer and the second conductive layer is a source. An electrode, and the other is a drain electrode.
따라서, 청구항 17에 관한 발명인 수직형 트랜지스터 소자의 제조방법은, 복수 개의 나노선을 게이트 전극으로 구성하고, 제1 전도층 및 제2 전도층을 소스 및 드레인 전극으로 구성함에 의하여 복수 개의 나노선에 전압을 인가하여 소스 전극과 드레인 전극 사이에 전류를 흐를 수 있게 한다.Accordingly, in the method of manufacturing a vertical transistor element according to the invention of claim 17, the plurality of nanowires are constituted by a gate electrode, and the first conductive layer and the second conductive layer are constituted by source and drain electrodes. A voltage is applied to allow current to flow between the source and drain electrodes.
청구항 18에 관한 발명인 수직형 트랜지스터 소자의 제조방법은, 청구항 16 또는 청구항 17에 관한 발명인 수직형 트랜지스터 소자의 제조방법에 있어서, 나노선은 탄소 나노 튜브 또는 금속 산화물 나노선이다.In the method for manufacturing a vertical transistor element as an invention according to claim 18, in the method for manufacturing a vertical transistor element as an invention according to claim 16 or 17, the nanowire is a carbon nanotube or a metal oxide nanowire.
따라서, 청구항 18에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 나노선으로 탄소 나노 튜브 또는 금속 산화물 나노선을 사용하는 것에 의하여, 화학적으로 안정한 전계 효과 트랜지스터를 구성할 수 있다.Therefore, the method of manufacturing the vertical transistor element of the invention according to claim 18 can constitute a chemically stable field effect transistor by using carbon nanotubes or metal oxide nanowires as nanowires.
청구항 19에 관한 발명인 수직형 트랜지스터 소자의 제조방법은, 청구항 16에 관한 발명인 수직형 트랜지스터 소자의 제조방법에 있어서, 유전층은, SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층이고, 제3 단계는 용액 공정으로 이루어진다.A method for manufacturing a vertical transistor device according to claim 19 is the method for manufacturing a vertical transistor device according to claim 16, wherein the dielectric layer comprises SiO 2 , SiN 4 , and is a polymer organic insulating layer or a polymer organic insulating layer The inorganic nanoparticles are applied to the layer, and the third step is a solution process.
따라서, 청구항 19에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 유전층으로 SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층을 형성하는 것에 의하여, 유전층의 유전율 및 절연특성을 향상시킬 수 있다.Thus, the inventors production method of a vertical-type transistor device according to claim 19, including SiO 2, SiN 4 with a dielectric layer, and the isolated polymer organic layer, or, or by that of forming a layer coated with an inorganic nano-particles in the polymer organic insulating layer The dielectric constant and insulation properties of the dielectric layer can be improved.
청구항 20에 관한 발명인 수직형 트랜지스터 소자의 제조방법은, 청구항 16 또는 청구항 17에 관한 발명인 수직형 트랜지스터 소자의 제조방법에 있어서, 반도체층은 유기물을 포함하고, 제1 전도층 및 제2 전도층은 전도성 고분자 물질을 포 함하며, 제4 단계는 용액 공정으로 이루어진다.In the method for manufacturing a vertical transistor element as an invention according to claim 20, in the method for manufacturing a vertical transistor element as an invention according to claim 16 or 17, the semiconductor layer includes an organic material, and the first conductive layer and the second conductive layer are Conductive polymer material is included, and the fourth step consists of a solution process.
따라서, 청구항 20에 관한 발명인 수직형 트랜지스터 소자의 제조 방법은, 유기물을 포함하는 반도체층과, 전도성 고분자 물질을 포함하는 제1 전도층 및 제2 전도층을 형성함에 의하여, 용액공정을 이용하여 반도체층과 제1 전도층 및 제2 전도층의 형성을 할 수 있다. Therefore, the manufacturing method of the vertical transistor element which is invention of Claim 20 forms a semiconductor layer using a solution process by forming the semiconductor layer containing an organic substance, the 1st conductive layer and the 2nd conductive layer containing a conductive polymer material. The layer, the first conductive layer, and the second conductive layer can be formed.
상기한 바와 같이, 본 발명에 따른 수직형 트랜지스터에 의하면, 기판상에 세워진 나노선을 게이트 전극으로 형성하는 것에 의하여, 수직형 트랜지스터의 집적도를 높일 수 있는 효과가 있다.As described above, the vertical transistor according to the present invention has the effect of increasing the integration degree of the vertical transistor by forming the nanowires erected on the substrate as the gate electrode.
또한, 본 발명은 용액공정이 가능한 유기물을 유전층 및 반도체 층에 포함하는 것에 의하여, 수직형 트랜지스터의 제작이 용이하고, 장비의 사용을 최소화할 수 있으며, 공정 단가를 낮출 수 있는 효과가 있다.In addition, the present invention includes an organic material capable of performing a solution process in the dielectric layer and the semiconductor layer, thereby making it easy to manufacture a vertical transistor, minimizing the use of equipment, and reducing the process cost.
또한, 용액공정은 대면적 공정이 가능하며, 잉크젯 방법이나 프린팅 방법의 경우 반도체 물질의 낭비를 최소화할 수 있다. In addition, the solution process can be a large area process, and the inkjet method or printing method can minimize the waste of the semiconductor material.
또한, 용액공정은 저온공정이 가능하기 때문에 플라스틱 기판에도 쉽게 박막을 형성할 수 있다. In addition, since the solution process is a low temperature process, it is possible to easily form a thin film on the plastic substrate.
이상과 같은 본 발명에 대한 해결하고자 하는 과제, 과제 해결 수단, 효과 외의 구체적인 사항들은 다음에 기재할 실시예 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Specific matters other than the problem to be solved, the problem solving means, and the effects of the present invention as described above are included in the following embodiments and the drawings. Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. Like reference numerals refer to like elements throughout.
이하 본 발명의 실시예에 대하여 첨부한 도면을 참조하여 상세하게 설명하기로 한다. 다만, 첨부된 도면은 본 발명의 내용을 보다 쉽게 개시하기 위하여 설명되는 것일 뿐, 본 발명의 범위가 첨부된 도면의 범위로 한정되는 것이 아님은 이 기술분야의 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the accompanying drawings are only described in order to more easily disclose the contents of the present invention, but the scope of the present invention is not limited to the scope of the accompanying drawings that will be readily available to those of ordinary skill in the art. You will know.
도 1은 본 발명의 일 실시예에 따른 수직형 트랜지스터의 구조를 설명하기 위한 단면도이고, 도 2는 본 발명의 일 실시예에 따른 수직형 트랜지스터의 유전층에서 발생하는 유전분극현상에 의하여 채널이 형성되는 것을 설명하기 위한 도면이며, 도 3은 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 구조를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a structure of a vertical transistor according to an embodiment of the present invention, and FIG. 2 is a channel formed by a dielectric polarization phenomenon occurring in a dielectric layer of a vertical transistor according to an embodiment of the present invention. 3 is a cross-sectional view illustrating a structure of a vertical transistor according to another embodiment of the present invention.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 수직형 트랜지스터는, 부도체인 기판(100), 기판(100) 상에 소정 간격으로 수직으로 세워진 복수 개의 나노선(110), 기판(100)의 표면 및 복수 개의 나노선의 표면 상에 기판(100) 및 복수 개의 나노선(110)을 덮도록 형성되는 유전층(120), 복수 개의 나노선(110)의 사이이고, 또한, 기판(100)의 표면 상에 형성된 유전층(120) 상에, 기판(100)과 대략 평행으로 차례로 형성된 제1 전도층(160), 반도체층(150), 제2 전도층(140)을 포함한다.As shown in FIG. 1, a vertical transistor according to an exemplary embodiment of the present invention may include a
기판(100)은 부도체 물질을 포함하여 기판(100)에 수직으로 세워진 나노선(110)을 통해 전류가 흐르지 않도록 하여준다. 유리 기판, 플라스틱 기판 또는 그 기판 상에 미소 부분을 부도체 물질로 도핑한 기판이 사용될 수 있다. 또한, 이에 한정되지 않고, 반도체 업계에서 사용되고 있는 다양한 종류의 기판을 사용할 수도 있다.The
나노선(110)은 게이트 전극으로 사용되는 것으로서, 나노선(110)에 인가된 게이트 전압의 변화에 따라 소스 및 드레인 전극으로 흐르는 전류를 제어한다. 본 발명에서의 나노선(110)은 탄소 나노 튜브 또는 금속 산화물 나노선을 포함한다. 여기서, 카본 나노 튜브(carbon nano tubes)는 직경이 1 nm로 가늘고 전기 전도성이 양호하며 표면이 화학적으로 안정하므로, 전계를 방출하는 데 있어서 극히 우수한 소자이다. 또한, 카본 나노 튜브는 SWCNT(single wall carbon nano tube)과 MWCNT(multi wall carbon nano tube)로 분류되고, SWCNT는 그 결합구조상 반도체 또는 전도체로 사용되고, MWCNT는 일반적으로 전도체로 사용된다. 또한, 본 발명에서의 나노선(110)은 산화 아연 나노선 (zinc-oxide nanowires)과 같은 메탈옥사이드계의 나노선을 사용할 수 있다. 따라서, 기판(100)상에 세워진 나노선(110)을 게이트 전극으로 형성하는 것에 의하여, 수직형 트랜지스터의 집적도를 높일 수 있다.The
유전층(120)은 SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층이다. 따라서, 유전층(120)은 고분자 유기물 절연층으로 되어 있어 용액공정으로 형성될 수 있다. 한편, 소자에 가장 많이 쓰여진 유전체는, 절연율이 높고 기판으로 가장 많이 쓰여진 Si 위에 쉽게 형성할 수 있는 SiO2, SiN4이다. 또한, 유전율과 더불어 절연 특성이 좋아야 한다. 누설 전류는 유전체 양단에 모인 전하를 중화시키는 작용을 하므로 장시간 전하를 유지하지 못하고 자주 리프레쉬(refresh) 해주어야 하는 구동상 문제를 야기하게 된다. 이에 본 발명은 유전율 및 절연 특성이 좋은 SiO2, SiN4를 포함하고 있는 고분자 유기물 절연층 또는 그 고분자 유기물 절연층에 무기 나노 파티클을 도포한 유전층(120)을 사용하고 있다. 이와 같은 유전층(120)을 형성한 트랜지스터의 동작 원리를 살펴보면, 게이트에 전압을 인가하여 이 인가된 전압으로 인해 유전체 양단에 전하들이 모이고, 이 전하들로 인한 전기장(전계)이 축적층과 공핍층을 만드는 것이다. 이를 유전분극 현상이라 한다. 이는 H영역에서 발생하게 되는데, 도 2에서 상세하세 설명하기로 한다. 한편, 유전율이 크다는 것은 낮은 전압에서도 많은 전하를 유전체 양단에 모을 수 있다는 것을 의미하는 것이고, 이는 낮은 전압에서 소자를 구동할 수 있다는 것을 의미한다. 또한, 본 발명에서의 유전층(120)은 유기물질을 포함하여 유전층(120)의 형성과정을 용액공정으로 수행할 수도 있다.The
제1 전도층(160) 및 제2 전도층(140)은 그 중 어느 하나의 층이 소스 전극이고, 나머지 하나의 층이 드레인 전극이다. 제1 전도층(160) 및 제2 전도층(140)은 전도성 고분자 물질을 포함하여 용액공정으로 형성될 수 있다. 또한, 금속 플레이크, 페이스트 등을 포함할 수도 있다. 고분자 전도성 물질 혹은 금속 플레이크, 페이스트 등을 포함하여, 이러한 물질로 트랜지스터의 소스 및 드레인 전극을 형성한 다. 여기서, 고분자 전도성 물질은 용액화하기 쉬워 용액공정을 이용할 수 있기 때문에, 제조 공정을 획기적으로 개선할 수 있는 물질이다. 또한, 금속 플레이크는 티타늄, 니켈-코발트 등 서로 다른 성분으로 이루어진 복합체인데, 저항 성분이 작은 금속에 대하여 상대적으로 더 저항이 작은 다른 금속을 적층하여 접촉 저항을 낮출 수 있다. 페이스트는 금속분말, 금속산화물 분말, 유리분말, 수지 및 가소제, 용제, 계면활성제 등을 균일하게 혼합한 물질로서, 스크린 인쇄법에 의하여 후막으로 형성된다.One of the first
반도체층(150)은 유기물을 포함한다. 수직형 트랜지스터는 반도체층(150)이 용액공정으로 제작 가능하도록 유기물을 사용하기 때문에 어큐뮬레이션 모드(accumulation mode)에서 작동을 하게 된다. 한편, 수직형 트랜지스터는 p-type과 n-type으로 구분된다. p-type의 경우에는 주된 수송체가 홀(hole)이 되지만, n-type의 경우에는 전자가 된다. 본 발명에서 사용되는 유기물의 예로서, 현재 p-type 반도체에서 고분자 유기물로 많이 사용되는 펜타센을 예를 들어 설명하기로 한다. 펜타센(pentacene)은 한 줄로 정렬된 5개의 벤젠 고리로 구성되어 있는, 폴리아센류에 속하는 것으로 충분히 큰 공액화된 영역과 양전극 간에 규칙적인 배열로 인해 캐리어(carrier)의 이동이 빠르다. 펜타센은 유기 반도체 채널재료로 많이 사용되며, 용액 가공으로 소자를 형성할 수 있다. The
도 2는 본 발명의 일 실시예에 따른 수직형 트랜지스터의 유전층에서 발생하는 유전분극현상을 설명하기 위한 도면이다.2 is a diagram for describing a dielectric polarization phenomenon occurring in a dielectric layer of a vertical transistor according to an exemplary embodiment of the present invention.
도 2에 나타난 바와 같이, 본 발명의 일 실시예에 따른 수직형 트랜지스터 (예를 들면, p-type의 트랜지스터)의 동작은, 도 1의 H영역을 그 예로 하여 설명하기로 한다. 우선, 게이트 전극의 역할을 하는 나노선(110)에 전압을 걸어주게 되면 유전층(120)에 의해 유전분극 현상이 발생하게 된다. 이때, 반도체층(150)과 유전층(120)사이에 유전분극 현상에 의하여 홀 채널(300)이 형성되고, 이 홀 채널(300)을 통하여 소스 전극과 드레인 전극 사이에 전류가 흐르게 된다.As shown in FIG. 2, the operation of a vertical transistor (for example, a p-type transistor) according to an embodiment of the present invention will be described with reference to the H region of FIG. 1 as an example. First, when a voltage is applied to the
도 3은 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 구조를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a structure of a vertical transistor according to another embodiment of the present invention.
도 3에 나타난 바와 같이, 본 발명의 다른 실시예에 따른 수직형 트랜지스터는 전도체인 기판(200), 기판(200) 상에 소정 간격으로 배열된 복수 개의 절연층(230), 복수 개의 절연층(230) 상에 수직으로 세워진 복수 개의 나노선(210), 기판(200)의 표면, 절연층(230)의 표면 및 복수 개의 나노선(210)의 표면 상에 기판(200) 및 복수 개의 나노선(210)을 덮도록 형성되는 유전층(220), 복수 개의 나노선(210)의 사이이고, 또한, 기판(200)의 표면 상에 형성된 유전층(220) 상에, 기판(200)과 대략 평행으로 차례로 형성된 제1 전도층(260), 반도체층(250), 제2 전도층(240)을 포함한다.As shown in FIG. 3, a vertical transistor according to another embodiment of the present invention includes a
기판(200)은 전도체 물질을 포함하고, 실리콘 기판, 금속 기판 또는 그 기판에 미소 부분을 도핑한 기판을 사용한다. 또한, 이에 한정되지 않고, 반도체 업계에서 사용되고 있는 다양한 종류의 기판을 사용할 수도 있다.The
절연층(230)은 전도체인 기판(200)상에 소정 간격으로 배열되고, 절연층(230) 상에 수직으로 세워진 나노선(210)을 통하여 전류가 흐르지 않도록 하게 한다.The insulating
나노선(210), 유전층(220), 제1 전도층(260), 반도체층(250), 제2 전도층(240)의 구조와 이를 구성하는 물질은 도 1의 설명을 참조하기로 한다.The structure of the
이하, 상기와 같이 구성된 본 발명의 실시예에 따른 수직형 트랜지스터를 제작하는 방법에 대하여 도 4 및 도 5를 참조하여 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a vertical transistor according to an exemplary embodiment of the present invention configured as described above will be described in detail with reference to FIGS. 4 and 5.
도 4는 도 1에 나타난 본 발명의 일 실시예에 따른 수직형 트랜지스터를 제작하는 공정을 설명하기 위한 순서도이고, 도 5는 도 3에 나타난 본 발명의 다른 실시예에 따른 수직형 트랜지스터를 제작하는 공정을 설명하기 위한 순서도이다.4 is a flowchart illustrating a process of fabricating a vertical transistor according to an embodiment of the present invention shown in FIG. 1, and FIG. 5 is a diagram of manufacturing a vertical transistor according to another embodiment of the present invention shown in FIG. 3. It is a flowchart for demonstrating a process.
도 4에 나타난 바와 같이, 본 발명의 일 실시예에 따른 수직형 트랜지스터를 제작하는 공정은, 부도체인 기판 상에 복수 개의 나노선을 소정 간격으로 수직으로 세우는 제1 단계(S100), 기판의 표면 및 복수 개의 나노선의 표면 상에 기판 및 복수 개의 나노선을 덮도록 유전층을 형성하는 제2 단계(S110), 복수 개의 나노선의 사이이고, 또한, 기판의 표면 상에 형성된 유전층 상에, 기판과 대략 평행으로 차례로 제1 전도층, 반도체층, 제2 전도층을 형성하는 제3 단계(S120 ~ S140)를 포함한다.As shown in FIG. 4, in the process of manufacturing a vertical transistor according to an embodiment of the present invention, a first step S100 of vertically standing a plurality of nanowires on a non-conductive substrate at predetermined intervals, the surface of the substrate And a second step (S110) of forming a dielectric layer to cover the substrate and the plurality of nanowires on the surfaces of the plurality of nanowires, between the plurality of nanowires and further on the dielectric layer formed on the surface of the substrate. And a third step (S120 ˜ S140) of sequentially forming the first conductive layer, the semiconductor layer, and the second conductive layer in parallel.
제1 단계(S100)에서는 부도체 물질을 포함하는 기판상에 수직으로 복수 개의 나노선을 세운다. 복수 개의 나노선은, 다공성 나노 템플레이트와 같은 수단을 이용하여 자발적으로 형성되는 나노 기공 안에 수직방향으로 성장시키는 방식을 이용하거나, 단결정 기판위에 위치 선택적으로 또는 규칙적으로 배열된 나노선을 수직방향으로 성장시키는 방식 등을 이용하여, 성장된 나노선이 소정 간격으로 세워진 것이다. In the first step S100, a plurality of nanowires are vertically placed on a substrate including a nonconductive material. The plurality of nanowires may be grown vertically in nanopores that are spontaneously formed by means such as porous nano templates, or may be grown vertically on a single crystal substrate by selectively or regularly arranged nanowires. By using such a method, the grown nanowires are erected at predetermined intervals.
제2 단계(S110)에서는, 유전층이 부도체 기판과 복수 개의 나노선의 표면을 덮도록 형성된다. 유전층은 SiO2, SiN4를 포함하고, 고분자 유기물 절연층이거나 또는 고분자 유기물 절연층에 무기 나노 파티클을 도포한 층이다. 또한, 유전층은 고분자 유기물을 포함하여 용액공정 즉, 스핀 코팅 또는 잉크젯으로 형성될 수 있다. In a second step S110, a dielectric layer is formed to cover the surfaces of the non-conductive substrate and the plurality of nanowires. The dielectric layer includes SiO 2 , SiN 4 , and is a polymer organic insulating layer or a layer coated with inorganic nanoparticles on the polymer organic insulating layer. In addition, the dielectric layer may be formed by a solution process, that is, spin coating or inkjet, including a polymer organic material.
제3 단계(S120 ~ S140)에서는, 복수 개의 나노선 사이에 부도체 기판과 평행하게 순차적으로 제1 전도층을 형성하고(S120), 제1 전도층 상에 반도체층을 형성하고(S130), 반도체층 상에 제2 전도층을 형성한다(S140). 또한, 기판의 표면상에 형성된 유전층 상에 형성되어야 한다. In the third step S120 to S140, a first conductive layer is sequentially formed in parallel with the non-conductive substrate between the plurality of nanowires (S120), and a semiconductor layer is formed on the first conductive layer (S130). A second conductive layer is formed on the layer (S140). It should also be formed on the dielectric layer formed on the surface of the substrate.
제1 전도층 및 제2 전도층은 그 중 어느 하나의 층이 소스 전극이고, 나머지 하나의 층이 드레인 전극이다. 제1 전도층 및 제2 전도층은 전도성 고분자 물질을 포함하여 용액공정으로 형성될 수 있다. 또한, 금속 플레이크, 페이스트 등을 포함할 수도 있다. One of the first conductive layer and the second conductive layer is a source electrode, and the other one is a drain electrode. The first conductive layer and the second conductive layer may be formed by a solution process including a conductive polymer material. It may also contain metal flakes, pastes and the like.
반도체 층은 유기물을 포함하여 용액공정으로 제작할 수 있다. 여기서, 유기물을 포함하는 반도체층을 형성하는 방법으로는, 크게 진공열 증착과, 용매에 유기물을 녹여 회전도포나 잉크젯 방법, 스크린 프린트나 딥핑(dipping) 등의 방법을 이용하는 용액공정이 있다. 용액공정은 진공 장비의 사용을 최소화함으로써, 공정 단가를 낮출 수 있고, 대면적 공정이 가능하며, 잉크젯 방법이나 프린팅 방법의 경우 반도체 물질의 낭비를 최소화할 수 있다. 또한, 용액공정은 저온공정이 가능하 기 때문에 플라스틱 기판에도 쉽게 박막을 형성할 수 있다. The semiconductor layer may be manufactured by a solution process including an organic material. Here, as a method of forming a semiconductor layer containing an organic substance, there are largely a vacuum heat deposition and a solution process using a method such as rotating coating, inkjet method, screen printing, dipping or the like by dissolving the organic substance in a solvent. By minimizing the use of vacuum equipment, the solution process can lower the cost of the process, enable the large-area process, and minimize the waste of semiconductor materials in the case of the inkjet method or the printing method. In addition, since the solution process can be a low temperature process, it is possible to easily form a thin film on the plastic substrate.
도 5에 나타난 바와 같이, 본 발명의 다른 실시예에 따른 수직형 트랜지스터를 제작하는 공정은, 전도체인 기판 상에 소정 간격으로 복수 개의 절연층을 배열하는 제1 단계(S200), 복수 개의 절연층 상에 복수 개의 나노선을 수직으로 세우는 제2 단계(S210), 기판의 표면 및 복수 개의 나노선의 표면 상에 기판 및 복수 개의 나노선을 덮도록 유전층을 형성하는 제3 단계(S220), 복수 개의 나노선의 사이이고, 또한, 기판의 표면 상에 형성된 유전층 상에, 기판과 대략 평행으로 차례로 제1 전도층, 반도체층, 제2 전도층을 형성하는 제4 단계(S230 ~ S250)를 포함한다.As shown in FIG. 5, a process of fabricating a vertical transistor according to another exemplary embodiment of the present invention includes a first step (S200) of arranging a plurality of insulating layers at predetermined intervals on a substrate as a conductor, and a plurality of insulating layers. A second step S210 of vertically standing the plurality of nanowires on the surface; a third step S220 of forming a dielectric layer covering the substrate and the plurality of nanowires on the surface of the substrate and the surfaces of the plurality of nanowires; And a fourth step (S230 ˜ S250) of forming the first conductive layer, the semiconductor layer, and the second conductive layer in sequence between the nanowires and on the dielectric layer formed on the surface of the substrate, substantially in parallel with the substrate.
제1 단계(S200)에서는 전도체 물질을 포함하는 기판상에 절연층을 소정 간격으로 배열한다.In the first step S200, insulating layers are arranged on the substrate including the conductor material at predetermined intervals.
제2 단계(S210)에서는 절연층 상에 수직으로 복수 개의 나노선을 세운다. 절연층 상에 수직으로 세워진 나노선을 통하여 전류가 흐르지 않게 하기 위함이다.In a second step (S210), a plurality of nanowires are erected vertically on the insulating layer. This is to prevent current from flowing through the nanowires vertically placed on the insulating layer.
제3 단계(S220) 및 제 4단계(S230 ~ S240)는 도 4에 나타난 제2 단계(S110) 및 제3 단계(S120 ~ S140)와 동일한 과정을 거치게 되므로, 이에 관하여는 도 4에 대한 상술의 기재를 참조하기로 한다.Since the third step S220 and the fourth step S230 to S240 are subjected to the same process as the second step S110 and the third step S120 to S140 shown in FIG. 4, the detailed description of FIG. Reference is made to the description.
상기한 바와 같이, 본 발명에 따른 수직형 트랜지스터에 의하면, 용액공정이 가능한 유기물을 유전층 및 반도체 층에 포함시키는 것에 의하여, 수직형 트랜지스터의 제작이 용이하고, 제작비용을 줄일 수 있다.As described above, according to the vertical transistor according to the present invention, by including an organic material capable of a solution process in the dielectric layer and the semiconductor layer, the vertical transistor can be easily manufactured and the manufacturing cost can be reduced.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체 적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.As such, the technical configuration of the present invention described above can be understood by those skilled in the art that the present invention can be implemented in other specific forms without changing the technical spirit or essential features of the present invention.
그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the exemplary embodiments described above are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the following claims rather than the detailed description, and the meaning and scope of the claims and their All changes or modifications derived from equivalent concepts should be construed as being included in the scope of the present invention.
도 1은 본 발명의 일 실시예에 따른 수직형 트랜지스터의 구조를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a structure of a vertical transistor according to an embodiment of the present invention.
도 2는 본 발명의 일 실시예에 따른 수직형 트랜지스터의 유전층에서 발생하는 유전분극현상에 따라 채널이 형성되는 것을 설명하기 위한 도면.2 is a view for explaining that the channel is formed according to the dielectric polarization phenomenon occurring in the dielectric layer of the vertical transistor according to an embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 구조를 설명하기 위한 단면도. 3 is a cross-sectional view illustrating a structure of a vertical transistor according to another embodiment of the present invention.
도 4는 도 1에 나타난 본 발명의 일 실시예에 따른 수직형 트랜지스터를 제작하는 공정을 설명하기 위한 순서도.4 is a flowchart illustrating a process of manufacturing a vertical transistor according to an embodiment of the present invention shown in FIG. 1.
도 5는 도 3에 나타난 본 발명의 다른 실시예에 따른 수직형 트랜지스터를 제작하는 공정을 설명하기 위한 순서도. FIG. 5 is a flowchart illustrating a process of manufacturing a vertical transistor according to another embodiment of the present invention shown in FIG. 3.
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