KR100788356B1

KR100788356B1 - 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기

Info

Publication number: KR100788356B1
Application number: KR1020060104258A
Authority: KR
Inventors: 김민환
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-10-26
Filing date: 2006-10-26
Publication date: 2008-01-02
Also published as: TW200828804A; JP2008109667A; TWI351174B; JP4764400B2; CN101174793A; DE102007049001A1; CN101174793B; US20080100341A1; US7683667B2

Abstract

본 발명은 하나의 전압원을 사용하면서도 저전압과 고전압의 레벨 차이가 큰 경우에도 동작 특성이 우수하고 손쉬운 설계가 가능한 레벨 변환기에 관한 것으로, 본 발명에 따른 레벨 변환기는 저전압 전원으로 동작하는 회로 블록과 연결되어 있는 입력 단자와, 고전압 전원으로 동작하는 회로 블록과 연결되어 있는 출력 단자 사이에서 전압 레벨을 변환하며, (A) 고전압 전원과 접지 사이에 인버터 형태로 연결되며 출력 노드가 상기 출력 단자와 연결되는 풀업 PMOS 및 풀 다운 NMOS와, (B) 풀업 PMOS와 풀다운 NMOS의 입력과 연결되는 제어 노드와, (C) 입력 단자의 전압 레벨에 따라 상기 제어 노드를 상기 고전압 전원 또는 접지와 연결하는 입력 게이트와, (D) 제어 노드와 입력 게이트 사이에 연결되는 제1 피드백 체인으로서, 입력 단자의 전압 레벨이 하이 레벨일 때 입력 게이트가 제어 노드를 접지와 연결할 경우에는, 입력 게이트와 고전압 전원 사이의 연결을 차단하는 제1 피드백 체인을 포함한다. 이 레벨 변환기는 출력 단자와 제어 노드 사이에 연결되는 제2 피드백 체인으로서, 상기 입력 단자의 전압 레벨이 로(low) 레벨일 때 상기 입력 게이트가 제어 노드를 고전압 전원과 연결할 경우에는, 상기 제어 노드를 고전압 전원과 연결하는 제2 피드백 체인을 더 포함할 수 있다.

레벨 변환기, 피드백 체인

Description

전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기{Level Shifter Having a Single Voltage Source and Capable of Shifting between Wide Difference of Voltage Levels}

도 1은 종래 레벨 변환기로서 미국공개특허 제2005/0110519호에 개시되어 있는 레벨 변환기의 회로도.

도 2는 종래 레벨 변환기로서 미국특허 제6,717,452호에 개시되어 있는 레벨 변환기의 회로도.

도 3은 종래 레벨 변환기로서 미국특허 제7,009,424호에 기재되어 있는 레벨 변환기의 회로도.

도 4는 본 발명의 제1 구현예에 따른 레벨 변환기의 회로도.

도 5는 본 발명의 제2 구현예에 따른 레벨 변환기의 회로도.

도 6은 본 발명의 제3 구현예에 따른 레벨 변환기의 회로도.

도 7은 본 발명의 제1 구현예 또는 제2 구현예에 따라 개발된 레벨 변환기 셀이 포함된 라이브러리를 이용하여 반도체 소자를 설계하는 과정을 설명하는 흐름도.

본 발명은 반도체 기술에 관한 것으로서, 좀 더 구체적으로는 하나의 전압원을 사용하면서도 저전압과 고전압의 레벨 차이가 큰 경우에도 동작 특성이 우수하고 손쉬운 설계가 가능한 레벨 변환기에 관한 것이다.

하나의 칩에 메모리 소자와 논리 소자 및 반도체 IP 등을 통합한 SoC(System on Chip)와 같은 집적회로 소자에서는 전력 소비를 줄이기 위한 가장 좋은 수단으로 다양한 전압을 사용하는데, 각각의 소자들이 데이터를 주고받기 위해서는 상대방 소자의 동작 전압 레벨로 데이터의 출력 레벨을 바꾸는 레벨 변환기(level shifter 또는 level translator)가 필요하다.

예컨대, 하나의 칩 내에 1.2V의 전압으로 동작하는 소자와 1.5V 전압으로 동작하는 소자에 대해 동일한 외부 전원 V_DDL, V_DDH과 접지 (GND 또는 VSS)가 공급되는 경우, 저전압 동작 소자가 고전압 동작 소자로 데이터를 출력하려면 레벨 변환기를 통해 저전압을 고전압으로 변환해야 한다. 이와 마찬가지로 고전압 동작 소자가 저전압 동작 소자로 데이터를 출력할 때에도 레벨 변환기를 통해 고전압의 데이터를 저전압의 데이터로 바꾸어야 한다.

도 1은 종래 레벨 변환기의 회로도로서 2005년 5월 26일에 공개된 미국공개특허 제2005/0110519호 "Single Supply Level Converter"에 나타나 있다. 도 1의 종래 레벨 변환기는 입력 단자(10)에 연결된 입력 인버터(PMOS(16)와 NMOS(18))와 출력 단자(20)에 연결된 출력 인버터(PMOS(22), NMOS(24))를 포함하며, 입력 인버 터와 출력 인버터는 모두 접지와 VDDH 사이에 연결되어 있다. 즉, 도 1의 종래 레벨 변환기는 고전압 VDDH만 사용하고 저전압 VDDL은 사용하지 않으면서, 저전압의 입력 레벨을 고전압의 출력 레벨로 변환할 수 있다. 이러한 레벨 변환이 가능한 이유는 입력 인버터를 구성하는 PMOS(16)의 소소(즉, 노드 N2)가 다이오드 형태로 구성된 NMOS(12)를 통해 VDDH와 연결되어 있기 때문이다. 즉, PMOS(16)의 소소는 NMOS(12)의 문턱 전압(Vt)만큼 감소된 VDDH 레벨의 전압을 공급받기 때문에, 입력 인버터에 저전압(VDDL)을 공급하는 것과 동일한 효과를 얻을 수 있다. 한편, 입력 인버터를 구성하는 PMOS(16)의 소소는 PMOS(14)를 통해서도 VDDH와 연결되어 있으며, 이 PMOS(14)의 게이트는 출력 단자(20)와 연결되어 있어서, 출력 단자(20)가 로 레벨일 때(즉, 입력 단자(10)에 로 레벨 신호가 입력될 때) 턴온되어, 누설 전류를 줄인다.

도 1의 레벨 변환기는 하나의 전압만 사용하고 누설 전류 특성이 우수하다는 장점이 있으나, 저전압 전원과 고전압 전원 사이의 전압차가 큰 경우에는 레벨 변환이 불안하거나 오동작을 할 수 있다는 문제가 있다. 왜냐하면, NMOS(12)의 게이트와 드레인을 VDDH에 공통으로 접속한 다이오드 구조로 인해 노드 N2의 전압 레벨(즉, 저전압 레벨 VDDL)이 NMOS(12)의 문턱 전압에 의해 제한되기 때문이다. 따라서, 다이오드 구조로 된 NMOS(12)의 문턱 전압이 레벨 변환기의 동작에 영향을 미치게 된다. 또한, 도 1의 레벨 변환기는 NMOS(12)의 게이트가 고전압 전원(VDDH)에 바로 연결되어 있기 때문에, 정전기 방전(ESD: Electro-Static Discharge)에 취약하다는 문제가 있다.

도 2는 종래 레벨 변환기로서 2004년 4월 6일에 공개된 미국특허 제6,717,452호 "Level Shifter"에 나타나 있다.

도 2에서 NMOS(32, 38)와 PMOS(34, 36)는 NOR 게이트를 구성한다. 홀드 신호(Hold)가 하이(high)일 때 NOR 게이트의 출력 노드 N1은 로(low) 레벨로 고정된다. 홀드 신호가 로일 때 NOR 게이트의 출력 노드 N1은 입력 신호 IN가 반전된 값으로 된다. 또 다른 NOR 게이트는 NMOS(40, 42)와 PMOS(44, 46)에 의해 형성되는데, 이 NOR 게이트에 입력되는 홀드 신호가 하이이면, 출력 노드 N2는 로로 고정되고 홀드 신호가 로이면 출력 노드 N2는 입력 신호 IN와 동일한 값으로 된다. PMOS(48)/NMOS(52)와 PMOS(54)/NMOS(56)는 교차 결합 인버터를 구성하며, 저장 셀의 역할을 한다. 홀드 신호가 하이이면, 앞에서 설명한 2개의 NOR 게이트는 출력 값이 로가 되어 NMOS(50)와 NMOS(58)는 턴오프되며, 따라서 교차 결합 인버터는 출력 신호 OUT의 상태를 유지한다. 한편, 홀드 신호가 로이면 출력 노드 N1은 하이가 되어 NMOS(58)가 턴온되고 따라서 출력 신호 OUT은 접지로 풀다운된다. 이것은 PMOS(48)/NMOS(52)로 구성된 인버터에 의해 더 강화된다. 한편, 출력 노드 N2는 홀드 신호가 로일 때 하이가 되어 NMOS(50)가 턴온되고 PMOS(54)/NMOS(56)로 구성된 인버터에 대한 입력이 로가 되고, 따라서 출력 신호 OUT은 하이가 된다. 이것은 PMOS(48)/NMOS(52)에 의해 더 강화된다.

도 2의 종래 레벨 변환기는 저전압 전원 Vdd과 고전압 전원 Vdd_H 2개를 사용하기 때문에, 셀의 설계와 구현 과정에서 많은 제약이 있다. 우선, 셀을 설계할 때 낮은 전압과 높은 전압의 전원이 필요하므로, 셀의 크기가 커진다는 문제가 있 다. 또한 셀을 어디에 배치하든 저전압 전원과 고전압 전원을 모두 연결해 주어야 한다. 이러한 제약 때문에, 셀은 낮은 전압으로 동작하는 회로 블록이나 높은 전압으로 동작하는 회로 블록의 경계에 배치할 수밖에 없다. 또한 전원과 연결되는 전원 라인이 라우팅 영역을 차지하므로 라우팅 측면에서도 불리하다. 또한, 셀이 놓이는 블록은 외부의 신호가 셀로부터 시작해야 하므로 P&R(Place and Route)를 할 때에도 저전압 전원에 의한 파워 라우팅으로 인해 추가 면적이 필요하고 셀의 위치에 대한 제약으로 라우팅에 제약이 생기는 단점이 있다.

도 3은 종래 레벨 변환기로서 2006년 3월 7일에 공개된 미국특허 제7,009,424호 "Single Supply Level Shifter"에 나타나 있다.

도 3의 종래 레벨 변환기는 고전압 전원 VDDA 및 입력 단자 IN에 연결되는 입력단(60)과 고전압 전원 VDDA 및 출력 단자 OUT에 연결되는 출력단(62)으로 구성되어 있다. 입력단(60)은 NMOS(64), PMOS(66) 및 커패시터(68)로 구성되고, 출력단(62)은 2개의 NMOS(70, 72)와 2개의 PMOS(74, 76)로 구성되어 있다. 입력 단자 IN의 신호가 하이(즉, VDD)이면 출력단(62)의 NMOS(72)가 턴온되어 NNOS(72)의 드레인은 기준 전압 VREF로 풀다운된다. 그러면, 입력단(60)의 PMOS(66)가 턴온되어 NMOS(64)의 게이트 노드가 VDD로 풀업되고, 출력단(62)의 NMOS(70)가 턴온되어 출력 단자 OUT는 VDDA로 된다. 즉, 저전압 레벨의 입력 신호 IN가 고전압 레벨의 출력 신호 OUT로 변환된다. 그 다음, 입력 신호 IN가 로 레벨로 떨어지면, NMOS(64)의 게이트 노드는 초기에는 VDD를 유지한다. 따라서 턴온 상태인 NMOS(64)를 통해 출력 신호 OUT는 로 레벨로 떨어진다. 입력단(60)의 PMOS(66)는 출력 단자 OUT가 완전히 방전되기 전에 NMOS(64)가 턴오프되는 것을 방지한다. 이와 동시에 출력단(62)의 NMOS(70)는 턴온되어 출력 단자 OUT의 방전을 위한 양의 피드백(positive feedback)을 제공한다.

이처럼 도 3의 레벨 변환기는 하나의 전원을 사용하면서 입력과 출력 사이의 레벨 변환이 가능하도록 하지만, 기준 전압 VREF를 위한 추가 회로가 필요하다는 단점이 있다. 이러한 추가 회로는 표준 셀을 설계할 때 면적에 대한 효율성을 떨어뜨릴 뿐만 아니라, 기준 전압 VREF에 연결되는 신호의 라우팅 효율이 나빠지는 결과를 초래한다.

본 발명의 목적은 종래 레벨 변환기의 문제점을 극복하여, 표준 셀로 구현할 수 있을 정도로 간단하면서도 하나의 전원만으로 레벨 변환이 가능한 레벨 변환기를 제공하는 것이다.

본 발명의 다른 목적은 입출력 사이의 전압 레벨이 크게 차이가 나더라도 안정적인 동작이 가능한 레벨 변환기를 제공하는 것이다.

본 발명에 따른 레벨 변환기는 저전압 전원으로 동작하는 회로 블록과 연결되어 있는 입력 단자와, 고전압 전원으로 동작하는 회로 블록과 연결되어 있는 출력 단자 사이에서 전압 레벨을 변환하며, (A) 고전압 전원과 접지 사이에 인버터 형태로 연결되며 출력 노드가 상기 출력 단자와 연결되는 풀업 PMOS 및 풀 다운 NMOS와, (B) 풀업 PMOS와 풀다운 NMOS의 입력과 연결되는 제어 노드와, (C) 입력 단자의 전압 레벨에 따라 상기 제어 노드를 상기 고전압 전원 또는 접지와 연결하는 입력 게이트와, (D) 제어 노드와 입력 게이트 사이에 연결되는 제1 피드백 체인으로서, 입력 단자의 전압 레벨이 하이 레벨일 때 입력 게이트가 제어 노드를 접지와 연결할 경우에는, 입력 게이트와 고전압 전원 사이의 연결을 차단하는 제1 피드백 체인을 포함한다. 이 레벨 변환기는 출력 단자와 제어 노드 사이에 연결되는 제2 피드백 체인으로서, 상기 입력 단자의 전압 레벨이 로 레벨일 때 상기 입력 게이트가 제어 노드를 고전압 전원과 연결할 경우에는, 상기 제어 노드를 고전압 전원과 연결하는 제2 피드백 체인을 더 포함할 수 있다.

본원의 제1 발명에 따르면, 상기 입력 게이트는, 게이트가 입력 단자와 연결되고 소스가 고전압 전원과 연결되며 드레인은 상기 제1 피드백 체인을 통해 제어 노드와 연결되어 있는 제1 PMOS 트랜지스터와, 게이트가 입력 단자와 연결되고 소스가 접지와 연결되며 드레인은 제어 노드와 연결되어 있는 제1 NMOS 트랜지스터로 구성된다. 여기서, 제1 피드백 체인은 게이트가 제어 노드와 연결되고 드레인은 접지와 연결되는 제2 PMOS와, 소스가 제어 노드와 연결되고 드레인은 제1 PMOS의 드레인과 연결되는 제2 NMOS를 포함하며, 상기 제2 PMOS의 소스는 제2 NMOS의 게이트에 연결되어 있다.

본원의 제2 발명에 따르면, 상기 입력 게이트는, 게이트가 입력 단자와 연결되고 소스가 고전압 전원과 연결되며 드레인은 상기 제1 피드백 체인을 통해 제어 노드와 연결되어 있는 제2-1 PMOS 트랜지스터와, 게이트가 인에이블 단자와 연결되고 소스가 고전압 전원과 연결되며 드레인은 상기 제1 피드백 체인을 통해 제어 노 드와 연결되어 있는 제2-2 PMOS 트랜지스터와, 게이트가 입력 단자와 연결되고 소스는 접지와 연결되어 있는 제2-1 NMOS 트랜지스터와, 게이트가 상기 인에이블 단자와 연결되고 소스가 상기 제2-1 NMOS 트랜지스터의 드레인과 연결되며 드레인이 제어 노드와 연결되어 있는 제2-1 NMOS 트랜지스터로 구성되어 있다.

구현예

이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.

도 4는 본 발명의 제1 구현예에 따른 레벨 변환기의 회로도이다.

제1 구현예에 따른 레벨 변환기(100)는 버퍼형 레벨 변환기이다. 레벨 변환기(100)의 입력 단자(102)는 저전압 전원(VDDL)으로 동작하는 회로 블록과 연결되고 출력 단자(126)는 고전압 전원(VDDH)으로 동작하는 회로 블록과 연결되어 있다.

도 4에서 보는 것처럼 버퍼형 레벨 변환기(100)는 고전압 전원 VDDH에 소스가 연결된 제1 PMOS(104), 접지(VSS 또는 GND)와 제1 PMOS(104) 사이에 직렬로 연결되어 있는 제1 NMOS(106)와 제2 NMOS(110)를 포함한다. 제2 NMOS(110)의 게이트는 접지와 VDDH 사이에 직렬로 연결되어 있는 제2 PMOS(112), 제3 PMOS(114) 사이에 연결된다. 풀업 PMOS(112)와 풀다운 NMOS(124)는 VDDH와 접지 사이에 인버터 형태로 연결되고 이 인버터의 입력은 제어 노드 N1과 연결되고 출력은 출력 단자(126)와 연결되어 있다. 제어 노드 N1와 VDDH 사이에는 제4 PMOS(116)가 연결되어 있다. 제1 PMOS(104)와 제1 NMOS(106)는 입력이 입력 단자(102)와 연결되고 출력이 제어 노드 N1과 연결되어 있으므로, 이를 '입력 게이트'라 한다.

입력 단자(102)에 저전압(VDDL)의 하이 신호가 입력되면, 제1 NMOS(106)은 턴온되고 제3 PMOS(114)는 턴오프된다. 제1 NMOS(106)의 턴온에 의해 제어 노드 N1은 접지 레벨로 떨어지고, 제2 PMOS(112)가 턴온되어 노드 N2가 접지로 떨어진다. 따라서, 제2 NMOS(110)은 턴오프된다. 한편, 로 레벨의 제어 노드 N1에 의해 풀업 PMOS(122)가 턴온되어 출력 노드 N3에는 VDDH가 공급된다. 한편, 하이 레벨의 출력 노드 N3에 의해 제4 PMOS(116)는 턴오프된다.

입력 단자(102)의 하이 레벨 신호는 저전압 VDDL이기 때문에, 소스가 VDDH에 연결되어 있는 제1 PMOS(104)는 게이트에 VDDL의 전압이 공급되고, 따라서 VDDH - VDDL만큼의 전압 차이로 인하여 완전히 턴오프되지 못한다. 이러한 현상은 VDDH와 VDDL의 차이가 큰 경우에 더 심하다. 따라서 제1 PMOS(104)를 통해 누설 전류가 흐르는데, 본 발명에서는 피드백 체인을 두어 제1 PMOS(104)의 누설 전류가 제어 노드 N1에 영향을 주지 못하도록 한다. 즉, 입력 신호(102)가 하이 레벨일 때 제2 NMOS(110)를 턴오프 상태로 만들어 제1 PMOS(104)의 드레인을 제어 노드 N1과 차단한다. 이렇게 하면, 출력 단자(126)를 풀업하는 PMOS(122)에 확실한 저전압의 신호가 제어 노드 N1을 통해 공급되도록 한다.

한편, 입력 단자(102)에 저레벨의 신호가 입력되면, 제1 NMOS(106)는 턴오프되고 제1 PMOS(104)가 턴온되어 제2 NMOS(110)의 드레인에는 VDDH가 공급된다. 한편, 저레벨의 입력 신호에 의해 제3 PMOS(114)가 턴온되어 노드 N2에 VDDH가 공급되므로 제2 NMOS(110)가 턴온되고, 따라서 제어 노드 N1은 VDDH가 된다. 따라서, 풀다운 NMOS(124)가 턴온되어 출력 노드 N3는 로 레벨로 된다. 로 레벨의 출력 노 드 N3는 제4 PMOS(116)를 턴온 상태로 만들어 제어 노드 N1이 VDDH 레벨을 유지하는 것을 강화한다. 즉, 제4 PMOS(116)는 입력 신호(102)가 로 레벨일 때 작동하는 피드백 체인이다.

도 5는 본 발명의 제2 구현예에 따른 레벨 변환기의 회로도이다.

제2 구현예에 따른 레벨 변환기(200)는 제1 구현예(100)와 비교할 때 입력 게이트가 인버터(또는 버퍼) 형태가 아닌 NAND 게이트 형태로 구성되어 있고 인에이블 신호 EN를 사용한다는 점에서 차이가 있다. 즉, NAND 게이트를 구성하는 제1 NMOS(212), 제2 NMOS(214)와 제1 PMOS(206), 제2 PMOS(208)가 VDDH와 접지 사이에 연결되어 있고, 제1 NMOS(212), 제2 NMOS(214)와 누설 전류를 방지하기 위하여 사용된 피드백 체인을 형성하는 제3 NMOS(210)와 연결된 제1 PMOS(206), 제2 PMOS(208)이 연결되어 있으며, 제2 NMOS(214)의 게이트와 제2 PMOS(208)의 게이트에는 인에이블 신호 EN이 공급된다.

인에이블 신호 EN이 하이 레벨일 때 레벨 변환기(200)는 레벨 변환 동작을 하고, 인에이블 신호 EN이 로 레벨일 때에는 출력 신호 OUT는 언제나 로 레벨이 된다.

입력 신호 IN가 하이 레벨이고 인에이블 신호 EN도 하이 레벨일 때, 제어 노드 N1은 로 레벨이 되어 제2 PMOS(208)이 턴온되어 출력 노드 N3은 VDDH가 된다. 따라서, 출력 단자(226)를 통해 제공되는 출력 신호 OUT는 VDDH가 된다. 한편, VDDL의 입력 신호 IN은 제1 PMOS(206)의 게이트에도 공급되는데, 제1 PMOS(206)의 소스는 VDDH에 연결되어 있으므로, VDDH와 VDDL의 전압차에 의한 누설 전류가 제1 PMOS(206)에 흐른다. 이러한 누설 전류가 제어 노드 N1에 영향을 주는 것은 제3 PMOS(216) 및 제3 NMOS(210)으로 구성된 피드백 체인에 의해 차단된다. 즉, 로 레벨의 제어 노드 N1에 의해 제3 PMOS(216)가 턴온되어 노드 N2가 VSS로 되어 제3 NMOS(210)가 턴오프되므로, 제2 PMOS(216)의 드레인은 제어 노드 N1과 분리된다.

한편, 입력 신호 IN이 로 레벨이고 인에이블 신호 EN이 하이 레벨일 때, 제1 NMOS(212)는 턴오프되고 제1 PMOS(206)는 턴온된다. 따라서 노드 N4는 제1 PMOS(206)에 의해 하이 레벨로 되고, 노드 N2는 제4 PMOS(218)에 의해 하이 레벨로 되어 제3 NMOS(210)가 턴온된다. 따라서, 제어 노드 N1은 하이 레벨로 되어 풀다운 NMOS(224)를 턴온 상태로 만들고, 출력 노드 N3은 로 레벨로 된다. 제어 노드 N1의 로 레벨은 피드백 체인의 제5 PMOS(220)에 의해 강화된다.

도 6은 본 발명의 제3 구현예에 따른 레벨 변환기의 회로도이다.

제3 구현예의 레벨 변환기는 제1 구현예의 레벨 변환기의 변형으로서, 제1 구현예와 동일한 구성에 대해서는 동일한 도면 부호를 사용하고 자세할 설명은 생략한다. 도 6을 참조하면, 입력 신호 IN이 하이 상태일 때 누설 전류를 방지하기 위해 사용한 NMOS(110)의 게이트에 연결되는 전압이 NMOS(110)을 확실하게 오프 상태로 만들도록 제1 구현예의 PMOS(112)를 제3 구현예에서는 NMOS(112a)로 변경하였다. 이 NMOS(112a)의 게이트는 출력 단자(126) 또는 출력 노드 N3에 연결되어 있고, 소스는 접지에 연결되며, 드레인은 NMOS(110)의 게이트에 연결되어 있다. 이러한 구성을 채택하는 목적은, 입력이 하이 상태에서 PMOS(104)와 NMOS(106)의 연결에 의한 누설 전류를 엄격하게 제한하기 위한 것이다. 그러나 입력 신호 IN이 인가된 후 출력 단자(126)까지의 반응시간 요인이 있으므로 NMOS(110)이 완벽하게 오프되는 데에는 약간의 시간이 소요된다.

도 7은 본 발명의 제1 구현예 내지 제3 구현예에 따라 개발된 레벨 변환기 셀이 포함된 라이브러리를 이용하여 반도체 소자를 설계하는 과정을 설명하는 흐름도이다.

표준 셀 라이브러리에 포함되는 복수의 레벨 변환기 각각은 다양한 임플란트(implantation) 조건에 의하여 속도, 누설 전류, 소비 전력 별로 서로 다른 규격을 가지도록 미리 설계해 놓는다. 임플란트는 트랜지스터의 문턱 전압(Vt)을 결정하므로, Vt가 커지면 누설 전류는 증가하는 대신 속도는 빨라진다. 따라서, 속도가 중요한 곳에서는 낮은 Vt 임플란트를 사용한다. 칩의 전력은 공급 전압의 제곱에 비례하기 때문에, 공급 전압을 낮추면 전력 소비를 줄일 수 있지만, 트랜지스터의 속도가 떨어지는 문제가 있다. 설계하고자 하는 반도체 소자의 특성에 맞게 규격이 서로 다른 복수의 레벨 변환기 중 원하는 규격을 선정한다(단계 302).

즉, 레벨 변환기를 구성하는 MOS 트랜지스터의 임플란트 조건을 선정하는데(단계 304), 고속 동작이 중요한 경우에는 예컨대, 문턱 전압이 낮은 MOS 트랜지스터 임플란트 조건을 선정하고, 저전력의 레벨 변환기가 필요한 경우에는 문턱 전압이 높은 MOS 트랜지스터 임플란트 조건을 선정하며, 누설 전류가 낮은 조건이 중요한 경우에는 낮은 문턱 전압과 높은 문턱 전압이 복합된 MOS 트랜지스터 임플란트 조건을 선정한다.

선택한 조건이 레벨 변환기의 규격과 일치하는지를 판단하여(단계 306), 일 치하지 않는 경우에는 단계 302로 되돌아가고, 일치하는 경우에는 일치하는 레벨 변환기(이를 '셀(cell)'이라고도 함)를 사용한다(단계 308).

여기서 MOS 트랜지스터의 임플란트 조건에 따라 MOS 트랜지스터를 선정하고 레벨 변환기의 규격과 일치하는지를 판단하도록 한 것은, 표준 셀 라이브러리의 레벨 변환기를 구성하는 복수의 MOS 트랜지스터들은 임플란트 이외의 모든 층(layer)은 동일하다는 전제를 하였기 때문이다. 이렇게 하면, 표준 셀 라이브러리를 임플란트 조건별 특성을 단순 테이블 형태로 구성할 수 있고, 따라서 임플란트 조건 하나의 변수만으로 원하는 특성의 레벨 변환기를 저장해 두고 간단히 선택할 수 있으므로 반도체 소자의 설계를 아주 쉽고 간단한 절차로 할 수 있다.

지금까지 본 발명의 구체적인 구현예에 대해 설명하였는데, 이러한 설명을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 이해하고 재현할 수 있도록 하기 위한 것이며, 발명의 범위를 제한하려는 것이 아니다. 앞에서 설명한 본 발명의 구현예는 발명의 범위를 벗어나지 않고서도 얼마든지 수정하고 변형할 수 있으며, 이러한 수정과 변형은 모두 이하의 특허청구범위에 기재된 사항에 의해 정해지는 발명의 범위에 포함된다.

본 발명에 따른 레벨 변환기는 하나의 전원만 사용하므로 실제 셀을 설계할 때 레이아웃이 간단해지고, 셀의 배치(place) 단계에서도 높은 전압을 사용하는 블록 내의 어느 곳에도 셀을 배치할 수 있다는 장점이 있다. 또한, 저전압 전원을 사용하지 않으므로 이에 의한 라우팅 영역의 손실을 방지할 수 있다.

또한 본 발명에서는 미리 만들어둔 동일 레이아웃의 셀을 임플란트 조건에 따라 적절하게 선택할 수 있으므로, 속도나 누설 전류, 전력 소모 등의 입력 규격에 따른 단순 선택 사용이 가능하므로, 설계가 간단하고 넓은 영역을 선택함으로써 설계의 유연성이 향상된다.

Claims

저전압 전원으로 동작하는 회로 블록과 연결되어 있는 입력 단자와, 고전압 전원으로 동작하는 회로 블록과 연결되어 있는 출력 단자 사이에서 전압 레벨을 변환하는 레벨 변환기로서,

고전압 전원과 접지 사이에 인버터 형태로 연결되며 출력 노드가 상기 출력 단자와 연결되는 풀업 PMOS 트랜지스터 및 풀 다운 NMOS 트랜지스터와,

상기 인버터 형태의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 입력과 연결되는 제어 노드와,

상기 입력 단자의 전압 레벨에 따라 상기 제어 노드를 상기 고전압 전원 또는 접지와 연결하는 입력 게이트와,

상기 제어 노드와 입력 게이트 사이에 연결되는 제1 피드백 체인으로서, 상기 입력 단자의 전압 레벨이 하이 레벨일 때 상기 입력 게이트가 제어 노드를 접지와 연결할 경우에는, 입력 게이트와 고전압 전원 사이의 연결을 차단하는 제1 피드백 체인을 포함하는 것을 특징으로 하는 레벨 변환기.
제1항에서,

상기 출력 단자와 제어 노드 사이에 연결되는 제2 피드백 체인으로서, 상기 입력 단자의 전압 레벨이 로 레벨일 때 상기 입력 게이트가 제어 노드를 고전압 전원과 연결할 경우에는, 상기 제어 노드를 고전압 전원과 연결하는 제2 피드백 체인 을 더 포함하는 것을 특징으로 하는 레벨 변환기.
제1항 또는 제2항에서,

상기 입력 게이트는,

게이트가 입력 단자와 연결되고 소스가 고전압 전원과 연결되며 드레인은 상기 제1 피드백 체인을 통해 제어 노드와 연결되어 있는 제1 PMOS 트랜지스터와,

게이트가 입력 단자와 연결되고 소스가 접지와 연결되며 드레인은 제어 노드와 연결되어 있는 제1 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 레벨 변환기.
제3항에서,

상기 제1 피드백 체인은 게이트가 제어 노드와 연결되고 드레인은 접지와 연결되는 제2 PMOS 트랜지스터와, 소스가 제어 노드와 연결되고 드레인은 제1 PMOS 트랜지스터의 드레인과 연결되는 제2 NMOS 트랜지스터를 포함하며, 상기 제2 PMOS 트랜지스터의 소스는 제2 NMOS 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 레벨 변환기.
제2항에서,

상기 제2 피드백 체인은 게이트가 출력 단자와 연결되고 소스는 고전압 전원과 연결되며 드레인은 제어 노드와 연결되어 있는 제4 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 레벨 변환기.
제1항 또는 제2항에서,

상기 입력 게이트는,

게이트가 입력 단자와 연결되고 소스가 고전압 전원과 연결되며 드레인은 상기 제1 피드백 체인을 통해 제어 노드와 연결되어 있는 제2-1 PMOS 트랜지스터와, 게이트가 인에이블 단자와 연결되고 소스가 고전압 전원과 연결되며 드레인은 상기 제1 피드백 체인을 통해 제어 노드와 연결되어 있는 제2-2 PMOS 트랜지스터와,

게이트가 입력 단자와 연결되고 소스는 접지와 연결되어 있는 제2-1 NMOS 트랜지스터와, 게이트가 상기 인에이블 단자와 연결되고 소스가 상기 제2-1 NMOS 트랜지스터의 드레인과 연결되며 드레인이 제어 노드와 연결되어 있는 제2-1 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 레벨 변환기.
제6항에서,

상기 제1 피드백 체인은 게이트가 제어 노드와 연결되고 드레인은 접지와 연결되는 제2 PMOS 트랜지스터와, 소스가 제어 노드와 연결되고 드레인은 제1 PMOS 트랜지스터의 드레인과 연결되는 제2 NMOS 트랜지스터를 포함하며, 상기 제2 PMOS 트랜지스터의 소스는 제2 NMOS 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 레벨 변환기.
제1항에서,

상기 제1 피드백 체인은 소스가 접지에 연결되고 게이트가 출력 단자에 연결되며 드레인이 입력 인버터의 게이트에 연결되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 변환기.