KR100460763B1 - Clock switching circuit - Google Patents
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Abstract
본 발명은 높은 주파수의 클럭신호에 의해 스위칭되는 클럭신호를 샘플링하고, 현재의 클럭신호와 스위칭되는 클럭신호의 위상이 동일할 경우에만 클럭신호를 스위칭하여 글리치현상을 제거할 수 있는 클럭스위칭회로에 관한 것이다.The present invention provides a clock switching circuit capable of sampling a clock signal switched by a high frequency clock signal and removing the glitch by switching the clock signal only when the current clock signal is in phase with the switched clock signal. It is about.
본 발명은 클럭소오스로부터 제공된 클럭신호를 각각 1/2, 1/4, ..., 1/n분주하기 위한 다수의 분주기와; 상기 다수의 분주기를 통해 분주된 클럭신호중 해당하는 하나의 클럭신호를 클럭선택신호에 의해 선택하여 현재의 클럭신호로 제공하기 위한 제1멀티플렉서와; 상기 다수의 분주기를 통해 분주된 클럭신호중 해당하는 하나의 클럭신호를 동기된 클럭선택신호에 의해 선택하여 스위칭된 클럭신호로 발생하기 위한 제2멀티플렉서와; 상기 제1멀티플렉서를 통해 선택된 현재의 클럭신호와 상기 제2멀티플렉서를 통해 선택된 스위칭된 클럭신호중에 포함된 글리치신호를 필터링하기 위한 제 1 및 제2필터링수단과; 상기 제1 및 제2필터링수단의 출력신호를 입력하여 두 신호의 위상을 검출하기 위한 검출수단과; 상기 클럭선택신호를 상기 검출수단의 위상 검출신호에 동기시켜 동기된 클럭선택신호를 상기 제2멀티플렉서로 발생하기 위한 동기수단을 포함한다.The present invention provides a plurality of dividers for dividing a clock signal provided from a clock source by 1/2, 1/4, ..., 1 / n, respectively; A first multiplexer for selecting one of the clock signals divided by the plurality of dividers by a clock selection signal and providing the current clock signal as a current clock signal; A second multiplexer for selecting one of the clock signals divided through the plurality of dividers by a synchronized clock selection signal to generate a switched clock signal; First and second filtering means for filtering a glitch signal included in a current clock signal selected through the first multiplexer and a switched clock signal selected through the second multiplexer; Detection means for inputting output signals of the first and second filtering means to detect phases of the two signals; Synchronizing means for generating a synchronized clock selection signal to the second multiplexer by synchronizing the clock selection signal with a phase detection signal of the detection means.
Description
본 발명은 다중클럭을 지원하는 메인콘트롤러유니트(MCU)에 있어서, 보다 구체적으로는 글리치없이 안정적인 클럭신호를 제공할 수 있는 클럭스위칭회로에 관한 것이다.The present invention relates to a clock switching circuit that can provide a stable clock signal without glitch in a main controller unit (MCU) that supports multiple clocks.
도 1은 종래의 클럭스위칭회로도를 도시한 것이다.1 shows a conventional clock switching circuit diagram.
도 1을 참조하면, 종래의 클럭스위칭회로는 클럭소오스(10)로부터 발생된 클럭신호(clk)를 각각 1/2, 1/4, ..., 1/n 분주하기 위한 다수의 분주기(21-2n)와, 상기 각각의 분주기(21-2n)로부터 분주된 클럭신호 2clk, 4clk, ..., nclk 중 하나를 클럭선택신호(CS)에 따라 선택하여 원하는 클럭신호(CLK)로서 제공하기 위한 멀티플렉서(30)를 포함한다.Referring to FIG. 1, a conventional clock switching circuit includes a plurality of dividers for dividing the clock signals clk generated from the clock source 10 by 1/2, 1/4, ..., 1 / n, respectively. 21-2n) and one of the clock signals 2clk, 4clk, ..., nclk divided from the respective dividers 21-2n according to the clock selection signal CS to select as the desired clock signal CLK. A multiplexer 30 for providing.
상기한 바와같은 종래의 클럭스위칭회로의 동작을 살펴보면, 클럭소오스(10)로부터 소정의 주기를 갖는 클럭신호(clk)가 발생되면, 클럭신호는 1/2분주기(21)를 통해 1/2분주되어 2clk를 발생하고, 1/4분주기(22)를 통해 1/4분주되어 4clk를 발생하며, 1/n분주기(2n)를 통해 1/n분주되어 nclk 의 클럭신호를 발생한다.Referring to the operation of the conventional clock switching circuit as described above, when the clock signal (clk) having a predetermined period is generated from the clock source 10, the clock signal is 1/2 through the 1/2 divider (21) It is divided and generates 2clk, and it is divided into quarters through the quarter divider 22 to generate 4clk, and divided by 1 / n through the 1 / n divider 2n to generate a clock signal of nclk.
멀티플렉서(30)는 클럭선택신호(CS)에 의해 상기 분주기(21-2n)로부터 분주된 신호중 하나를 선택하여 클럭신호(CLK)로서 제공한다. 멀티플렉서(30)가 1/2분주기(21)의 출력신호를 선택한 경우에는 클럭신호(CLK)로서 2clk의 신호가 제공되고, 1/n분주기(2n)의 출력신호를 선택한 경우에는 nclk신호가 제공된다.The multiplexer 30 selects one of the signals divided from the divider 21-2n by the clock select signal CS and provides it as the clock signal CLK. When the multiplexer 30 selects the output signal of the 1/2 divider 21, a signal of 2clk is provided as the clock signal CLK, and the nclk signal when the output signal of the 1 / n divider 2n is selected. Is provided.
그러나, 상기한 바와같은 클럭스위칭회로는 도 2에서와 같이 클럭신호에 글리치신호가 섞이게 되는 경우에는 정상적으로 동작할 수 없는 문제점이 있었다.However, the clock switching circuit as described above has a problem in that it cannot operate normally when the glitch signal is mixed with the clock signal as shown in FIG. 2.
즉, 빠른 클럭신호 A 에서 느린 클럭신호 B로 스위칭하는 경우에는 분주회로의 지연시간에 영향을 받아서 정확한 클럭을 보장할 수 없으며, 또한 느린 클럭신호 B에서 빠른 클럭신호 A로 스위칭하는 경우에는 지연시간에 영향을 받아서 정확한 클럭신호를 보장할 수 없게 되는 문제점이 있었다.That is, when switching from the fast clock signal A to the slow clock signal B, the accurate clock cannot be guaranteed due to the delay time of the frequency divider circuit, and the delay time in the case of switching from the slow clock signal B to the fast clock signal A Due to this problem, there is a problem in that the correct clock signal cannot be guaranteed.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 빠른 클럭신호로 샘플링하고 현재의 클럭신호와 스위칭된 클럭신호의 위상이 동일할 때 클럭신호가 스위칭되도록 함으로써 글리치가 없는 클럭신호를 제공할 수 있는 클럭스위칭회로를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, by sampling the fast clock signal and the clock signal is switched when the current clock signal and the phase of the switched clock signal is the same, so that the clock signal without glitch The object is to provide a clock switching circuit that can be provided.
도 1은 종래의 클럭스위칭회로도,1 is a conventional clock switching circuit diagram;
도 2는 도 1의 종래의 클럭스위칭회로의 동작파형도,2 is an operation waveform diagram of the conventional clock switching circuit of FIG.
도 3은 본 발명의 실시예에 따른 클럭스위칭회로도,3 is a clock switching circuit diagram according to an embodiment of the present invention;
도 4는 도 3의 본 발명의 클럭스위칭회로의 동작파형도,4 is an operation waveform diagram of the clock switching circuit of the present invention of FIG.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 클럭소오스 301, 302 : 멀티플렉서100: clock source 301, 302: multiplexer
201 - 20n : 분주기 401, 402 : 필터링수단(플립플립)201-20n: Divider 401, 402: Filtering means (flip flip)
501 : 검출수단(오아 게이트) 601 : 동기수단(플립플롭)501: detecting means (or gate) 601: synchronizing means (flip-flop)
이와 같은 목적을 달성하기 위한 본 발명은 소정주기의 클럭신호를 제공하기 위한 클럭소오스와; 상기 클럭소오스로부터 제공된 클럭신호를 각각 1/2, 1/4, ..., 1/n분주하기 위한 다수의 분주기와; 상기 다수의 분주기를 통해 분주된 클럭신호중 해당하는 하나의 클럭신호를 클럭선택신호에 의해 선택하여 현재의 클럭신호로 제공하기 위한 제1멀티플렉서와; 상기 다수의 분주기를 통해 분주된 클럭신호중 해당하는 하나의 클럭신호를 동기된 클럭선택신호에 의해 선택하여 스위칭된 클럭신호로 발생하기 위한 제2멀티플렉서와; 상기 제1멀티플렉서를 통해 선택된 현재의 클럭신호중에 포함된 글리치신호를 필터링하기 위한 제1필터링수단과; 상기 제2멀티플렉서를 통해 선택된 스위칭된 클럭신호중에 포함된 글리치신호를 필터링하기 위한 제2필터링수단과; 상기 제1 및 제2필터링수단의 출력신호를 입력하여 두 신호의 위상을 검출하기 위한 검출수단과; 상기 클럭선택신호를 상기 검출수단으로부터의 위상 검출신호에 동기시켜 동기된 클럭선택신호를 상기 제2멀티플렉서로 발생하기 위한 동기수단을 포함하는 클럭스위칭회로를 제공하는 것을 특징으로 한다.The present invention for achieving the above object is a clock source for providing a clock signal of a predetermined period; A plurality of dividers for dividing the clock signals provided from the clock sources by 1/2, 1/4, ..., 1 / n, respectively; A first multiplexer for selecting one of the clock signals divided by the plurality of dividers by a clock selection signal and providing the current clock signal as a current clock signal; A second multiplexer for selecting one of the clock signals divided through the plurality of dividers by a synchronized clock selection signal to generate a switched clock signal; First filtering means for filtering a glitch signal included in the current clock signal selected through the first multiplexer; Second filtering means for filtering a glitch signal included in the switched clock signal selected through the second multiplexer; Detection means for inputting output signals of the first and second filtering means to detect phases of the two signals; And a synchronizing means for generating a synchronized clock selection signal to the second multiplexer by synchronizing the clock selection signal with a phase detection signal from the detection means.
상기 제1필터링수단은 외부클럭신호의 네가티브 에지에서 트리거되어 상기 제1멀티플렉서로부터 입력되는 현재 클럭신호의 글리치가 제거된 클럭신호를 출력하는 플립플롭으로 이루어진다.The first filtering means comprises a flip-flop which is triggered at the negative edge of the external clock signal and outputs a clock signal from which the glitch of the current clock signal input from the first multiplexer is removed.
상기 제2필터링수단은 외부클럭신호의 네가티브에지에서 트리거되어 상기 제2멀티플렉서로부터 입력되는 스위칭된 클럭신호의 글리키가 제거된 클럭신호를 출력하는 플립플롭으로 이루어진다.The second filtering means comprises a flip-flop which is triggered at the negative edge of the external clock signal and outputs a clock signal from which the glitches of the switched clock signal input from the second multiplexer are removed.
상기 검출수단은 상기 제1 및제2필터링수단의 출력신호를 두 입력으로 하여 두 신호의 위상이 동일할 때 로우레벨의 검출신호를 발생하는 오아 게이트로 이루어진다.The detection means is composed of an OR gate which generates low level detection signals when the output signals of the first and second filtering means are input to two inputs and the phases of the two signals are the same.
상기 동기수단은 상기 검출수단으로부터 출력되는 위상 검출신호의 네가티브 에지에서 트리거되어 상기 클럭선택신호를 동기시켜주기 위한 플립플롭으로 이루어진다.The synchronizing means comprises a flip-flop for synchronizing the clock selection signal by triggering on the negative edge of the phase detection signal output from the detecting means.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail.
도 3은 본 발명의 실시예에 따른 클럭스위칭회로도를 도시한 것이다.3 illustrates a clock switching circuit diagram according to an embodiment of the present invention.
도 3를 참조하면, 본 발명의 실시예에 따른 클럭스위칭회로는 소정주기의 클럭신호(clk)를 제공하기 위한 클럭소오스(10)와, 상기 클럭소오스(10)로부터 제공된 클럭신호(clk)를 각각 1/2, 1/4, ..., 1/n분주하기 위한 다수의 분주기(201-20n)를 구비한다.Referring to FIG. 3, a clock switching circuit according to an exemplary embodiment of the present invention includes a clock source 10 for providing a clock signal clk at a predetermined period and a clock signal clk provided from the clock source 10. A plurality of dividers 201-20n for dispensing 1/2, 1/4, ..., 1 / n, respectively.
또한, 본 발명의 클럭스위칭회로는 상기 분주기(201-20n)를 통해 분주된 클럭신호중 해당하는 하나의 클럭신호를 클럭선택신호(CS)에 의해 선택하여 현재의 클럭신호(Tclk)로 제공하기 위한 멀티플렉서(301)와, 상기 분주기(201-20n)를 통해 분주된 클럭신호중 해당하는 하나의 클럭신호를 동기된 클럭선택신호(SCS)에 의해 선택하여 스위칭된 클럭신호(CLK)로 발생하기 위한 멀티플렉서(302)를 포함한다.In addition, the clock switching circuit of the present invention selects one of the clock signals among the clock signals divided through the divider 201-20n by the clock selection signal CS to provide the current clock signal Tclk. Selecting one of the multiplexers 301 and one of the clock signals divided by the divider 201-20n by the synchronized clock selection signal SCS to generate the switched clock signal CLK. A multiplexer 302 for the same.
또한, 본 발명의 클럭스위칭회로는 상기 멀티플렉서(301)를 통해 선택된 현재의 클럭신호(Tclk)중에 포함된 글리치신호를 필터링하기 위한 수단으로서, 외부클럭신호(eclk)의 네가티브 에지에서 트리거되어 글리치가 제거된 클럭신호(STclk)를 발생하는 플립플롭(401)과, 상기 멀티플렉서(302)를 통해 선택된 스위칭된 클럭신호(CLK)중에 포함된 글리치신호를 필터링하기 위한 수단으로서, 외부클럭신호(eclk)의 네가티브 에지에서 트리거되어 글리치가 제거된 클럭신호(SCLK)를 발생하는 플립플롭(402)을 포함한다.In addition, the clock switching circuit of the present invention is a means for filtering the glitch signal included in the current clock signal Tclk selected by the multiplexer 301. An external clock signal eclk as a means for filtering the flip-flop 401 generating the removed clock signal STclk and the glitch signal included in the switched clock signal CLK selected by the multiplexer 302. And a flip-flop 402 triggered at the negative edge of to generate a clock signal SCLK from which glitches have been removed.
또한, 본 발명의 클럭스위칭회로는 상기 플립플롭(401), (402)의 출력신호(STclk), (SCLK)의 위상차를 검출하기 위한 검출수단으로서, 상기 플립플립(401), (402)의 출력신호(STclk), (SCLK)를 두 입력으로 하여 두 신호의 위상이 동일할 때 로우레벨의 검출신호를 발생하는 오아 게이트(501)와, 상기 클럭선택신호(SC)를 상기 오아 게이트(501)로부터의 위상차 검출신호에 동기시켜 동기된 클럭선택신호(SCS)를 발생하기 위한 수단으로서, 상기 노아 게이트(501)의 출력신호의 네가티브에지에 트리거되어 동기된 클럭선택신호(SCS)를 발생하는 플립플롭(601)을 포함한다.The clock switching circuit of the present invention is a detection means for detecting the phase difference between the output signals STclk and SCLK of the flip-flops 401 and 402. The OR gate 501 generates two low level detection signals when the output signals STclk and SCLK are input as two inputs, and the clock selection signal SC is output to the OR gate 501. Means for generating a synchronized clock selection signal (SCS) in synchronism with the phase difference detection signal from the circuit, and generating a synchronized clock selection signal (SCS) by being triggered by the negative edge of the output signal of the NOR gate 501. A flip-flop 601.
상기한 바와같은 구성을 갖는 본 발명의 클럭스위칭회로의 동작을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.The operation of the clock switching circuit of the present invention having the above configuration will be described with reference to the operation timing diagram of FIG.
먼저, 클럭소오스(100)로부터 발생된 클럭신호(clk)는 각각의 분주기(201 - 20n)을 통해 각각 1/2, 1/4, ..., 1/n 분주하여 제1 및 제2멀티플렉서(301),(302)로 제공된다.First, the clock signal clk generated from the clock source 100 is divided into 1/2, 1/4, ..., 1 / n through the respective dividers 201-20n, respectively, so that the first and second signals are divided. Provided to multiplexers 301 and 302.
제1멀티플렉서(301)는 각각의 분주기(201 - 20n)를 통해 분주된 클럭신호중 해당하는 하나를 클럭선택신호(CS)에 따라 선택하여 현재의 클럭신호(Tclk)를 제공한다.The first multiplexer 301 selects a corresponding one of the clock signals divided through the dividers 201-20n according to the clock selection signal CS to provide a current clock signal Tclk.
상기 제1멀티플렉서(301)로부터 출력된 현재클럭신호(Tclk)는 필터링수단인 플립플롭(401)의 입력신호로 제공되고, 플립플롭(401)은 외부로부터 제공되는 클럭신호(eclk)의 네가티브 에지에서 트리거되어 입력신호로 제공되는 현재의 클럭신호(Tclk)중 포함된 글리치신호를 도 4에서와 같이 제거한다.The current clock signal Tclk output from the first multiplexer 301 is provided as an input signal of the flip-flop 401 which is a filtering means, and the flip-flop 401 is a negative edge of the clock signal eclk provided from the outside. The glitch signal included in the current clock signal Tclk triggered by and provided as an input signal is removed as shown in FIG. 4.
플립플롭(401)을 통해 외부클럭신호(eclk)에 의해 글리치가 제거된 샘플링클럭신호(STclk)는 검출수단인 오아 게이트(501)의 일입력으로 제공된다.The sampling clock signal STclk from which the glitch has been removed by the external clock signal eclk through the flip-flop 401 is provided to one input of the OR gate 501, which is a detection means.
한편, 제2멀티플렉서(302)는 각각의 분주기(201 - 20n)를 통해 분주된 클럭신호중 해당하는 하나를 동기된 클럭신호(SCS)에 의해 선택하여 스위칭된 클럭신호(CLK)로 제공된다.On the other hand, the second multiplexer 302 selects a corresponding one of the clock signals divided through the dividers 201-20n by the synchronized clock signal SCS and is provided as the switched clock signal CLK.
상기 멀티플렉서(302)의 출력신호는 스위칭된 클럭신호(CLK)로 제공됨과 동시에 필터링수단인 플립플롭(402)의 입력신호로 제공된다. 플립플롭(402)은 외부클럭신호(eclk)의 네가티브에지에서 트리거되어 입력신호인 스위칭된 클럭신호(CLK)중에 포함된 글리치신호를 제거하여 오아 게이트(501)의 다른 입력으로 제공한다.The output signal of the multiplexer 302 is provided as a switched clock signal CLK and is also provided as an input signal of the flip-flop 402 which is a filtering means. The flip-flop 402 is triggered by the negative edge of the external clock signal eclk, and removes the glitch signal included in the switched clock signal CLK, which is an input signal, and provides it to the other input of the OR gate 501.
상기 오아 게이트(501)는 필터링수단인 플립플롭(401), (402)의 출력신호를 두 입력으로 하여 위상을 비교하는데, 두 신호의 위상이 동일한 경우 그의 출력이 하이상태에서 로우상태로 천이된다.The OR gate 501 compares phases using the output signals of the flip-flops 401 and 402, which are filtering means, as two inputs. When the two signals have the same phase, their outputs transition from a high state to a low state. .
상기 오아 게이트(501)의 출력신호가 로우상태로 천이될 때 플립플롭(601)은 상기 클럭선택신호(SC)를 동기시켜 동기된 클럭선택신호(SCS)를 상기 제2멀티플렉서(302)로 제공한다.When the output signal of the OR gate 501 transitions to the low state, the flip-flop 601 synchronizes the clock selection signal SC to provide the synchronized clock selection signal SCS to the second multiplexer 302. do.
따라서, 플립플롭(401), (402)의 현재 클럭신호(STclk)와 스위칭된 클럭신호(SCLK)의 위상이 동일한 경우에만, 즉 도 4에 도시된 바와같이 STclk 와 SCLK가 모두 로우레벨로 되는 경우에만 오아 게이트(501)의 출력이 로우레벨로 되고, 이에 따라 상기 동기된 클럭선택신호(SCS)가 제2멀티플렉서(302)에 제공되므로, 제2멀티플렉서(302)는 상기 분주기(201 - 20n)중 해당하는 하나의 출력신호를 선택하여 스위칭된 클럭신호(CLK)로서 제공한다.Therefore, only when the current clock signal STclk and the switched clock signal SCLK of the flip-flops 401 and 402 have the same phase, that is, both STclk and SCLK become low level as shown in FIG. Only when the output of the OR gate 501 is at a low level, and thus the synchronized clock selection signal SCS is provided to the second multiplexer 302, so that the second multiplexer 302 is provided with the divider 201-. One output signal of 20n) is selected and provided as a switched clock signal CLK.
도 4에서, 빠른 클럭신호(A)에서 느린 클럭신호(B)로 클럭신호가 스위칭되는 경우에는 소문자 a, b, c, d, e 로 표시된 바와같은 신호가 발생되어 클럭신호의 스위칭동작이 이루어지고, 느린 클럭신호(B)에서 빠른 클럭신호(B)로 클럭신호가 스위칭되는 경우에는 대문자 A, B, C, D, E 로 표시된 바와같은 신호가 발생되어 클럭신호의 스위칭동작이 이루어진다.In FIG. 4, when the clock signal is switched from the fast clock signal A to the slow clock signal B, a signal as indicated by lowercase letters a, b, c, d, and e is generated to switch the clock signal. When the clock signal is switched from the slow clock signal B to the fast clock signal B, a signal as indicated by capital letters A, B, C, D, and E is generated to switch the clock signal.
따라서, 본 발명의 클럭스위칭회로는 빠른 주기를 갖는 외부클럭신호(eclk)에 의해 멀티플렉서(301), (302)로부터 출력되는 현재 클럭신호(Tclk)와 스위칭된클럭신호(CLK)를 샘플링하여 글리치신호를 제거하고, 샘플링된 현재의 클럭신호(STclk)와 스위칭된 클럭신호(SCLK)의 위상이 같은 경우에만 스위칭된 클럭신호(CLK)를 최종적으로 제공하기 때문에 노이즈가 없는 안정된 클럭신호를 스위칭한다.Accordingly, the clock switching circuit of the present invention samples the current clock signal Tclk and the switched clock signal CLK outputted from the multiplexers 301 and 302 by the external clock signal eclk having a fast period, and glitches them. Since the signal is finally removed and the switched clock signal CLK is finally provided only when the current sampled clock signal STclk and the switched clock signal SCLK have the same phase, the stable clock signal without noise is switched. .
본 발명의 일실시예에서는 클럭소오스로부터 클럭신호를 분주하고, 분주된 클럭신호간의 스위칭동작에 대해서만 예시하였으나, 다른 소오스로부터 발생된 클럭신호간의 스위칭동작에 대해서도 적용가능하다. 또한, 현재의 클럭신호(STclk)와 스위칭된 클럭신호(SCLK)의 위상이 로우레벨로 동일한 경우에만 클럭신호의 스위칭동작이 이루어지도록 하였으나, 두 신호의 위상이 모두 하이레벨로 동일한 경우를 검출하여 클럭신호의 스위칭동작이 이루어지도록 할수도 있다.In one embodiment of the present invention, the clock signal is divided from the clock source, and only the switching operation between the divided clock signals is illustrated. However, the present invention is also applicable to the switching operation between clock signals generated from other sources. In addition, the switching operation of the clock signal is performed only when the current clock signal STclk and the switched clock signal SCLK have the same phase at the low level. It is also possible to make the switching operation of the clock signal.
따라서, 상기한 바와같은 본 발명의 클럭스위칭회로에 따르면, 현재의 클럭신호와 스위칭된 클럭신호를 빠른 주기를 갖는 외부클럭신호에 의해 샘플링한 다음 이 두신호의 위상이 동일한 경우에만 클럭신호의 스위칭이 이루어지도록 함으로써 노이즈가 없는 안정적인 클럭신호를 공급할 수 있어 신뢰성을 향상시킬 수 있다.Therefore, according to the clock switching circuit of the present invention as described above, the current clock signal and the switched clock signal are sampled by an external clock signal having a fast period, and then switching of the clock signal only when the phases of the two signals are the same. By doing so, it is possible to supply a stable clock signal without noise, thereby improving reliability.
또한, 저전력모드의 전력제품에 낮은 동작주파수를 제공할 수 있는 이점이 있다.In addition, there is an advantage that can provide a low operating frequency for power products in the low power mode.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (5)
Priority Applications (1)
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