KR100442290B1 - A circuit for controlling program counter - Google Patents
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Abstract
본 발명은 안정적인 리셋동작을 수행하여 프로세서의 오동작을 방지하는데 적당한 프로그램 카운터 제어회로에 관한 것으로, 리셋전압의 레벨을 감지하여 이상 리셋 전압에서 하이 레벨의 전압 감지신호를 출력하는 전압 레벨 감지부와, 상기 하이 레벨의 전압 감지 신호에 의해 카운팅 신호를 출력하는 타이머/카운터부와, 상기 타이머/카운터부의 출력신호에 의해 프로그램 카운터 제어신호를 출력하는 프로그램 카운터 제어부와, 상기 프로그램 카운터 제어부의 프로그램 카운터 제어신호를 입력받고 미리 설정된 어드레스 신호를 저장하는 프로그램 카운터 저장부와, 상기 프로그램 카운터 제어부의 프로그램 카운터 제어신호 및 프로그램 카운터 저장부에 저장된 어드레스 신호에 의해 최종 어드레스 신호를 출력하는 프로그램 카운터를 포함하여 구성됨을 특징으로 한다.The present invention relates to a program counter control circuit suitable for preventing a malfunction of a processor by performing a stable reset operation, the present invention relates to a voltage level detection unit for detecting a level of a reset voltage and outputting a high level voltage detection signal at an abnormal reset voltage; A timer / counter unit for outputting a counting signal according to the high level voltage sensing signal, a program counter control unit for outputting a program counter control signal according to the output signal of the timer / counter unit, and a program counter control signal of the program counter control unit A program counter storage unit configured to receive an input signal and store a preset address signal, and a program counter outputting a final address signal by a program counter control signal of the program counter controller and an address signal stored in the program counter storage unit; Characterized in that configured.
Description
본 발명은 프로그램 카운터 제어회로에 관한 것으로, 더욱 상세하게는 안정적인 리셋동작을 수행하여 프로세서의 오동작을 방지하는데 적당한 프로그램 카운터 제어회로에 관한 것이다.The present invention relates to a program counter control circuit, and more particularly, to a program counter control circuit suitable for preventing a malfunction of a processor by performing a stable reset operation.
이하, 종래 기술에 따른 프로그램 카운터를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a program counter according to the related art will be described with reference to the accompanying drawings.
도 1은 명령 코드를 나타낸 구성도이고, 도 2는 종래의 프로그램 카운터의 동작을 설명하기 위한 신호 파형도이다.1 is a block diagram showing a command code, Figure 2 is a signal waveform diagram for explaining the operation of the conventional program counter.
도 1에 도시한 바와 같이, 일반적으로 디지털 컴퓨터는 여러 가지 동작을 실행할 수 있는 범용 장치이고 또한 수행되어야 하는 지정된 동작들에 관하여 지시를 받을 수 있다.As shown in FIG. 1, a digital computer is generally a general purpose device capable of performing various operations and can also be instructed with respect to designated operations to be performed.
이러한 컴퓨터의 사용자는 프로그램을 이용하여 처리를 제어할 수 있는데, 프로그램은 동작과 오퍼랜드(OPERAND), 그리고 처리가 일어나는 순서를 규정하는 명령의 한 세트로 이루어진다.The user of such a computer can use a program to control the processing, which consists of a set of instructions that define the operations, the operands, and the order in which the processing occurs.
명령의 형태는 메모리 워드나 제어 레지스터에서 발견되는 직사각형 상자로 기호화된 명령의 비트들로 설명될 수 있다.The form of an instruction can be described by the bits of the instruction symbolized by a rectangular box found in a memory word or control register.
명령 코드의 비트들은 영역이라고 불리는 부분들로 명령을 세분화하여 나눈 그룹으로 이루어져 있으며 각 영역은 오피코드(OPCODE) 또는 메모리 어드레스 등으로 할당되어 있다.The bits of an instruction code are divided into groups divided into instructions called regions, and each region is allocated by an opcode or a memory address.
그리고, 여러 가지 영역은 명령에서 다양한 기능으로 지정되어 있고 합쳐져 하나의 명령코드 형태로 구성된다.In addition, various areas are designated by various functions in a command and are combined to form a single command code.
종래의 프로그램 카운터의 동작을 설명하면 다음과 같다.The operation of the conventional program counter is as follows.
도 2에 도시한 바와 같이, 초기 리셋(Reset)이 해제되고 나면 프로그램 카운터가 리셋 어드레스를 가리키게 되고, 상기 리셋 어드레스의 값인 시작 어드레스를 다시 프로그램 카운터에 전달하여 시작 어드레스의 오피코드(OPCODE)를 해석하여 오퍼랜드(OPERAND)의 처리뿐 아니라 상기 오퍼랜드에 상응하는 프로세스를 실행한다.As shown in FIG. 2, after the initial reset is released, the program counter indicates the reset address, and the start address, which is the value of the reset address, is transferred back to the program counter to interpret the opcode of the start address. To execute the process corresponding to the operand as well as the processing of the operand (OPERAND).
그리고, 프로그램 카운터를 기본적으로 하나 증가시켜 다음 오퍼랜드를 해석하게 된다.By default, the program counter is incremented by one to interpret the next operand.
a는 프로그램 카운터의 값이 정상적으로 하나씩 증가하는 경우이고, b는 외부로부터 입력된 인터럽트 신호가 프로그램 카운터의 값을 변경시켜 어드레스를 천이시키는 경우이다.a is a case where the value of the program counter normally increases one by one, and b is a case where an external interrupt signal changes the address of the program counter by changing the value of the program counter.
프로그램 수행중에 리셋전압이 일정레벨 이하가 되면 다시 리셋 상태가 되어 프로그램이 종료되어 초기 상태가 되고, 리셋전압이 일정레벨 이상이 되면 상기의 프로세스를 다시 수행한다.If the reset voltage falls below a certain level during the program execution, the state is reset again, and the program is terminated to an initial state.
그러나, 종래의 인터럽트 회로는 완전히 리셋 상태로 되어 프로그램을 다시 처음부터 수행하게 되는데, 이때 내외부 노이즈(Noise)에 의한 프로세서의 오동작으로 프로그램 카운터에 영향을 주어 프로그램 카운터의 값이 오피코드가 아닌 오포랜드를 가리키거나, 프로그램 영역이외의 비사용 영역(Not used area)을 가리키거나 또는 무한 루프(LOOP) 영역에 진입하는 등의 오동작을 일으키게 된다.However, the conventional interrupt circuit is completely reset, and the program is executed again from the beginning. At this time, the malfunction of the processor due to internal and external noise affects the program counter, and the value of the program counter is not an opcode but an opland. It may cause a malfunction such as indicating a, a used area other than the program area, or entering an infinite loop (LOOP) area.
그러나, 상기와 같은 종래의 프로그램 카운터 제어회로는 다음과 같은 문제점이 있다.However, the conventional program counter control circuit as described above has the following problems.
내외부로부터 발생한 노이즈 성분에 의해 불안정한 리셋전압이 인가되면 프로세서는 프로그램의 의도와 다르게 오동작을 수행하게 된다.If an unstable reset voltage is applied by noise components generated from inside and outside, the processor malfunctions according to the program's intention.
본 발명은 이와 같은 종래 기술의 프로그램 카운터 제어회로의 문제를 해결하기 위한 것으로, 불안정한 리셋전압을 감지하여 미리 설정된 프로그램 카운터 값을 출력함으로써 보다 안정적인 리셋동작을 수행하는데 적당한 프로그램 카운터 제어회로를 제공하는데 그 목적이 있다.The present invention is to solve the problem of the conventional program counter control circuit, and provides a program counter control circuit suitable for performing a more stable reset operation by detecting an unstable reset voltage and outputting a predetermined program counter value. There is a purpose.
도 1은 종래의 프로그램 카운터 제어회로의 동작을 설명하기 위한 도면1 is a view for explaining the operation of the conventional program counter control circuit
도 2는 종래의 프로그램 카운터 제어회로의 동작을 설명하기 위한 신호 파형도2 is a signal waveform diagram for explaining the operation of a conventional program counter control circuit.
도 3은 본 발명에 의한 프로그램 카운터 제어회로를 나타낸 구성도3 is a block diagram showing a program counter control circuit according to the present invention;
도 4는 본 발명의 정상적인 리셋전압 인가 시의 동작을 설명하기 위한 신호 파형도4 is a signal waveform diagram for explaining an operation when a normal reset voltage is applied according to the present invention.
도 5는 본 발명의 불안정한 리셋전압 인가 시의 동작을 설명하기 위한 신호 파형도5 is a signal waveform diagram for explaining an operation when an unstable reset voltage is applied according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 전압 레벨 감지부 32 : 타이머/카운터부31: voltage level detection unit 32: timer / counter unit
33 : 프로그램 카운터 제어부 34 : 프로그램 카운터 저장부33: program counter control unit 34: program counter storage unit
35 : 프로그램 카운터35: program counter
이와 같은 목적을 달성하기 위한 본 발명에 따른 프로그램 카운터 제어회로는 리셋전압의 레벨을 감지하여 이상 리셋 전압에서 하이 레벨의 전압 감지신호를 출력하는 전압 레벨 감지부와, 상기 하이 레벨의 전압 감지 신호에 의해 카운팅 신호를 출력하는 타이머/카운터부와, 상기 타이머/카운터부의 출력신호에 의해 프로그램 카운터 제어신호를 출력하는 프로그램 카운터 제어부와, 상기 프로그램 카운터 제어부의 프로그램 카운터 제어신호를 입력받고 미리 설정된 어드레스 신호를 저장하는 프로그램 카운터 저장부와, 상기 프로그램 카운터 제어부의 프로그램 카운터 제어신호 및 프로그램 카운터 저장부에 저장된 어드레스 신호에 의해 최종 어드레스 신호를 출력하는 프로그램 카운터를 포함하여 구성됨을 특징으로 한다.The program counter control circuit according to the present invention for achieving the above object is a voltage level detection unit for detecting the level of the reset voltage and outputs a high level voltage detection signal at the abnormal reset voltage, and the high level voltage detection signal A timer / counter unit for outputting a counting signal, a program counter control unit for outputting a program counter control signal by the output signal of the timer / counter unit, and a program counter control signal of the program counter control unit, and receiving a preset address signal. And a program counter for outputting a final address signal based on a program counter control signal of the program counter control unit and an address signal stored in the program counter storage unit.
이하, 본 발명에 따른 프로그램 카운터 제어회로를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a program counter control circuit according to the present invention will be described with reference to the accompanying drawings.
도 3는 본 발명에 의한 프로그램 카운터 제어회로를 나타낸 구성도이다.3 is a block diagram showing a program counter control circuit according to the present invention.
도 3에 도시한 바와 같이, 리셋전압의 레벨을 감지하여 전압 감지신호(Svtgdet)를 출력하는 전압 레벨 감지부(31)와, 상기 전압 레벨 감지부(31)의 출력신호를 입력받아 카운팅한 후 하이 레벨의 카운팅 신호(Stmrout)를 출력하는 타이머/카운터부(32)와, 상기 타이머/카운터부(32)의 출력신호를 입력받아 프로그램 카운터 제어신호(Spcctl)를 출력하는 프로그램 카운터 제어부(33)와, 상기 프로그램 카운터 제어부(33)의 프로그램 카운터 제어신호(Spcctl)를 입력받고 미리 설정된 어드레스 신호를 저장하는 프로그램 카운터 저장부(34)와, 상기 프로그램 카운터 제어부(33)의 프로그램 카운터 제어신호(Spcctl) 및 프로그램 카운터 저장부(34)에 저장된 어드레스 신호(Dctlpc)를 입력받아 내부 어드레스 버스에 최종 어드레스 신호(Dpc)를 출력하는 프로그램 카운터(35)를 포함하여 구성된다.As shown in FIG. 3, a voltage level detecting unit 31 which detects the level of the reset voltage and outputs a voltage sensing signal Svtgdet, and receives and counts an output signal of the voltage level detecting unit 31. A timer / counter unit 32 that outputs a high level counting signal Stmrout, and a program counter control unit 33 that receives an output signal of the timer / counter unit 32 and outputs a program counter control signal Spcctl. And a program counter storage unit 34 for receiving a program counter control signal Spcctl of the program counter control unit 33 and storing a preset address signal, and a program counter control signal Spcctl of the program counter control unit 33. And a program counter 35 that receives the address signal Dctlpc stored in the program counter storage unit 34 and outputs a final address signal Dpc to the internal address bus. It is configured.
여기서, 상기 전압 레벨 감지부(31)는 프로세서의 오동작을 일으킬 수 있는 전압 레벨을 검출할 수 있도록 적절한 전압 마진이 설정된다.In this case, the voltage level detector 31 is set to an appropriate voltage margin so as to detect a voltage level that may cause a malfunction of the processor.
그리고, 상기 프로그램 카운터 저장부(34)에 저장된 어드레스 값은 하드웨어 어드레스 영역 또는 소프트웨어에 따라 사용자가 설정한다.The address value stored in the program counter storage unit 34 is set by the user according to the hardware address area or software.
예를 들어, 0000H 및 FFFFH를 구현하기 위해 전압 감지신호(Svtgdet)에 의해 제어되는 풀-다운(Pull-down) 및 풀-업(Pull up)을 각각 사용하거나 BDF0H를 구현하기 위해 전압 감지신호(Svtgdet)에 의해 제어되는 풀-다운과 풀-업을 사용할 수도 있고, 프로그램 카운터(35)의 출력 값의 일부 비트만 변경하도록 설정할 수 있다.For example, pull-down and pull-up controlled by voltage sensing signal Svtgdet to implement 0000H and FFFFH, respectively, or voltage sensing signal (to implement BDF0H) It is also possible to use pull-down and pull-up controlled by Svtgdet) and set it to change only some bits of the output value of the program counter 35.
또한, 미리 설정된 어드레스 값을 저장하는 프로그램 카운터 저장부(34)를 최종 어드레스를 출력하는 프로그램 카운터(35)에 내장하여 프로그램 카운터 제어회로를 구성할 수 있다.In addition, a program counter control circuit can be constructed by incorporating a program counter storage unit 34 that stores a preset address value into a program counter 35 that outputs a final address.
상기와 같은 구성을 갖는 본 발명에 의한 프로그램 카운터 제어회로의 동작을 설명하면 다음과 같다.Referring to the operation of the program counter control circuit according to the present invention having the above configuration is as follows.
도 4는 본 발명의 정상적인 리셋전압 인가 시의 동작을 설명하기 위한 신호 파형도이고, 도 5는 본 발명의 불안정한 리셋전압 인가 시의 동작을 설명하기 위한 신호 파형도이다.FIG. 4 is a signal waveform diagram illustrating an operation when applying a normal reset voltage of the present invention, and FIG. 5 is a signal waveform diagram illustrating an operation when applying an unstable reset voltage of the present invention.
도 4에 도시한 바와 같이, 본 발명에 의한 프로그램 카운터 제어회로에 정상적인 리셋전압이 인가되는 경우, 프로그램 수행 중에 전원전압(VDD)이 하이 레벨을 유지하다가 로우 레벨로 천이되는 리셋전압을 입력받게 되는데 이때 입력된 리셋전압은 프로세서가 리셋 요구를 인식하고 오동작하지 않도록 충분한 전압 마진을 갖는다.As shown in FIG. 4, when a normal reset voltage is applied to the program counter control circuit according to the present invention, while the program is being executed, the power supply voltage VDD maintains a high level and receives a reset voltage that transitions to a low level. At this time, the input reset voltage has sufficient voltage margin so that the processor recognizes the reset request and does not malfunction.
그리고, 상기 전원전압(VDD)이 정상적인 전압으로 복귀하면 리셋상태가 해제되어 초기의 프로그램을 다시 수행하게 된다.When the power supply voltage VDD returns to the normal voltage, the reset state is canceled and the initial program is executed again.
이때, 전압 레벨 감지부(31)는 입력되는 리셋전압의 레벨이 프로세서의 오동작을 일으킬 수 있는지 여부를 감지하게 되고, 충분한 전압 마진을 갖는 리셋전압을 입력받은 상기 전압 레벨 감지부(31)는 타이머/카운터부(32), 프로그램 카운터 제어부(33)를 동작시키지 않고 프로그램 카운터(35)를 통해 어드레스를 출력한다.At this time, the voltage level detecting unit 31 detects whether the level of the input reset voltage may cause a malfunction of the processor, and the voltage level detecting unit 31 that receives the reset voltage having sufficient voltage margin receives a timer. The address is output through the program counter 35 without operating the counter unit 32 and the program counter control unit 33.
한편, 도 5에 도시한 바와 같이 본 발명에 의한 프로그램 카운터 제어회로에불안정한 리셋전압이 인가되는 경우, 프로그램 수행 중에 전원전압(VDD)이 하이 레벨을 유지하다가 전압 마진이 부족한 로우 레벨의 리셋전압이 입력되면, 전압 레벨 감지부(31)는 상기 리셋전압의 로우 레벨로 천이되는 때부터 하이 레벨로 바뀌는 때까지 하이 레벨의 전압 감지신호(Svtgdet)를 출력한다.On the other hand, as shown in FIG. 5, when an unstable reset voltage is applied to the program counter control circuit according to the present invention, the low voltage reset voltage while the voltage margin is insufficient while the power supply voltage VDD is maintained at a high level during program execution. When input, the voltage level detector 31 outputs a high level voltage detection signal Svtgdet from when it transitions to the low level of the reset voltage until it is changed to the high level.
그리고, 상기 전압 감지신호(Svtgdet)가 하이 레벨이 되면 타이머/카운터부(32)는 동작하며, 오버플로우(Overflow)가 발생할 때까지 카운팅한 후에 하이 레벨의 카운팅 신호(Stmrout)를 출력한다.When the voltage detection signal Svtgdet reaches a high level, the timer / counter unit 32 operates and outputs a high level counting signal Stmrout after counting until an overflow occurs.
이때, 상기 오버플로우는 미리 설정된 값에 따라 발생하며 변경이 가능하다.In this case, the overflow occurs according to a preset value and can be changed.
이어, 프로그램 카운터 제어부(33)는 상기 카운팅 신호(Stmrout)에 의해 프로그램 카운터 저장부(34) 및 프로그램 카운터(35)에 프로그램 카운터 제어신호(Spcctl)를 출력하며, 상기 프로그램 카운터 제어신호(Spcctl)에 의해 상기 프로그램 카운터 저장부(34)는 미리 저장된 어드레스 값을 프로그램 카운터(35)에 전달한다.Subsequently, the program counter control unit 33 outputs a program counter control signal Spcctl to the program counter storage unit 34 and the program counter 35 by the counting signal Stmrout, and the program counter control signal Spcctl. The program counter storage unit 34 transfers the address value stored in advance to the program counter 35.
그리고, 상기 프로그램 카운터(35)는 상기 프로그램 카운터 저장부(34)로부터 입력받은 어드레스 값을 내부 어드레스 버스를 통해 출력한다.The program counter 35 outputs an address value received from the program counter storage unit 34 through an internal address bus.
따라서, 상기 프로그램 카운터 저장부(34)에 저장되었던 어드레스에 따라 프로그램을 다시 수행하게 된다.Therefore, the program is executed again according to the address stored in the program counter storage unit 34.
상기와 같은 본 발명에 의한 프로그램 카운터 제어회로는 다음과 같은 효과가 있다.The program counter control circuit according to the present invention as described above has the following effects.
내외부의 노이즈에 의한 불안정한 리셋전압을 감지하여 미리 설정된 프로그램 카운터의 값을 출력함으로써 프로그래머가 의도한대로 오피코드를 해석하여 정상적으로 프로그램을 수행할 수 있다.By detecting an unstable reset voltage caused by internal and external noise and outputting a preset program counter value, the programmer can interpret the opcode as intended and execute the program normally.
즉, 안정된 프로그램 카운터 값을 출력하여 리셋 시 프로세서의 오동작을 사전에 방지하여 제품의 신뢰도를 향상시킬 수 있는 효과가 있다.In other words, by outputting a stable program counter value to prevent the malfunction of the processor in advance, it is possible to improve the reliability of the product.
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Legal Events
| Date | Code | Title | Description |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |