KR100282798B1

KR100282798B1 - Frequency Synthesizing Device Using Low Frequency PLEL IC in Mobile Communication Terminal

Info

Publication number: KR100282798B1
Application number: KR1019980028300A
Authority: KR
Inventors: 고은화
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1998-07-14
Filing date: 1998-07-14
Publication date: 2001-03-02
Also published as: KR20000008473A

Abstract

본 발명은 이동통신 단말기내 RF 송수신부에서 고역의 채널 주파수 자원을 사용하기 위한 주파수 합성장치를 설계함에 있어서, 저역의 PLL IC를 이용하여 주파수 합성장치를 구현함으로써 로킹 타임을 줄이고 위상 잡음과 위상 에러 등의 특성을 개선시킬 수 있도록 한 이동통신 단말기내 저역의 PLL IC를 이용한 주파수 합성장치에 관한 것으로, 송신부에서 출력되는 채널 주파수와 송신부내 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 혼합하여 기준 주파수를 다운시켜 줌으로써 송신부내 PLL IC의 기준 주파수가 100MHz 이내로 동작되도록 하고, 수신부 역시 채널 형성을 위한 로컬 주파수와 수신부내 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 혼합하여 기준 주파수를 다운시켜 줌으로써 수신부내 PLL IC의 기준 주파수가 100MHz 이내로 동작되도록 함을 특징으로 하며, 이와 같이 비교적 간단한 구조를 통해 회로의 간략화를 이룰 수 있어 단말기의 크기를 줄일 수 있고, 저역의 PLL IC를 이용함에 따라 원가가 절감되는 효과가 있다.In the present invention, in designing a frequency synthesizer for using a high frequency channel frequency resource in an RF transceiver in a mobile communication terminal, a frequency synthesizer using a low frequency PLL IC is implemented to reduce locking time and to reduce phase noise and phase error. The present invention relates to a frequency synthesizer using a low-pass PLL IC in a mobile communication terminal for improving the characteristics of a mobile communication terminal. The reference frequency of the PLL IC in the transmitter is operated within 100MHz by lowering the reference frequency. Reference of PLL IC in Receiver It is characterized in that the frequency is operated within 100MHz, the circuit can be simplified through a relatively simple structure, such that the size of the terminal can be reduced, and the cost is reduced by using a low-pass PLL IC.

Description

Frequency Synthesizing Device Using Low Frequency PLEL IC in Mobile Communication Terminal

본 발명은 이동통신 단말기내 RF 송수신부에서 고역의 채널 주파수 자원을 사용하기 위한 주파수 합성장치를 설계함에 있어서, 저역의 PLL(Phase Locked Loop) IC를 이용하여 주파수 합성장치를 구현함으로써 로킹 타임(Locking Time)을 줄이고 위상 잡음(Phase Noise)과 위상 에러(Phase Error) 등의 특성을 개선시킬 수 있도록 한 이동통신 단말기내 저역의 PLL IC를 이용한 주파수 합성장치에 관한 것이다.According to the present invention, in designing a frequency synthesizer for using a high frequency channel frequency resource in an RF transceiver in a mobile communication terminal, a locking time is realized by implementing a frequency synthesizer using a low-pass phase locked loop (PLL) IC. The present invention relates to a frequency synthesizer using a low-pass PLL IC in a mobile communication terminal to reduce time and improve characteristics such as phase noise and phase error.

일반적으로 이동통신 단말기내 RF 송수신부에서는 원하는 채널 주파수를 발생시키기 위해 PLL IC에 의한 주파수 합성장치를 이용한다.In general, an RF transceiver in a mobile communication terminal uses a frequency synthesizer by a PLL IC to generate a desired channel frequency.

이러한 PLL IC는 내부 기준 주파수에 따라 로컬(Local) 주파수 신호를 발생하며, PLL IC의 내부 기준 주파수를 얼마로 선정하는 냐에 따라 어느 한 채널에서 다른 한 채널로 이동 또는 도약하는데 걸리는 시간, 즉 로킹 타임을 결정하게 된다.These PLL ICs generate a local frequency signal according to the internal reference frequency, and the time taken to move or jump from one channel to another depending on how much of the PLL IC's internal reference frequency is selected, that is, the locking time. Will be determined.

종래 디지털-주파수 공용통신(Digital-Trunked Radio System ; 이하, 'D-TRS'라 칭함) 단말기에서는 채널 간격이 25kHz이므로 PLL IC의 기준 주파수를 25kHz로 하여 주파수 합성장치를 설계하였는데, 이때 송신부에서 직접 변조(Direct Modulation) 방식을 채택함에 따라 TRS 채널을 생성하기가 쉽지 않았으며, 수신부 역시 25kHz가 되도록 중간 주파수를 선택함에 있어 별도의 IF SAW 필터를 제작하여 사용해야 하는 어려움이 있었다.In the conventional Digital-Trunked Radio System (hereinafter, referred to as 'D-TRS') terminal, since the channel spacing is 25 kHz, the frequency synthesizer was designed using the reference frequency of the PLL IC as 25 kHz. It was not easy to create a TRS channel by adopting a direct modulation method, and the receiver also had to make and use a separate IF SAW filter in selecting an intermediate frequency to be 25 kHz.

더구나, FHMA(Frequency Hopping code division Multiple Access) 방식을 사용하는 D-TRS 단말기에서는 채널간의 도약시 빠른 로킹 타임 특성을 만족시킬 수 없었다.In addition, the D-TRS terminal using the frequency hopping code division multiple access (FHMA) method could not satisfy the fast locking time characteristic when the channel jumps.

상기와 같이 일반적인 하나의 PLL IC를 사용하여서는 주파수 문제와 로킹 타임과 위상 잡음 및 위상 에러 등의 특성을 모두 만족시킬 수 없었다.Using a single PLL IC as described above, the frequency problem, the locking time, the phase noise, and the phase error could not be satisfied.

이에 따라, 종래에는 국내 허가된 주파수 간격이 25kHz이나 끝자리가 12.5kHz로 되어 있기 때문에 이 12.5kHz를 PLL IC의 기준 주파수로 하는 주파수 합성장치를 설계하였다.As a result, since the conventionally permitted frequency interval is 25 kHz and the end position is 12.5 kHz, a frequency synthesizing apparatus having this 12.5 kHz as the reference frequency of the PLL IC was designed.

즉, D-TRS 차량용 단말기의 채널 1의 수신 주파수가 851.0125MHz이고 첫 번째 중간 주파수가 83.25MHz인 경우, 채널 1을 위해서는 로컬 주파수를 정수로 나눌 수 있고 25kHz 채널 간격을 만족할 수 있는 상기 12.5kHz의 기준 주파수를 사용하여 934.2625MHz의 로컬 주파수를 발생하도록 하였다.That is, when the reception frequency of channel 1 of the D-TRS vehicle terminal is 851.0125 MHz and the first intermediate frequency is 83.25 MHz, the local frequency can be divided by an integer for channel 1 and the above 12.5 kHz that can satisfy the 25 kHz channel spacing. The reference frequency was used to generate a local frequency of 934.2625 MHz.

그러나, 상기와 같은 주파수 합성 역시 채널간의 도약시간이 1.9ms로 로킹 타임은 만족할 만한 반면, 로킹 타임이 너무 줄어 위상 잡음 특성은 만족할 만하지 못하였다.However, the frequency synthesis as described above, while the hop time between the channels is 1.9 ms, the locking time is satisfactory, while the locking time is too low to satisfy the phase noise characteristic.

즉, PLL IC 내부의 N-카운터 값이 클수록 위상 잡음 특성이 악화되는데, 이는 발생하고자 하는 채널 주파수가 높을수록 N-카운터의 값이 크게 되는 것이다.In other words, the larger the value of the N-counter in the PLL IC, the worse the phase noise characteristic. The higher the channel frequency to be generated, the larger the value of the N-counter.

한편, 상기와 같은 종래의 결과를 토대로 하여 PLL IC 내부의 기준 주파수를 100kHz로 올리는 방법을 통해 위상 잡음 특성을 만족시키고자 하였다.On the other hand, based on the conventional results as described above to improve the phase noise characteristics by increasing the reference frequency inside the PLL IC to 100kHz.

도 1에 도시된 D-TRS 단말기내 수신부의 로컬 주파수 발생장치에서와 같이, 제1 PLL부(1)에서 채널 간격 25kHz의 4배인 100kHz를 기준 주파수로 하여 878.2MHz의 주파수를 발생하면, 채널 간격을 형성하도록 디바이더(Divider)(2)를 통해 상기 878.2MHz를 4로 나누어 한 채널에 대한 219.55MHz의 주파수를 발생하고, 이어 제2 PLL부(3)에서 발생된 714.7125MHz와 상기 디바이더(2)를 통해 발생된 219.55MHz를 제1 혼합기(4)에서 혼합하여 934.2625MHz의 로컬 주파수를 발생한다.As in the local frequency generator of the receiver in the D-TRS terminal shown in FIG. 1, when the first PLL unit 1 generates a frequency of 878.2 MHz using 100 kHz, which is four times the channel interval 25 kHz, as a reference frequency, The divider 2 divides 878.2 MHz by 4 to generate a frequency of 219.55 MHz for one channel, followed by 714.7125 MHz generated by the second PLL unit 3 and the divider 2. The 219.55 MHz generated through the first mixer 4 is mixed to generate a local frequency of 934.2625 MHz.

그러면, 제2 혼합기(5)에서는 채널 1의 수신 주파수 851.0125MHz와 상기 제1 혼합기(4)의 934.2625MHz를 혼합하여 83.25MHz의 첫 번째 중간 주파수를 출력한다.Then, the second mixer 5 outputs the first intermediate frequency of 83.25 MHz by mixing the reception frequency 851.0125 MHz of the channel 1 and 934.2625 MHz of the first mixer 4.

그러나, 상기와 같은 종래 주파수 합성장치 역시 기준 주파수를 100kHz로 올리기 위해 별도의 디바이더(2)와 제1 혼합기(4)를 사용해야 하고, 또한 VCTCXO 주파수가 FHMA 알고리즘을 위해서는 18.45MHz를 사용해야 하므로 만약 100kHz를 내부 기준 주파수로 사용하기 위해서는 18.45MHz/100kHz 값이 정수가 아니므로 이를 보완하기 위하여 정수값이 될 수 있는 16.4MHz를 구현하는 회로가 또 다시 추가되어야 한다.However, such a conventional frequency synthesizer also needs to use a separate divider (2) and a first mixer (4) to raise the reference frequency to 100 kHz, and also if the VCTCXO frequency must use 18.45 MHz for the FHMA algorithm, To use it as an internal reference frequency, the 18.45MHz / 100kHz value is not an integer. To compensate for this, a circuit implementing 16.4MHz, which can be an integer value, must be added again.

상기와 같이 지금까지의 종래 기술을 살펴본 바, 1개의 PLL IC를 사용하여 로킹 타임 및 위상 잡음 특성을 동시에 만족시키는 것이 불가능할 뿐만 아니라 100kHz로 기준 주파수를 올리는 방법 역시 많은 회로를 사용함에 따라 내부가 복잡해지고 단말기의 크기가 커지게 되는 문제점이 있었다.As described above, the conventional technology described above is not only impossible to simultaneously satisfy the locking time and phase noise characteristics by using one PLL IC, but also the method of raising the reference frequency to 100 kHz is complicated by many circuits. There was a problem that the size of the terminal is increased.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 이동통신 단말기내 RF 송수신부에서 고역의 채널 주파수 자원을 사용하기 위한 주파수 합성장치를 설계함에 있어서, 혼합기를 이용하여 발생하고자 하는 채널 주파수 대역보다 훨씬 아래인 100MHz 이내에서 동작하는 저가의 PLL IC를 구현함으로써 로킹 타임을 줄이고 위상 잡음 및 위상 에러 등의 특성을 개선시킬 수 있도록 한 이동통신 단말기내 저역의 PLL IC를 이용한 주파수 합성장치를 제공하는 데에 있다.The present invention has been made to solve the above problems, the object of which is to generate using a mixer in the design of a frequency synthesizer for using the high frequency channel frequency resources in the RF transceiver in the mobile communication terminal Frequency synthesizer using low-pass PLL IC in mobile communication terminal to reduce locking time and improve characteristics such as phase noise and phase error by implementing low-cost PLL IC operating within 100MHz far below channel frequency band Is in providing.

도 1은 종래 이동통신 단말기의 수신부내 2개의 피엘엘 아이씨를 이용한 로컬 주파수 발생장치의 블록 구성도,1 is a block diagram of a local frequency generator using two PLL ICs in a receiver of a conventional mobile communication terminal.

도 2는 본 발명에 의한 이동통신 단말기내 저역의 피엘엘 아이씨를 이용한 주파수 합성장치의 블록 구성도.2 is a block diagram of a frequency synthesizing apparatus using PEL IC of a low band in a mobile communication terminal according to the present invention;

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

10 : 제어부 20 : 고정 주파수 발생부10: control unit 20: fixed frequency generator

30 : 채널 주파수 발생부 40 : 로컬 주파수 발생부30: channel frequency generator 40: local frequency generator

21,31,41 : 제1∼제3 PLL부 22,32,42 : 제1∼제3 루프 필터21,31,41: first to third PLL sections 22,32,42: first to third loop filters

23,33,43 : 제1∼제3 VCO 25 : 제1 혼합기23, 33, 43: first to third VCO 25: first mixer

35 : 제2 혼합기 34,44 : 제1,2 LPF35: 2nd mixer 34, 44: 1st, 2nd LPF

이러한 목적을 달성하기 위한 본 발명의 이동통신 단말기내 저역의 PLL IC를 이용한 주파수 합성장치는, 송신부에서 출력되는 채널 주파수와 송신부내 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 혼합하여 기준 주파수를 다운시켜 줌으로써 송신부내 PLL IC의 기준 주파수가 100MHz 이내로 동작되도록 하고, 수신부 역시 채널 형성을 위한 로컬 주파수와 수신부내 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 혼합하여 기준 주파수를 다운시켜 줌으로써 수신부내 PLL IC의 기준 주파수가 100MHz 이내로 동작되도록 함을 특징으로 한다.In order to achieve the above object, a frequency synthesizer using a low frequency PLL IC in a mobile communication terminal according to the present invention may be obtained by mixing a channel frequency output from a transmitter and a fixed frequency for reducing the reference frequency of the PLL IC in the transmitter within 100 MHz. By lowering the frequency, the reference frequency of the PLL IC in the transmitter is operated within 100 MHz.The receiver also mixes the local frequency for channel formation and the fixed frequency to down the reference frequency of the PLL IC in the receiver within 100 MHz. It is characterized in that the reference frequency of the PLL IC in the receiver operates within 100MHz.

이하, 첨부된 도면을 참고하여 본 발명에 의한 이동통신 단말기내 저역의 PLL IC를 이용한 주파수 합성장치의 구성 및 동작을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the frequency synthesizer using a low-frequency PLL IC in the mobile communication terminal according to the present invention.

도 2는 본 발명에 의한 이동통신 단말기내 저역의 PLL IC를 이용한 주파수 합성장치의 블록 구성도로서, 본 발명에 의한 주파수 합성장치의 전체 동작을 제어하는 제어부(10)와, 상기 제어부(10)의 제어 동작에 따라 송신측의 채널 주파수 발생부와 수신측의 로컬 주파수 발생부에 사용되는 각 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 발생하는 고정 주파수 발생부(20)와, 상기 제어부(10)의 제어 동작 및 상기 고정 주파수 발생부(20)의 제어 동작에 따라 송신용 채널 주파수를 발생하는 채널 주파수 발생부(30)와, 상기 제어부(10)의 제어 동작 및 상기 고정 주파수 발생부(20)의 제어 동작에 따라 수신용 로컬 주파수를 발생하는 로컬 주파수 발생부(40)와, 상기 고정 주파수 발생부(20)에서 발생된 고정 주파수와 상기 채널 주파수 발생부(30)에서 발생된 채널 주파수를 혼합하여 100MHz 이내의 기준 주파수를 채널 주파수 발생부(30)로 출력하는 제1 혼합기(25)와, 상기 고정 주파수 발생부(20)에서 발생된 고정 주파수와 상기 로컬 주파수 발생부(40)에서 발생된 로컬 주파수를 혼합하여 100MHz 이내의 기준 주파수를 로컬 주파수 발생부(40)로 출력하는 제2 혼합기(35)로 구성된다.2 is a block diagram of a frequency synthesizing apparatus using a low-pass PLL IC in a mobile communication terminal according to the present invention. The control unit 10 controls the overall operation of the frequency synthesizing apparatus according to the present invention, and the control unit 10. A fixed frequency generator 20 for generating a fixed frequency for lowering the reference frequency of each PLL IC used in the channel frequency generator on the transmitting side and the local frequency generator on the receiving side within 100 MHz according to the control operation of the transmitter; A channel frequency generator 30 generating a transmission channel frequency according to a control operation of the controller 10 and a control operation of the fixed frequency generator 20, and a control operation of the controller 10 and generation of the fixed frequency. Local frequency generator 40 for generating a local frequency for reception according to the control operation of the unit 20, the fixed frequency generated by the fixed frequency generator 20 and the channel frequency generator 30 The first mixer 25 for mixing the channel frequency generated in the) to output a reference frequency within 100MHz to the channel frequency generator 30, and the fixed frequency and the local frequency generated by the fixed frequency generator 20 The second mixer 35 is configured to mix the local frequencies generated by the generator 40 and output a reference frequency within 100 MHz to the local frequency generator 40.

상기 고정 주파수 발생부(20)는 상기 제어부(10)에서 출력되는 데이터(Data), 클럭(Clock), 제1 인에이블(Enable) 신호에 따라 상기 채널 주파수 발생부(30)와 로컬 주파수 발생부(40)내 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 발생할 수 있도록 위상 검출 전압제어신호를 출력하는 제1 PLL부(21)와, 상기 제1 PLL부(21)에서 출력된 전압제어신호가 로컬 스펙(Spec) 특성을 만족하도록 하는 제1 루프 필터(Loop Filter)(22)와, 상기 제1 루프 필터(22)를 통과한 전압제어신호에 따라 상기 제1 PLL부(21)가 상기 채널 주파수 발생부(30)와 로컬 주파수 발생부(40)내 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 출력하도록 하는 제1 전압제어발진기(Voltage Control Oscillator ; 이하, 'VCO'라 칭함)(23)으로 구성된다.The fixed frequency generator 20 is the channel frequency generator 30 and the local frequency generator based on data, clock, and a first enable signal output from the controller 10. A first PLL unit 21 for outputting a phase detection voltage control signal so as to generate a fixed frequency for lowering the reference frequency of the PLL IC within 100 MHz within 40; and a voltage output from the first PLL unit 21; The first PLL unit 21 according to a first loop filter 22 for controlling a control signal to satisfy a local specification characteristic and a voltage control signal passing through the first loop filter 22. Voltage control oscillator (VCO) for outputting a fixed frequency for lowering the reference frequency of the PLL IC in the channel frequency generator 30 and the local frequency generator 40 within 100 MHz. 23).

상기 채널 주파수 발생부(30)는 상기 제어부(10)에서 출력되는 데이터, 클럭, 제2 인에이블 신호에 따라 송신측에서 발생하고자 하는 채널 주파수로 로킹할 수 있도록 위상 검출 전압제어신호를 출력하는 제2 PLL부(31)와, 상기 제2 PLL부(31)에서 출력된 전압제어신호가 로컬 스펙 특성을 만족하도록 하는 제2 루프 필터(32)와, 상기 제2 루프 필터(32)를 통과한 전압제어신호에 따라 송신측에서 발생하고자 하는 채널 주파수를 출력하는 제2 VCO(33)와, 상기 제1 혼합기(25)의 출력신호에 발생한 고차 주파수를 제거하는 제1 저역통과필터(Low Pass Filter ; 이하, 'LPF'라 칭함)(34)로 구성된다.The channel frequency generator 30 outputs a phase detection voltage control signal to lock the channel frequency to be generated at the transmission side according to the data, the clock, and the second enable signal output from the controller 10. 2 PLL section 31, the second loop filter 32 and the second loop filter 32 so that the voltage control signal output from the second PLL section 31 satisfies the local specification characteristics, A second low pass filter for removing a high order frequency generated in the output signal of the first mixer 25 and a second VCO 33 for outputting a channel frequency to be generated at the transmitting side according to the voltage control signal; Hereinafter referred to as 'LPF' 34.

그리고, 상기 로컬 주파수 발생부(40)는 상기 제어부(10)에서 출력되는 데이터, 클럭, 제3 인에이블 신호에 따라 수신측에서 발생하고자 하는 로컬 주파수로 로킹할 수 있도록 위상 검출 전압제어신호를 출력하는 제3 PLL부(41)와, 상기 제3 PLL부(41)에서 출력된 전압제어신호가 로컬 스펙 특성을 만족하도록 하는 제3 루프 필터(42)와, 상기 제3 루프 필터(42)를 통과한 전압제어신호에 따라 수신측에서 발생하고자 하는 로컬 주파수를 출력하는 제3 VCO(43)와, 상기 제2 혼합기(35)의 출력신호에 발생한 고차 주파수를 제거하는 제2 LPF(44)로 구성된다.In addition, the local frequency generator 40 outputs a phase detection voltage control signal to lock to a local frequency to be generated at a receiving side according to data, a clock, and a third enable signal output from the controller 10. The third loop filter 42 and the third loop filter 42 so that the voltage control signal output from the third PLL unit 41 satisfies a local specification characteristic. A third VCO 43 for outputting a local frequency to be generated at the receiving side according to the voltage control signal that has passed, and a second LPF 44 for removing high-order frequencies generated at the output signal of the second mixer 35. It is composed.

상기와 같이 구성된 이동통신 단말기내 저역의 PLL IC를 이용한 주파수 합성장치의 동작을 설명하면 다음과 같다.Referring to the operation of the frequency synthesizer using a low-pass PLL IC in the mobile communication terminal configured as described above are as follows.

먼저, 고정 주파수 발생부(20)내 제1 PLL부(21)는 제어부(10)에서 출력되는 데이터, 클럭, 제1 인에이블 신호에 따라 채널 형성을 위해 송신측과 수신측에서 사용되는 제2 PLL부(31)와 제3 PLL부(41)를 저역의 PLL IC로 이용할 수 있도록 이에 공급되는 기준 주파수를 다운시키기 위한 고정 주파수를 발생한다.First, the first PLL unit 21 in the fixed frequency generator 20 is a second terminal used by the transmitter and the receiver for channel formation according to the data, the clock, and the first enable signal output from the controller 10. A fixed frequency is generated to lower the reference frequency supplied thereto so that the PLL section 31 and the third PLL section 41 can be used as a low-pass PLL IC.

즉, 고정 주파수 발생부(20)내 제1 PLL부(21)는 제어부(10)의 데이터, 클럭, 제1 인에이블 신호에 따라 위상 검출 전압제어신호를 제1 루프 필터(22)를 통해 제1 VCO(23)로 출력한다.That is, the first PLL unit 21 in the fixed frequency generator 20 generates a phase detection voltage control signal through the first loop filter 22 according to the data, the clock, and the first enable signal of the controller 10. Output to 1 VCO (23).

이때, 상기 제1 루프 필터(22)는 제1 PLL부(21)에서 출력된 위상 검출 전압제어신호가 위상 잡음, 로킹 타임, 위상 에러, 스퓨리어스(Spurious) 특성 등의 로컬 스펙 특성을 만족할 수 있도록 한다.In this case, the first loop filter 22 may satisfy the local specification characteristics such as phase noise, locking time, phase error, and spurious characteristics of the phase detection voltage control signal output from the first PLL unit 21. do.

이어, 제1 VCO(23)는 상기 제1 루프 필터(22)를 통과한 제1 PLL부(21)의 위상 검출 전압제어신호에 따라 상기 제1 PLL부(21)가 송수신측 PLL IC의 기준 주파수를 100MHz 이내로 다운시키기 위한 고정 주파수를 제1 PLL부(21)로 궤환시키는 동시에 제1 혼합기(25) 및 제2 혼합기(35)로 출력한다.Subsequently, in response to the phase detection voltage control signal of the first PLL unit 21 that has passed through the first loop filter 22, the first VCO 23 may be configured to reference the PLL IC of the transmission / reception side PLL IC. A fixed frequency for reducing the frequency to within 100 MHz is fed back to the first PLL unit 21 and simultaneously output to the first mixer 25 and the second mixer 35.

그러면, 600개의 채널을 형성하기 위한 채널 주파수 발생부(30)에서는 제어부(10)에서 출력되는 데이터, 클럭, 제2 인에이블 신호에 따라 제2 PLL부(31)가 송신측에서 발생하고자 하는 800MHz 대역의 채널 주파수로 로킹할 수 있도록 위상 검출 전압제어신호를 제2 루프 필터(32)를 통해 제2 VCO(33)로 출력한다.Then, in the channel frequency generator 30 for forming 600 channels, the second PLL unit 31 generates 800 MHz according to the data, the clock, and the second enable signal output from the controller 10. The phase detection voltage control signal is output to the second VCO 33 through the second loop filter 32 so as to lock at the channel frequency of the band.

이때, 제2 루프 필터(32) 역시 제2 PLL부(31)에서 출력된 위상 검출 전압제어신호가 로컬 스펙 특성을 만족할 수 있도록 한다.At this time, the second loop filter 32 also allows the phase detection voltage control signal output from the second PLL unit 31 to satisfy local specification characteristics.

이어, 제2 VCO(33)는 제2 루프 필터(32)를 통과한 위상 검출 전압제어신호에 따라 송신측에서 발생하고자 하는 800MHz 대역의 채널 주파수를 출력한다.Subsequently, the second VCO 33 outputs the channel frequency of the 800 MHz band to be generated at the transmitting side according to the phase detection voltage control signal passed through the second loop filter 32.

이에 따라, 제1 혼합기(25)는 채널 주파수 발생부(30)내 제2 VCO(33)에서 출력된 채널 주파수와 상기 고정 주파수 발생부(20)내 제1 VCO(23)에서 출력된 고정 주파수를 혼합하여 제2 VCO(33)의 800MHz 대역의 채널 주파수를 100MHz 이내의 주파수로 다운시켜 줌으로써 제2 PLL부(31)로 100MHz 이내의 기준 주파수를 출력한다.Accordingly, the first mixer 25 has a channel frequency output from the second VCO 33 in the channel frequency generator 30 and a fixed frequency output from the first VCO 23 in the fixed frequency generator 20. By mixing down the channel frequency of the 800MHz band of the second VCO 33 to a frequency within 100MHz to output a reference frequency within 100MHz to the second PLL unit 31.

이때, 제1 LPF(34)는 상기 제1 혼합기(25)의 출력신호에 발생한 고차 주파수를 제거하게 된다.At this time, the first LPF 34 removes the higher-order frequency generated in the output signal of the first mixer 25.

따라서, 상기 제2 PLL부(31)는 저역의 PLL IC를 사용할 수 있게 되고, 실제로 PLL IC가 100MHz 이내의 주파수에서 동작되는 것이므로 위상 잡음과 로킹 타임 특성을 개선할 수 있게 된다.Accordingly, the second PLL unit 31 can use a low-pass PLL IC, and since the PLL IC is operated at a frequency within 100 MHz, it is possible to improve phase noise and locking time characteristics.

그리고, 600개의 채널을 형성하기 위한 900MHz 대역의 로컬 주파수를 발생하는 로컬 주파수 발생부(40)에서도 제어부(10)의 데이터, 클럭, 제3 인에이블 신호에 따라 출력되는 제3 PLL부(41)의 위상 검출 전압제어신호에 의해 제3 VCO(43)가 수신측에서 발생하고자 하는 900MHz 대역의 로컬 주파수를 제2 혼합기(35)로 출력한다.In addition, the third PLL unit 41 is also output according to the data, the clock, and the third enable signal of the controller 10 in the local frequency generator 40 generating a local frequency of 900 MHz band for forming 600 channels. The third VCO 43 outputs the local frequency of the 900 MHz band to be generated at the receiving side to the second mixer 35 by the phase detection voltage control signal of the signal.

그러면, 상기 제2 혼합기(35)는 상기 로컬 주파수 발생부(40)내 제3 VCO(43)에서 출력된 로컬 주파수와 상기 고정 주파수 발생부(20)내 제1 VCO(23)에서 출력된 고정 주파수를 혼합하여 900MHz 대역의 로컬 주파수를 100MHz 이내의 기준 주파수로 다운시켜 준 다음 제2 LPF(44)를 통해 제3 PLL부(41)로 출력한다.Then, the second mixer 35 has a local frequency output from the third VCO 43 in the local frequency generator 40 and a fixed output from the first VCO 23 in the fixed frequency generator 20. The frequencies are mixed to lower the local frequency in the 900 MHz band to a reference frequency within 100 MHz, and then output to the third PLL unit 41 through the second LPF 44.

따라서, 수신부내 상기 제3 PLL부(41) 역시 저역의 PLL IC를 사용할 수 있게 되고, 실제로 PLL IC가 100MHz 이내의 주파수에서 동작되는 것이므로 위상 잡음과 로킹 타임 특성을 개선할 수 있게 된다.Accordingly, the third PLL unit 41 in the receiver can also use a low-pass PLL IC, and since the PLL IC is operated at a frequency within 100 MHz, it is possible to improve phase noise and locking time characteristics.

한편, D-TRS 단말기의 경우, 600개의 송신채널은 806.0125MHz∼820.9875MHz이고 수신채널은 851.0125MHz∼865.9875MHz로 각 15MHz 대역이며, 수신부의 중간 주파수는 83.25MHz인데, 본 발명에서는 15MHz 대역의 채널을 호핑하는데 걸리는 시간을 단축하기 위해 5MHz씩 로우(Low), 미들(Middle), 하이(High) 밴드(Band)로 나누어 상기 고정 주파수 발생부(20)내 제1 VCO(23)에서 출력되는 고정 주파수를 다르게 설정한다.Meanwhile, in the case of the D-TRS terminal, 600 transmission channels are 806.0125 MHz to 820.9875 MHz, and reception channels are 851.0125 MHz to 865.9875 MHz, each 15 MHz band, and an intermediate frequency of the receiver is 83.25 MHz. In order to shorten the time it takes to hopping the signal, the fixed output output from the first VCO 23 in the fixed frequency generator 20 is divided into low, middle, and high bands by 5 MHz. Set the frequency differently.

그리고, 위상 잡음 특성을 개선하기 위해 제1 PLL부(21)내 PLL IC의 기준 주파수를 56.25kHz로 하고, 나머지 제2 PLL부(31)와 제3 PLL부(41)내 PLL IC의 기준 주파수는 채널 형성을 위해 25kHz로 한다.In order to improve the phase noise characteristic, the reference frequency of the PLL IC in the first PLL unit 21 is set to 56.25 kHz, and the reference frequencies of the PLL ICs in the remaining second PLL unit 31 and the third PLL unit 41 are set to 56.25 kHz. Is 25 kHz for channel formation.

상기와 같은 조건의 D-TRS 단말기의 경우에는 로우 밴드의 채널 1에 대해서 제1 PLL부(21)를 구동하여 제1 VCO(23)로부터 899.6625MHz의 고정 주파수를 발진하고, 채널 주파수 발생부(30)내 제2 VCO(33)에서 발생되는 806.0125MHz의 채널 주파수와 상기 8.999.6625MHZ의 고정 주파수를 제1 혼합기(25)가 입력하여 상기 899.6625MHz의 고정 주파수를 93.65MHz로 다운시켜 제2 PLL부(31)로 다시 출력하고, 이 제2 PLL부(31)의 구동으로 806.0125MHz의 송신채널 1을 발생한다.In the case of the D-TRS terminal having the above condition, the first PLL unit 21 is driven for the low band channel 1 to oscillate a fixed frequency of 899.6625 MHz from the first VCO 23, and the channel frequency generator ( The first mixer 25 inputs a channel frequency of 806.0125 MHz and a fixed frequency of 8.999.6625 MHZ generated by the second VCO 33 into the first mixer 25 to lower the fixed frequency of 899.6625 MHz to 93.65 MHz. It outputs to the part 31 again, and the drive of this 2nd PLL part 31 produces | generates the transmission channel 1 of 806.0125 MHz.

본 발명의 주파수 합성장치를 이용하면, 806.0125MHz∼810.9875MHz에서 PLL을 구성하는 것보다 93.65MHz∼88.675MHz에서 구성하는 것이 로킹 타임을 훨씬 짧게 할 수 있고, 저역의 IC를 이용함에 따라 원가를 절감할 수 있게 된다.Using the frequency synthesizer of the present invention, configuring at 93.65MHz to 88.675MHz can make the locking time much shorter than constructing the PLL at 806.0125MHz to 810.9875MHz, and reduce the cost by using the low-frequency IC. You can do it.

이상, 상기 설명에서와 같이 본 발명은 혼합기를 이용하여 발생하고자 하는 채널 주파수 대역보다 훨씬 아래인 100MHz 이내에서 동작하는 저가의 PLL IC를 구현하여 로킹 타임을 줄이고 위상 잡음 및 위상 에러 등의 특성을 개선시킬 수 있게 되는 효과가 있으며, 비교적 간단한 구조를 통해 회로의 간략화를 이룰 수 있어 단말기의 크기를 줄일 수 있게 되는 장점이 있다.As described above, the present invention implements a low-cost PLL IC operating within 100 MHz far below the channel frequency band to be generated by using a mixer to reduce locking time and improve characteristics such as phase noise and phase error. There is an effect that can be made, and the circuit can be simplified through a relatively simple structure has the advantage of reducing the size of the terminal.

Claims

The reference frequency of each PLL IC used in the control unit 10 for controlling the overall operation of the frequency synthesizer and the channel frequency generator on the transmitting side and the local frequency generator on the receiving side in accordance with the control operation of the controller 10. A fixed frequency generator 20 for generating a fixed frequency for down to 100 MHz and a channel frequency for generating a channel frequency for transmission according to a control operation of the controller 10 and a control operation of the fixed frequency generator 20. A local frequency generator 40 for generating a reception local frequency according to the generator 30, a control operation of the controller 10, and a control operation of the fixed frequency generator 20, and the fixed frequency generator A first mixer 25 for mixing the fixed frequency generated at 20 and the channel frequency generated at the channel frequency generator 30 to output a reference frequency within 100 MHz to the channel frequency generator 30; A second mixer for mixing the fixed frequency generated by the fixed frequency generator 20 and the local frequency generated by the local frequency generator 40 to output a reference frequency within 100 MHz to the local frequency generator 40 ( 35) A frequency synthesizing apparatus using PEL IC of a low band in a mobile communication terminal, characterized in that consisting of.

The channel frequency generator 30 and the local frequency generator 40 according to the data, the clock, and the first enable signal output from the controller 10. A first PLL unit 21 for outputting a phase detection voltage control signal to generate a fixed frequency for lowering the reference frequency of the PLL IC within 100 MHz, and a voltage control signal output from the first PLL unit 21 The first PLL unit 21 is connected to the channel frequency generator 30 according to the voltage control signal passing through the first loop filter 22 and the first loop filter 22 to satisfy the local specification characteristic. Frequency using the low frequency PLEL IC in the mobile communication terminal, characterized in that it comprises a first VCO (23) for outputting a fixed frequency for reducing the reference frequency of the PLL IC within the local frequency generator 40 within 100MHz Synthesis device.

The phase detection voltage of claim 1, wherein the channel frequency generator 30 locks to a channel frequency to be generated at a transmitter according to data, a clock, and a second enable signal output from the controller 10. A second PLL unit 31 for outputting a control signal, a second loop filter 32 such that the voltage control signal output from the second PLL unit 31 satisfies a local specification characteristic, and the second loop filter A second VCO 33 for outputting a channel frequency to be generated at the transmitting side according to the voltage control signal passing through the 32, and a first LPF for removing the higher order frequency generated in the output signal of the first mixer 25; A frequency synthesizing apparatus using PLEL IC of a low range in a mobile communication terminal, characterized by comprising (34).

The phase detection voltage of claim 1, wherein the local frequency generator 40 locks to a local frequency to be generated by a receiver according to data, a clock, and a third enable signal output from the controller 10. A third PLL unit 41 for outputting a control signal, a third loop filter 42 such that the voltage control signal output from the third PLL unit 41 satisfies a local specification characteristic, and the third loop filter A third VCO 43 for outputting a local frequency to be generated at the receiving side according to the voltage control signal passed through 42, and a second LPF for removing the higher order frequency generated in the output signal of the second mixer 35; A frequency synthesizing apparatus using PLEL IC of a low range in a mobile communication terminal, characterized by comprising (44).