KR100238208B1 - Synchronous serial input and output circuit - Google Patents

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KR100238208B1 KR1019960046341A KR19960046341A KR100238208B1 KR 100238208 B1 KR100238208 B1 KR 100238208B1 KR 1019960046341 A KR1019960046341 A KR 1019960046341A KR 19960046341 A KR19960046341 A KR 19960046341A KR 100238208 B1 KR100238208 B1 KR 100238208B1
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Abstract

본 발명은 CD-ROM 드라이버에 사용되는 마이컴에 내장되는 동기식 직렬 입출력 회로에 관한 것이다. 동기식 직렬 입출력 회로는 디지털 신호 처리 블럭으로부터 인가되는 데이타를 순차적으로 입력하여 그 자신의 클럭 단자로 인가되는 신호에 따라 입력된 데이타를 시프트하여 출력하는 직렬 버퍼; 시스템 클럭을 분주하여 제1 펄스를 출력하는 프리 스케일러; 스타트 신호가 액티브된 후 소정 기간 경과된 후 일정 기간 동안 액티브되는 지연 펄스를 발생하는 지연 펄스 발생기; 제1 펄스와 지연 펄스를 입력하여 지연 펄스가 액티브인 기간 동안 제1 펄스를 통과시켜 시프트 클럭을 발생시키고 이를 직렬 버퍼의 클럭 단자로 인가하는 논리 게이트를 포함하여 구성된다. 이와 같은 동기식 직렬 입출력 회로는 DSP 칩으로부터 출력되는 유효 데이타만을 입력하게 되는 이점이 있다.The present invention relates to a synchronous serial input / output circuit incorporated in a microcomputer used in a CD-ROM driver. The synchronous serial input / output circuit sequentially inputs data applied from a digital signal processing block and shifts the input data according to a signal applied to its own clock terminal and outputs the shifted data; A prescaler for dividing the system clock to output a first pulse; A delay pulse generator for generating a delay pulse that is active for a predetermined period after a predetermined period of time elapses after the start signal is activated; And a logic gate receiving a first pulse and a delay pulse to generate a shift clock by passing a first pulse during a period in which the delay pulse is active and applying the shift clock to a clock terminal of the serial buffer. Such a synchronous serial input / output circuit has an advantage that only effective data output from the DSP chip is inputted.

Description

동기식 직렬 입출력 회로Synchronous serial input / output circuit

본 발명은 동기식 직렬 입출력(Synchronous Serial I/O) 회로에 관한 것으로, 특히 CD-ROM 드라이버에 사용되는 마이컴에 내장되는 동기식 직렬 입출력 회로에 관한 것이다.The present invention relates to a synchronous serial input / output (I / O) circuit, and more particularly to a synchronous serial input / output circuit incorporated in a microcomputer used in a CD-ROM driver.

도 1은 종래 기술에 따른 동기식 직렬 입출력 회로를 나타낸 것이고, 도 2는 도 1에 도시된 회로의 각 부분에 나타나는 신호들의 파형도들이다.1 shows a prior art synchronous serial input / output circuit, and Fig. 2 is a waveform diagram of signals appearing in each part of the circuit shown in Fig.

도 1을 참조하면, 동기식 직렬 입출력 회로는 8-비트 직렬 버퍼(110), 인에이블 펄스 발생부(120) , 프리 스케일러(140) 및 NAND 게이트(130)로 구성되어 있다. 인에이블 펄스 발생부(120)는 3-비트 카운터(121), AND 게이트(122), D-플립플롭(123), 플립플롭(124)으로 구성되어 있다. 인에이블 펄스 발생부(120)에서 플립플롭(124)은 스타트 신호(START)가 액티브되면 세트되어 출력이 "하이"레벨이 된다. 프리 스케일러(140)는 시스템 클럭(SCK)을 분주하여 CD-ROM 드라이버 제어부에서 사용하기 적당한 주기를 가지는 클럭을 발생한다. NAND 게이트(130)는 플립플롭(124)의 출력과 프리 스케일러(140)의 출력을 입력하여 플립플롭(124)의 출력이 "하이" 레벨인 경우 프리 스케일러(140)의 출력을 통과시키어 시프트 클럭(SCKO)을 발생한다. 시프트 클럭(SCKO)은 인에이블 펄스 발생부(120)의 3-비트 카운터(121)에 의하여 카운팅되며, 카운트의 출력이 모두 "1" 인 경우에는 AND 게이트(122)의 출력이 "하이" 레벨이 되며, 그에 따라 D-플립플롭(123)의 출력이 시프트 클럭(SCKO)의 다음 펄스에서 출력이 "하이" 레벨이 되고 플립플롭(124)이 리세트된다. 따라서, 인에이블 펄스 발생부(120)는 시프트 클럭(SCKO)의 소정 개수의 펄스가 발생되는 동안만 액티브되는 신호를 발생하게 되고, 그에 따라 시프트 클럭(SCKO)의 펄스 개수가 제어된다.1, the synchronous serial input / output circuit includes an 8-bit serial buffer 110, an enable pulse generator 120, a prescaler 140, and a NAND gate 130. The enable pulse generating unit 120 includes a 3-bit counter 121, an AND gate 122, a D-flip flop 123, and a flip flop 124. In the enable pulse generating unit 120, the flip-flop 124 is set when the start signal START is active, and the output becomes the "high" level. The prescaler 140 divides the system clock SCK to generate a clock having a period suitable for use in the CD-ROM driver control unit. The NAND gate 130 receives the output of the flip flop 124 and the output of the prescaler 140 to pass the output of the prescaler 140 when the output of the flip flop 124 is at a high level, (SCKO). The shift clock SCKO is counted by the 3-bit counter 121 of the enable pulse generator 120. When the output of the count is all "1", the output of the AND gate 122 is " So that the output of the D-flip flop 123 becomes the "high" level at the next pulse of the shift clock SCKO, and the flip-flop 124 is reset. Accordingly, the enable pulse generator 120 generates a signal that is active only during the generation of a predetermined number of pulses of the shift clock signal SCKO, thereby controlling the number of pulses of the shift clock signal SCKO.

이와 같은 종래의 동기식 직렬 입출력 회로는 스타트 신호(START)가 액티브되면 플립플롭(124)이 세트되어 그의 Q-출력 단자는 "하이"레벨이 되어, 시프트 클럭(SCKO)이 지체없이 발생하게 된다. 그런데, CD-ROM 드라이버에 사용되는 마이컴(제어부)에 내장되는 동기식 직렬 입출력 회로의 경우 DSP 칩과 데이타를 송수신 하는 경우, DSP 칩은 스타트 신호(START)가 액티브된 후 수 밀리세크(msec) 지연 후 유효한 데이타를 출력하는 경우가 있다. 이 경우, 종래의 동기식 직렬 입출력 회로는 스타트 신호(START)가 액티브된 후 처음 부분의 데이타에 대한 유효성을 보장할 수 없는 문제점이 있다. 이는 오동작의 야기시키게 된다.In such a conventional synchronous serial input / output circuit, when the start signal START is activated, the flip-flop 124 is set so that the Q-output terminal thereof becomes a "high" level, and the shift clock SCKO is generated without delay. However, in the case of a synchronous serial input / output circuit built in a microcomputer (control unit) used in a CD-ROM driver, when a DSP chip and data are transmitted and received, the DSP chip is activated after a start signal (START) And then output valid data. In this case, the conventional synchronous serial input / output circuit can not guarantee the validity of the data of the first part after the start signal START is activated. This causes malfunction.

따라서, 본 발명의 목적은 CD-ROM 드라이버 제어부에 내장되며, DSP 칩과 데이타를 송수신하는 경우 데이타의 유효성을 보장할 수 있는 동기식 직렬 입출력 회로를 제공하는 것이다.Accordingly, an object of the present invention is to provide a synchronous serial input / output circuit that is embedded in a CD-ROM driver control unit and can guarantee the validity of data when transmitting and receiving data with a DSP chip.

본 발명의 다른 목적은 오동작을 방지할 수 있는 CD-ROM 드라이버 제어부의 동기식 직렬 입출력 회로를 제공하는 것이다.Another object of the present invention is to provide a synchronous serial input / output circuit of a CD-ROM driver control unit which can prevent a malfunction.

본 발명의 또 다른 목적은 입출력 데이타의 유효성을 보장할 수 있는 CD-ROM 드라이버 제어부의 동기식 데이타 입력 방법을 제공하는 것이다.It is still another object of the present invention to provide a synchronous data input method of a CD-ROM driver control unit which can guarantee the validity of input / output data.

도 1은 종래 기술에 따른 동기식 직렬 입출력 회로를 나타낸 것이다.1 shows a prior art synchronous serial input / output circuit.

도 2는 도 1에 도시된 회로의 각 부분에 나타나는 신호들의 파형도들이다.2 is a waveform diagram of signals appearing at respective portions of the circuit shown in Fig.

도 3은 본 발명의 일 실시예에 따른 동기식 직렬 입출력 회로를 나타낸 것이다.3 illustrates a synchronous serial input / output circuit according to an embodiment of the present invention.

도 4는 도 3에 도시된 회로의 각 부분에 나타나는 신호들의 파형도들이다.4 is a waveform diagram of signals appearing at respective portions of the circuit shown in Fig.

도 5는 본 발명의 다른 실시예에 따른 동기식 직렬 입출력 회로를 나타낸 것이다.5 illustrates a synchronous serial input / output circuit according to another embodiment of the present invention.

도 6은 도 5에 도시된 회로의 각 부분에 나타나는 신호들의 파형도들이다.6 is a waveform diagram of signals appearing at respective portions of the circuit shown in Fig.

도 7은 본 발명의 또 다른 실시예에 따른 동기식 직렬 입출력 회로를 나타낸 것이다.7 illustrates a synchronous serial input / output circuit according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

110...8-비트 직렬 버퍼 120...인에이블 펄스 발생부110 ... 8-bit serial buffer 120 ... Enable pulse generator

140...프리 스케일러 310...지연 신호 발생부140 ... Prescaler 310 ... Delay signal generator

740,750...멀티플렉서 730...클럭 제어부740, 750 ... multiplexer 730 ... clock controller

상기 목적을 달성하기 위하여, 본 발명에 따른 동기식 직렬 입출력 회로는 디지털 신호 처리를 수행하고 데이타 출력시 스타트 신호를 발생하는 DSP 칩과 데이타를 송수신하는 CD-ROM 드라이버 제어부에 있어서, 상기 디지털 신호 처리 블럭으로부터 인가되는 데이타를 순차적으로 입력하여 그 자신의 클럭 단자로 인가되는 신호에 따라 입력된 데이타를 시프트하여 출력하는 직렬 버퍼; 및 상기 스타트 신호가 액티브된 후 소정 기간 경과 후 일정 기간 동안 펄스가 나타나는 시프트 클럭 발생 수단을 포함하여 구성된다.In order to achieve the above object, a synchronous serial input / output circuit according to the present invention is a CD-ROM driver control unit for transmitting and receiving data to and from a DSP chip that performs digital signal processing and generates a start signal upon data output, A serial buffer for sequentially inputting data applied thereto and shifting input data according to a signal applied to a clock terminal of the serial buffer; And a shift clock generating means for generating a pulse for a predetermined period of time after a predetermined period of time after the start signal is activated.

이와 같은 시프트 클럭 발생 수단은 시스템 클럭을 분주하여 제1 펄스를 출력하는 프리 스케일러; 상기 스타트 신호가 액티브된 후 소정 기간 경과된 후 액티브되는 신호를 발생하는 지연 신호 발생부; 상기 지연 신호 발생부의 출력이 액티브인 경우에 상기 제1 펄스를 통과시킴으로써 제2 펄스를 출력하는 제1 논리 게이트; 상기 스타트 신호에 의하여 액티브되고 상기 직렬 버퍼의 클럭 단자로 인가되는 신호의 펄스가 소정 개수가 되면 논액티브로 전환되는 인에이블 펄스를 발생하는 인에이블 펄스 발생부; 및 상기 인에이블 펄스가 액티브인 경우에만 상기 제2 펄스를 통과시킴으로써 시프트 클럭을 출력하여 이를 상기 직렬 버퍼의 클럭 단자로 인가하는 제2 논리 게이트를 포함하여 구성된다. 본 발명의 다른 태양에 따르면, 시프트 클럭 발생 수단은 시스템 클럭을 분주하여 제1 펄스를 출력하는 프리 스케일러; 상기 스타트 신호가 액티브된 후 소정 기간 경과된 후 일정 기간 동안 액티브되는 지연 펄스를 발생하는 지연 펄스 발생기; 상기 제1 펄스와 상기 지연 펄스를 입력하여 상기 지연 펄스가 액티브인 기간 동안 상기 제1 펄스를 통과시켜 시프트 클럭을 발생시키고 이를 상기 직렬 버퍼의 클럭 단자로 인가하는 논리 게이트로 구성된다. 본 발명의 또 다른 태양에 따르면, 시프트 클럭 발생 수단은 시스템 클럭을 분주하여 다수의 제1 분주 신호들을 출력하는 제1 분주 회로; 그 자신으로부터 출력되는 제2 분주 신호들 각각이 제1 분주 신호들중 어느 하나에 대응되고, 제2 분주 신호에 대응되는 제1 분주 신호가 액티브인 기간 동안 제2 분주 신호의 펄스 개수는 n개가 되도록, 시스템 클럭을 분주하여 다수의 제2 분주 신호들을 출력하는 제2 분주 회로; 상기 스타트 신호에 따라 클럭을 제어하는 신호를 발생하는 클럭 제어부; 상기 클럭 제어부의 출력에 따라 상기 제1 분주 신호들중 어느 하나를 선택하여 출력하는 제1 멀티플렉서; 상기 클럭 제어부의 출력에 따라 상기 제2 분주 신호들중 어느 하나를 선택하여 출력하는 제2 멀티플렉서; 및 상기 제1 멀티플렉서의 출력이 액티브인 기간 동안 상기 제2 멀티플렉서의 출력을 통과시키어 이를 상기 n비트 직렬 버퍼의 클럭 단자로 인가하는 논리 게이트를 포함하여 구성된다.The shift clock generating unit may include a prescaler that divides a system clock to output a first pulse; A delay signal generator for generating a signal that is active after a predetermined period of time elapses after the start signal is activated; A first logic gate for outputting a second pulse by passing the first pulse when the output of the delay signal generator is active; An enable pulse generator for generating an enable pulse that is activated by the start signal and is non-actively switched when the number of pulses of a signal applied to the clock terminal of the serial buffer becomes a predetermined number; And a second logic gate for outputting a shift clock by passing the second pulse only when the enable pulse is active and applying the shift clock to the clock terminal of the serial buffer. According to another aspect of the present invention, the shift clock generating means comprises: a prescaler for dividing the system clock and outputting a first pulse; A delay pulse generator for generating a delay pulse that is active for a predetermined period of time after a predetermined period of time elapses after the start signal is activated; And a logic gate receiving the first pulse and the delay pulse to generate a shift clock by passing the first pulse while the delay pulse is active and applying the generated shift clock to the clock terminal of the serial buffer. According to another aspect of the present invention, a shift clock generating unit includes: a first frequency dividing circuit for dividing a system clock to output a plurality of first frequency dividing signals; The number of pulses of the second divided signal corresponding to one of the first divided signals corresponding to one of the first divided signals and the second divided signals outputted from itself is n A second divider circuit dividing the system clock to output a plurality of second divided signals; A clock control unit for generating a signal for controlling a clock in accordance with the start signal; A first multiplexer for selecting one of the first divided signals according to an output of the clock control unit and outputting the selected one of the first divided signals; A second multiplexer for selecting any one of the second divided signals according to the output of the clock control unit and outputting the selected second divided signals; And a logic gate for passing the output of the second multiplexer and applying it to a clock terminal of the n-bit serial buffer during an active period of the output of the first multiplexer.

상기 또 다른 목적을 달성하기 위하여, 본 발명에 따른 CD-ROM 드라이버 제어부의 동기식 데이타 입력 방법은 디지털 신호 처리를 수행하고 데이타 출력시 스타트 신호를 발생하는 DSP 칩과 데이타를 송수신하는 방법에 있어서, 상기 스타트 신호가 액티브된 후 소정 기간이 경과된 후 일정 기간 액티브되는 지연 펄스를 발생하는 과정; 상기 지연 펄스가 액티브인 기간 동안 펄스가 나타나는 시프트 클럭을 발생하는 과정; 및 상기 시프트 클럭에 따라 상기 DSP 칩으로부터 인가되는 데이타를 직렬로 입력하는 과정을 포함한다.According to another aspect of the present invention, there is provided a synchronous data input method for a CD-ROM driver control unit, the method including transmitting a data signal to a DSP chip for performing digital signal processing and generating a start signal upon data output, Generating a delay pulse that is active for a predetermined period of time after a predetermined period of time elapses after the start signal is activated; Generating a shift clock in which a pulse appears during the period in which the delay pulse is active; And a step of serially inputting data applied from the DSP chip according to the shift clock.

이어서, 첨부한 도면들을 이용하여 본 발명의 실시예를 상세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 동기식 직렬 입출력 회로를 나타낸 것이고, 도 4는 도 3에 도시된 동기식 직렬 입출력 회로의 각부 신호들의 파형을 나타낸 것이다. 도 3을 참조하면, 동기식 직렬 입출력 회로는 8-비트 직렬 버퍼(110), 인에이블 펄스 발생부(120), 지연 신호 발생부(310), 프리 스케일러(140), AND 게이트(320) 및 NAND 게이트(130)를 포함하여 구성된다. 8-비트 직렬 버퍼(110)는 입력 데이타(SI)를 그 자신의 클럭 단자(CK)로 인가되는 시프트 클럭(SCKO)에 따라 순차적으로 시프트하여 출력한다. 인에이블 펄스 발생부(120)는 3-비트 카운터(121), AND 게이트(122), D-플립플롭(123) 및 플립플롭(124)으로 구성된 것으로, 인에이블 펄스 발생부(120)의 최종단을 구성하는 플립플롭(124)의 출력은 스타트 신호(START)에 의하여 액티브되고 시프트 클럭(SCKO)에서 펄스 개수가 소정 개수가 나타나면 논액티브 된다. 지연 신호 발생부(310)는 스타트 신호(START)가 액티브된 후 소정 기간 경과 후 액티브되는 신호를 발생하며(도 4의 노드 "330" 신호 참조) , 프리 스케일러(140)는 시스템 클럭(SCK)을 분주하여 CD-ROM 드라이버 제어부에서 사용하는 기본적인 클럭을 발생한다.(도 4의 노드 "150" 신호 참조) 프리 스케일러(140)의 출력 및 지연 신호 발생부(310)의 출력은 AND 게이트(320)에 의하여 논리곱된다. 따라서, AND 게이트(320)의 출력은 스타트 신호(START)가 액티브된 후 소정 기간 경과한 후 비로소 펄스가 나타나게 된다.(도 4의 노드 "340" 신호 참조). AND 게이트(320)의 출력과 플립플롭(124)의 출력은 NAND 게이트(130)로 인가된다. 그리하여, AND 게이트(320)의 출력은 스타트 신호(START)가 액티브된 후 소정 기간 지연된 후 일정 개수의 펄스를 출력하게 된다.FIG. 3 shows a synchronous serial input / output circuit according to an embodiment of the present invention, and FIG. 4 shows waveforms of respective signals of the synchronous serial input / output circuit shown in FIG. 3, the synchronous serial input / output circuit includes an 8-bit serial buffer 110, an enable pulse generator 120, a delay signal generator 310, a prescaler 140, an AND gate 320, and a NAND And a gate 130. The 8-bit serial buffer 110 sequentially shifts the input data SI according to a shift clock SCKO applied to its own clock terminal CK and outputs the shifted data. The enable pulse generating unit 120 includes a 3-bit counter 121, an AND gate 122, a D-flip flop 123 and a flip flop 124. The enable pulse generating unit 120 includes an enable pulse generating unit 120, The output of the flip-flop 124 constituting the stage is active by the start signal START and is non-active when a predetermined number of pulses appear in the shift clock SCKO. The delay signal generator 310 generates a signal that is active after a predetermined period elapses after the start signal START is activated (see the node "330" signal in FIG. 4), the pre- 4). The output of the prescaler 140 and the output of the delay signal generator 310 are supplied to the AND gate 320 (see FIG. 4) ). Therefore, the output of the AND gate 320 becomes a pulse only after a predetermined period of time elapses after the start signal START is activated (see the node "340" signal in FIG. 4). The output of the AND gate 320 and the output of the flip-flop 124 are applied to the NAND gate 130. Thus, the output of the AND gate 320 is delayed for a predetermined period of time after the start signal START is activated, and then output a certain number of pulses.

도 5는 본 발명의 다른 실시예에 따른 동기식 직렬 입출력 회로를 나타낸 것이고, 도 6은 도 5에 도시된 회로의 각 부분에 나타나는 신호들의 파형도들이다. 도 5에서, 동기식 직렬 입출력 회로는 8-비트 직렬 버퍼(110), 지연 펄스 발생기(510), 프리 스케일러(140) 및 NAND 게이트(130)로 구성되어 있다. 지연 펄스 발생기(510)는 스타트 신호(START)가 액티브된 후 소정 기간 경과 후 일정 기간 액티브되는 펄스를 발생한다.(도 6의 노드 "520" 신호 참조) NAND 게이트(130)는 지연 펄스 발생기(510)의 출력과 프리 스케일러(140)의 출력에 대하여 논리 NAND 동작을 수행하여 시프트 클럭(SCKO)을 발생하고, 이를 8-비트 직렬 버퍼(110)의 클럭 단자(CK)로 인가한다. 도 5에 도시된 동기식 직렬 입출력 회로는 도 3에 도시된 동기식 직렬 입출력 회로와는 달리 시프트 클럭(SCKO)의 펄스 개수를 카운트하는 것이 아니라 소정 개수의 펄스가 나타날 수 있는 기간을 미리 세팅하여 그 기간 동안 액티브되는 신호를 발생하는 것이다. 예를 들어, 8-비트 직렬 버퍼를 구비하는 동기식 직렬 입출력 회로에서, 지연 펄스 발생기(510)로부터 발생되는 펄스가 액티브되는 기간 동안 프리 스케일러(140)로부터 발생되는 펄스의 상승 엣지 또는 하강 엣지는 8개가 나타나고 그에 따라 NAND 게이트(130)로부터 출력되는 시프트 클럭(SCKO)의 하강 엣지 또는 상승 엣지는 8개가 나타나게 된다. 그리하여 8-비트 직렬 버퍼(110)는 8번의 시프트 동작을 수행하게 된다.FIG. 5 illustrates a synchronous serial input / output circuit according to another embodiment of the present invention, and FIG. 6 is a waveform diagram of signals appearing at respective portions of the circuit shown in FIG. 5, the synchronous serial input / output circuit is composed of an 8-bit serial buffer 110, a delay pulse generator 510, a prescaler 140, and a NAND gate 130. The delay pulse generator 510 generates a pulse that is active for a certain period of time after a predetermined period of time has elapsed after the start signal START is activated (refer to the node 520 signal in FIG. 6). The NAND gate 130 generates a delay pulse Bit serial buffer 110 to the clock terminal CK of the 8-bit serial buffer 110 by performing a logical NAND operation on the output of the pre-scaler 140 and the output of the pre- The synchronous serial input / output circuit shown in FIG. 5 does not count the number of pulses of the shift clock SCKO, but sets a period in which a predetermined number of pulses can be generated, in contrast to the synchronous serial input / output circuit shown in FIG. 3, Lt; RTI ID = 0.0 &gt; active &lt; / RTI &gt; For example, in a synchronous serial input / output circuit with an 8-bit serial buffer, the rising edge or falling edge of the pulse generated from the pre-scaler 140 during a period in which the pulse generated from the delay pulse generator 510 is active is 8 Eight falling edges or rising edges of the shift clock SCKO output from the NAND gate 130 appear. Thus, the 8-bit serial buffer 110 performs 8 shift operations.

도 7은 본 발명의 또 다른 실시예에 따른 동기식 직렬 입출력 회로를 나타낸 것으로, 8-비트 직렬 버퍼(110), 2개의 분주 회로들(710, 720), 2개의 멀티플렉서들(740, 750), 클럭 제어부(730) 및 NAND 게이트(130)를 포함하여 구성된다.7 shows a synchronous serial input / output circuit according to another embodiment of the present invention, which includes an 8-bit serial buffer 110, two frequency dividers 710 and 720, two multiplexers 740 and 750, A clock control unit 730 and a NAND gate 130. [

도 7에서, 분주 회로(710)는 시스템 클럭을 분주하여 다수의 제1 분주 신호들(fa1, fa2,...)을 출력하고 분주 회로(720)는 시스템 클럭(SCK)을 분주하여 다수의 제2 분주 신호들(fb1, fb2,...)을 출력한다. 제2 분주 신호들(fb1, fb2,...) 각각은 제1 분주 신호들(fa1, fa2,...)중 어느 하나에 대응된다. 제2 분주 신호에 대응되는 제1 분주 신호가 액티브인 기간 동안 제2 분주 신호의 펄스 개수는 n개가 된다.(8 비트 직렬 버퍼를 사용하는 경우 펄스의 개수는 8개가 된다) 클럭 제어부(730)는 스타트 신호(START)에 따라 클럭을 제어하는 신호를 발생하며, 소프트웨어적으로 프로그램이 가능하도록 구성할 수 있다. 멀티플렉서(740)는 클럭 제어부(730)의 출력에 따라 제1 분주 신호들(fa1, fa2,...)중 어느 하나를 선택하여 출력하고, 분주 회로(720)는 클럭 제어부(730)의 출력에 따라 제2 분주 신호들(fb1, fb2,...)중 어느 하나를 선택하여 출력하며, NAND 게이트(130)는 멀티플렉서들(740, 750)의 출력들에 대하여 논리 NAND 동작을 수행하여 시프트 클럭(SCKO)을 출력한다. 그리하여, 시프트 클럭(SCKO)은 스타트 신호(START)가 액티브된 후 소정 기간 경과후 일정 개수의 펄스를 나타나게 된다.7, the frequency division circuit 710 divides the system clock to output a plurality of first frequency division signals fa1, fa2, ..., and the frequency division circuit 720 divides the system clock SCK to generate a plurality of And outputs the second frequency-divided signals fb1, fb2, .... Each of the second divided signals fb1, fb2, ... corresponds to one of the first divided signals fa1, fa2, .... The number of pulses of the second frequency division signal is n during a period in which the first frequency division signal corresponding to the second frequency division signal is active (the number of pulses is eight when an 8-bit serial buffer is used) Generates a signal for controlling the clock in accordance with the start signal (START), and can be configured to be programmable in software. The multiplexer 740 selects and outputs any one of the first frequency-divided signals fa1, fa2, ... according to the output of the clock controller 730 and the frequency divider 720 outputs the output of the clock controller 730 And the NAND gate 130 performs a logical NAND operation on the outputs of the multiplexers 740 and 750 so as to output the shift signals fb1, fb2, And outputs the clock SCKO. Thus, the shift clock signal SCKO appears after a predetermined period of time after the start signal START is activated.

이상과 같은 CD-ROM 드라이버 제어부의 동기식 직렬 입출력 회로 및 동기식 데이타 입력 방법은 DSP 칩과의 데이타 송수신시 입출력 초기에 나타날 수 있는 무효 데이타의 송수신을 회피하게 되어, 시스템의 오동작을 방지할 수 있는 이점이 있다.The synchronous serial input / output circuit and the synchronous data input method of the CD-ROM driver control unit as described above avoids transmission / reception of invalid data that may appear at the beginning of input / output in data transmission / reception with the DSP chip, .

Claims (5)

디지털 신호 처리를 수행하고 데이타 출력시 스타트 신호를 발생하는 DSP 칩과 데이타를 송수신하는 CD-ROM 드라이버 제어부에 있어서,A CD-ROM driver control unit for transmitting and receiving data to and from a DSP chip that performs digital signal processing and generates a start signal upon data output, 상기 디지털 신호 처리 블럭으로부터 인가되는 데이타를 순차적으로 입력하여 그 자신의 클럭 단자로 인가되는 신호에 따라 입력된 데이타를 시프트하여 출력하는 직렬 버퍼; 및A serial buffer for sequentially inputting data applied from the digital signal processing block and shifting input data according to a signal applied to a clock terminal of the serial buffer; And 상기 스타트 신호가 액티브된 후 소정 기간 경과 후 일정 기간 동안 펄스가 나타나는 시프트 클럭 발생 수단을 구비하는 것을 특징으로 하는 동기식 직렬 입출력 회로.And a shift clock generating means for generating a pulse for a predetermined period after a lapse of a predetermined period after the start signal is activated. 디지털 신호 처리를 수행하고 데이타 출력시 스타트 신호를 발생하는 DSP 칩과 데이타를 송수신하는 CD-ROM 드라이버 제어부에 있어서,A CD-ROM driver control unit for transmitting and receiving data to and from a DSP chip that performs digital signal processing and generates a start signal upon data output, 상기 디지털 신호 처리 블럭으로부터 인가되는 데이타를 순차적으로 입력하여 그 자신의 클럭 단자로 인가되는 신호에 따라 입력된 데이타를 시프트하여 출력하는 직렬 버퍼;A serial buffer for sequentially inputting data applied from the digital signal processing block and shifting input data according to a signal applied to a clock terminal of the serial buffer; 시스템 클럭을 분주하여 제1 펄스를 출력하는 프리 스케일러;A prescaler for dividing the system clock to output a first pulse; 상기 스타트 신호가 액티브된 후 소정 기간 경과된 후 액티브되는 신호를 발생하는 지연 신호 발생부;A delay signal generator for generating a signal that is active after a predetermined period of time elapses after the start signal is activated; 상기 지연 신호 발생부의 출력이 액티브인 경우에 상기 제1 펄스를 통과시킴으로써 제2 펄스를 출력하는 제1 논리 게이트;A first logic gate for outputting a second pulse by passing the first pulse when the output of the delay signal generator is active; 상기 스타트 신호에 의하여 액티브되고 상기 직렬 버퍼의 클럭 단자로 인가되는 신호의 펄스가 소정 개수가 되면 논액티브로 전환되는 인에이블 펄스를 발생하는 인에이블 펄스 발생부; 및An enable pulse generator for generating an enable pulse that is activated by the start signal and is non-actively switched when the number of pulses of a signal applied to the clock terminal of the serial buffer becomes a predetermined number; And 상기 인에이블 펄스가 액티브인 경우에만 상기 제2 펄스를 통과시킴으로써 시프트 클럭을 출력하여 이를 상기 직렬 버퍼의 클럭 단자로 인가하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 동기식 직렬 입출력 회로.And a second logic gate for outputting a shift clock by passing the second pulse only when the enable pulse is active and applying the shift clock to a clock terminal of the serial buffer. 디지털 신호 처리를 수행하고 데이타 출력시 스타트 신호를 발생하는 DSP 칩과 데이타를 송수신하는 CD-ROM 드라이버 제어부에 있어서,A CD-ROM driver control unit for transmitting and receiving data to and from a DSP chip that performs digital signal processing and generates a start signal upon data output, 상기 디지털 신호 처리 블럭으로부터 인가되는 데이타를 순차적으로 입력하여 그 자신의 클럭 단자로 인가되는 신호에 따라 입력된 데이타를 시프트하여 출력하는 직렬 버퍼;A serial buffer for sequentially inputting data applied from the digital signal processing block and shifting input data according to a signal applied to a clock terminal of the serial buffer; 시스템 클럭을 분주하여 제1 펄스를 출력하는 프리 스케일러;A prescaler for dividing the system clock to output a first pulse; 상기 스타트 신호가 액티브된 후 소정 기간 경과된 후 일정 기간 동안 액티브되는 지연 펄스를 발생하는 지연 펄스 발생기;A delay pulse generator for generating a delay pulse that is active for a predetermined period of time after a predetermined period of time elapses after the start signal is activated; 상기 제1 펄스와 상기 지연 펄스를 입력하여 상기 지연 펄스가 액티브인 기간 동안 상기 제1 펄스를 통과시켜 시프트 클럭을 발생시키고 이를 상기 직렬 버퍼의 클럭 단자로 인가하는 논리 게이트를 구비하는 것을 특징으로 하는 동기식 직렬 입출력 회로.And a logic gate receiving the first pulse and the delay pulse to generate a shift clock by passing the first pulse during a period in which the delay pulse is active, and applying the shift clock to a clock terminal of the serial buffer Synchronous serial input / output circuit. 디지털 신호 처리를 수행하고 데이타 출력시 스타트 신호를 발생하는 DSP 칩과 데이타를 송수신하는 CD-ROM 드라이버 제어부에 있어서,A CD-ROM driver control unit for transmitting and receiving data to and from a DSP chip that performs digital signal processing and generates a start signal upon data output, 상기 디지털 신호 처리 블럭으로부터 인가되는 데이타를 순차적으로 입력하여 그 자신의 클럭 단자로 인가되는 신호에 따라 입력된 데이타를 시프트하여 출력하는 n비트 직렬 버퍼;An n-bit serial buffer for sequentially inputting data applied from the digital signal processing block and shifting input data according to a signal applied to a clock terminal of the n-bit serial buffer; 시스템 클럭을 분주하여 다수의 제1 분주 신호들을 출력하는 제1 분주 회로;A first frequency divider circuit dividing the system clock to output a plurality of first frequency division signals; 그 자신으로부터 출력되는 제2 분주 신호들 각각이 제1 분주 신호들중 어느 하나에 대응되고, 제2 분주 신호에 대응되는 제1 분주 신호가 액티브인 기간 동안 제2 분주 신호의 펄스 개수는 n개가 되도록, 시스템 클럭을 분주하여 다수의 제2 분주 신호들을 출력하는 제2 분주 회로;The number of pulses of the second divided signal corresponding to one of the first divided signals corresponding to one of the first divided signals and the second divided signals outputted from itself is n A second divider circuit dividing the system clock to output a plurality of second divided signals; 상기 스타트 신호에 따라 클럭을 제어하는 신호를 발생하는 클럭 제어부;A clock control unit for generating a signal for controlling a clock in accordance with the start signal; 상기 클럭 제어부의 출력에 따라 상기 제1 분주 신호들중 어느 하나를 선택하여 출력하는 제1 멀티플렉서;A first multiplexer for selecting one of the first divided signals according to an output of the clock control unit and outputting the selected one of the first divided signals; 상기 클럭 제어부의 출력에 따라 상기 제2 분주 신호들중 어느 하나를 선택하여 출력하는 제2 멀티플렉서; 및A second multiplexer for selecting any one of the second divided signals according to the output of the clock control unit and outputting the selected second divided signals; And 상기 제1 멀티플렉서의 출력이 액티브인 기간 동안 상기 제2 멀티플렉서의 출력을 통과시키어 이를 상기 n비트 직렬 버퍼의 클럭 단자로 인가하는 논리 게이트를 구비하는 것을 특징으로 하는 동기식 직렬 입출력 회로.And a logic gate for passing an output of the second multiplexer during a period in which the output of the first multiplexer is active and applying it to a clock terminal of the n-bit serial buffer. CD-ROM 드라이버 제어부에서 디지털 신호 처리를 수행하고 데이타 출력시 스타트 신호를 발생하는 DSP 칩과 데이타를 송수신하는 방법에 있어서,A method of transmitting and receiving data to and from a DSP chip that performs digital signal processing in a CD-ROM driver control unit and generates a start signal upon data output, 상기 스타트 신호가 액티브된 후 소정 기간이 경과된 후 일정 기간 액티브되는 지연 펄스를 발생하는 과정;Generating a delay pulse that is active for a predetermined period of time after a predetermined period of time elapses after the start signal is activated; 상기 지연 펄스가 액티브인 기간 동안 펄스가 나타나는 시프트 클럭을 발생하는 과정; 및Generating a shift clock in which a pulse appears during the period in which the delay pulse is active; And 상기 시프트 클럭에 따라 상기 DSP 칩으로부터 인가되는 데이타를 직렬로 입력하는 과정을 포함하는 것을 특징으로 하는 CD-ROM 드라이버 제어부의 동기식 데이타 입력 방법.And a step of serially inputting data applied from the DSP chip according to the shift clock.
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