KR100233082B1 - Method for controlling inter memory in digital signal processor - Google Patents

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Abstract

가. 청구범위에 기재된 발명이 속하는 기술분야end. The technical field to which the invention described in the claims belongs

디지털 신호 처리 장치Digital signal processing unit

나. 발명이 해결하려고 하는 기술적 과제I. The technical problem that the invention is trying to solve

디지털 신호 처리 장치에서 내부메모리를 제어한다.The internal memory is controlled by the digital signal processing apparatus.

다. 발명의 해결 방법의 요지All. Summary of the Solution of the Invention

프로그램을 1차 다운 로딩한 후 신호처리부의 상태를 점검하여 상기 신호처리부를 셋업시키고, 초기 매개변수 값을 메모리에 복사한 후 프로그램을 2차 다운 로딩하여 상기 프로그램을 수행한다.After the first download of the program, the state of the signal processor is checked to set up the signal processor, the initial parameter values are copied to the memory, and the program is secondly downloaded to perform the program.

라. 발명의 중요한 용도la. Important uses of the invention

디지털 처리 장치에서 내부메모리를 효율적으로 제어할 수 있다.Internal memory can be efficiently controlled by the digital processing device.

Description

디지털 신호 처리 장치에서 내부메모리 제어 방법{METHOD FOR CONTROLLING INTER MEMORY IN DIGITAL SIGNAL PROCESSOR}How to control internal memory in digital signal processing equipment {METHOD FOR CONTROLLING INTER MEMORY IN DIGITAL SIGNAL PROCESSOR}

본 발명은 디지털 신호 처리 장치에서 내부메모리를 제어하는 방법에 관한 것으로, 특히 내부메모리에서 수행 프로그램의 다운 로딩을 제어하는 방법에 관한 것이다.The present invention relates to a method of controlling an internal memory in a digital signal processing apparatus, and more particularly, to a method of controlling downloading of an execution program in an internal memory.

도 1은 종래 디지털 신호 처리 장치의 구성을 나타내는 도면으로서, 디지털 신호 처리 장치에 대한 제어 동작을 수행하는 중앙처리장치(100)와 디지털 신호 처리 동작을 수행하는 디지털 신호 처리 장치(110)와 타이머(120)으로 구성된다.1 is a diagram illustrating a configuration of a conventional digital signal processing apparatus, which includes a central processing unit 100 performing a control operation on a digital signal processing apparatus, a digital signal processing apparatus 110 performing a digital signal processing operation, and a timer ( 120).

도 1을 참조하여 종래 디지털 신호 처리 장치에서 수행 프로그램의 다운 로딩을 위한 동작을 설명한다. 디지털 신호 처리 장치(110)는 디지털 신호 처리부(111)와 ROM(112)과 RAM(113)과 어드레스버퍼(114)와 데이터버퍼(115)와 버퍼제어부(116)와 리셋제어부(117)로 구성된다. 디지털 신호 처리부(111)는 ROM(112) 및 RAM(113)으로부터 데이터 및 프로그램을 인가받아 상기 데이터를 상기 프로그램에 따라 처리한다. ROM(112)은 디지털 신호 처리부(111)에서 수행되는 신호 처리 과정을 제어하는 프로그램을 저장한다. RAM(113)은 신호 처리 과정에서 필요한 데이터 또는 상기 신호 처리 과정에서 발생되는 데이터를 저장한다. 어드레스버퍼(114)는 중앙처리장치(100)에서 인가되는 어드레스를 입력받아 저장하고, 제어신호에 응답하여 상기 어드레스를 출력한다. 데이터버퍼(114)는 인가되는 제어신호에 응답하여 중앙처리장치(100)에서 출력되는 데이터를 입력받거나 RAM(113)에서 출력되는 데이터를 중앙처리장치(100)로 전달한다. 버퍼제어부(116)는 중앙처리장치(100)의 제어를 받아 어드레스버퍼(114)와 데이터버퍼(115)의 동작을 제어하는 제어신호를 생성하여 각 버퍼(114,115)로 인가한다. 리셋제어부(117)는 중앙처리장치(100)의 제어를 받아 디지털 신호 처리부(111)를 리셋시키는 리셋신호를 인가한다. 종래 디지털 신호 처리 장치에서 ROM(112) 및 RAM(113)의 수행 프로그램을 다운 로딩하는 방법은 중앙처리장치(100)가 버퍼제어부(116)와 리셋제어부(117)를 제어하여 프로그램을 두 번에 걸쳐 다운 로딩한다. 디지털 신호 처리 장치(110)에서 다운 로딩을 하기 위해 중앙처리장치(100)는 디지털 신호 처리부(111)를 리셋시켜야 한다. 이와 같이 디지털 신호 처리부(111)를 리셋시키면, 디지털 신호 처리부(111)에 접속된 각종 입출력 장치에도 영향을 미치게 된다. 예를 들어, 디지털 신호 처리부(111)에 타이머(120)가 접속되어 있는 경우 중앙처리장치(100)가 리셋제어부(117)를 제어하여 디지털 신호 처리부(111)를 리셋시키면, 상기 리셋되는 동안 타이머(120)에서 신호가 발생되지 않는다. 따라서, 종래의 디지털 신호 처리 장치(110)에서 디지털 신호 처리부(111)가 리셋되는 동안 디지털 신호 처리부(111)에 접속된 타이머(120)를 사용할 수 없으므로 시스템 클럭을 공급받기 위해 별도의 타이머가 필요하다. 그러므로, 상기 시스템 클럭을 공급하기 위한 두개의 타이머가 필요하므로 비효율적이다.An operation for downloading an execution program in a conventional digital signal processing apparatus will be described with reference to FIG. 1. The digital signal processor 110 includes a digital signal processor 111, a ROM 112, a RAM 113, an address buffer 114, a data buffer 115, a buffer controller 116, and a reset controller 117. do. The digital signal processor 111 receives data and a program from the ROM 112 and the RAM 113 and processes the data according to the program. The ROM 112 stores a program for controlling a signal processing process performed by the digital signal processing unit 111. The RAM 113 stores data necessary for signal processing or data generated during the signal processing. The address buffer 114 receives and stores an address applied from the CPU 100 and outputs the address in response to a control signal. The data buffer 114 receives data output from the central processing unit 100 or transmits data output from the RAM 113 to the central processing unit 100 in response to an applied control signal. The buffer controller 116 generates a control signal for controlling the operation of the address buffer 114 and the data buffer 115 under the control of the central processing unit 100 and applies it to each of the buffers 114 and 115. The reset controller 117 applies a reset signal for resetting the digital signal processor 111 under the control of the CPU 100. In the conventional digital signal processing apparatus, the method of downloading the execution programs of the ROM 112 and the RAM 113 is performed by the CPU 100 by controlling the buffer controller 116 and the reset controller 117 at the same time. Download across. In order to download from the digital signal processing apparatus 110, the CPU 100 needs to reset the digital signal processing unit 111. When the digital signal processing unit 111 is reset in this manner, various input / output devices connected to the digital signal processing unit 111 are also affected. For example, when the timer 120 is connected to the digital signal processing unit 111 and the central processing unit 100 controls the reset control unit 117 to reset the digital signal processing unit 111, the timer during the reset is performed. At 120, no signal is generated. Therefore, since the timer 120 connected to the digital signal processor 111 cannot be used while the digital signal processor 111 is reset in the conventional digital signal processor 110, a separate timer is required to receive a system clock. Do. Therefore, it is inefficient because two timers are needed to supply the system clock.

따라서, 본 발명의 목적은 디지털 신호 처리 장치에서 내부메모리를 제어하는 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for controlling an internal memory in a digital signal processing apparatus.

본 발명의 다른 목적은 디지털 신호 처리 장치의 내부메모리에서 프로그램을 다운 로딩하는 방법을 제공함에 있다.Another object of the present invention is to provide a method for downloading a program from the internal memory of the digital signal processing apparatus.

이러한 목적들을 달성하기 위한 본 발명은 디지털 신호 처리 장치에서 램에 프로그램을 1차 다운 로딩한 후 신호처리부의 상태를 점검하고, 상기 신호처리부를 셋업시키고, 초기 매개변수 값을 상기 램에 복사하고, 2차 다운 로딩하여 프로그램을 수행하는 것을 특징으로 한다.In order to achieve the above object, the present invention first downloads a program to RAM in a digital signal processing apparatus, and then checks the state of the signal processing unit, sets up the signal processing unit, copies initial parameter values to the RAM, Characterized in that the program is executed by the second download.

도 1은 종래 디지털 신호 처리 장치의 블록 구성을 나타내는 도면.1 is a block diagram of a conventional digital signal processing apparatus.

도 2는 본 발명의 실시예에 따른 디지털 신호 처리 장치의 블록 구성을 나타내는 도면.2 is a block diagram of a digital signal processing apparatus according to an embodiment of the present invention;

도 3은 본 발명의 실시예에 따른 디지털 신호 처리 장치의 내부메모리를 제어하는 흐름을 나타내는 도면.3 is a flow chart for controlling an internal memory of a digital signal processing apparatus according to an embodiment of the present invention.

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 디지털 신호 처리 장치의 구성을 나타내는 도면으로서, 본 발명의 실시예에 따른 제어 동작을 수행하는 중앙처리장치(100)와 디지털 신호 처리 동작을 수행하는 디지털 신호 처리 장치(110)와 타이머(120)로 구성된다.2 is a diagram illustrating a configuration of a digital signal processing apparatus according to an embodiment of the present invention, wherein the central processing unit 100 performing a control operation and the digital signal processing performing a digital signal processing operation according to an embodiment of the present invention. Device 110 and timer 120.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 디지털 신호 처리 장치(110)는 도 1에 도시된 것과 같은 종래 디지털 신호 처리 장치와 비교해볼때 제2버퍼제어부(200)와 제2어드레스버퍼(210)와 제2데이터버퍼(220)와 인터럽트발생부(230)를 더 구비한다. 제2버퍼제어부(200)는 중앙처리장치(100)의 제어를 받아 제2어드레스버퍼(210) 및 제2데이터버퍼(220)를 제어하는 제어신호를 생성하여 각 버퍼(210,220)로 인가한다. 제2어드레스버퍼(210)는 중앙처리장치(100)로부터 어드레스를 입력받아 상기 인가되는 제어신호에 응답하여 상기 어드레스를 일시 저장하거나 출력한다. 제2데이터버퍼(220)는 중앙처리장치(100)로부터 데이터를 입력받아 상기 인가되는 제어신호에 응답하여 상기 데이터를 일시 저장하거나 출력한다. 인터럽트발생부(230)는 중앙처리장치(100)의 제어에 따라 디지털 신호 처리부(111)로 인터럽트신호를 인가한다.1 and 2, the digital signal processing apparatus 110 according to the exemplary embodiment of the present invention has a second buffer controller 200 and a second address as compared with the conventional digital signal processing apparatus as shown in FIG. 1. A buffer 210, a second data buffer 220, and an interrupt generator 230 are further provided. The second buffer controller 200 generates a control signal for controlling the second address buffer 210 and the second data buffer 220 under the control of the central processing unit 100 and applies it to each of the buffers 210 and 220. The second address buffer 210 receives an address from the CPU 100 and temporarily stores or outputs the address in response to the applied control signal. The second data buffer 220 receives data from the central processing unit 100 and temporarily stores or outputs the data in response to the applied control signal. The interrupt generator 230 applies an interrupt signal to the digital signal processor 111 under the control of the CPU 100.

도 3은 본 발명의 실시예에 따른 디지털 신호 처리 장치에서 메모리를 제어하는 흐름을 나타내는 도면이다.3 is a diagram illustrating a flow of controlling a memory in a digital signal processing apparatus according to an embodiment of the present invention.

도 2 및 도 3을 참조하면, 중앙처리장치(100)는 리셋제어부(117)를 제어하여 디지털 신호 처리부(111)를 리셋(reset)시킨다. 그리고, 중앙처리장치(100)는 제1버퍼제어부(116)를 제어하여 제1어드레스버퍼(114) 및 제1데이터버퍼(115)를 개방한다. 310과정에서 중앙처리장치(100)는 제1데이터버퍼(114)를 통해 RAM(113)에 1차 프로그램을 다운 로딩한다. 상기 1차 프로그램은 RAM(113)에 초기 매개변수를 입력하고, ROM(112)의 데이터를 체크하여 디지털 신호 처리 장치(110)가 정상적으로 동작하는지의 여부에 대한 데이터를 중앙처리장치(100)로 인가하는 동작을 수행하도록 하는 프로그램이다. 그리고, 중앙처리장치(100)는 상기 1차 프로그램의 다운 로딩이 완료되면, 리셋제어부(117)를 제어하여 디지털 신호 처리부(111)의 리셋상태를 해제한다. 또한, 중앙처리장치(100)는 디지털 신호 처리부(111)의 리셋상태를 해제한 후 제2버퍼제어부(200)를 제어하여 제2어드레스버퍼(210) 및 제2데이터버퍼(220)를 개방한다. 그러면, 디지털 신호 처리부(111)는 RAM(113)에 1차 다운 로딩된 프로그램을 억세스하여 상기 프로그램에 따라 신호 처리 동작을 수행한다. 디지털 신호 처리부(111)는 상기 프로그램의 수행이 완료되면, ROM(112)의 첫 번째 번지로 점프한다. 그러면, ROM(112)은 프로그램이 수행됨을 알리기 위해 제어코드(6288H)를 중앙처리장치(100)로 인가한다. 즉, ROM(112)은 디지털 신호 처리부(111)에 의해 첫번째 번지로 점프함에 따라 프로그램이 수행됨을 중앙처리장치(100)에게 알리기 위해서 그에 대응되는 코드데이터(6288H)를 제2데이터버퍼(220)를 통해 중앙처리장치(100)로 인가한다.2 and 3, the central processing unit 100 controls the reset controller 117 to reset the digital signal processor 111. The CPU 100 controls the first buffer controller 116 to open the first address buffer 114 and the first data buffer 115. In operation 310, the CPU 100 downloads the primary program to the RAM 113 through the first data buffer 114. The primary program inputs initial parameters to the RAM 113 and checks the data of the ROM 112 to send data on whether the digital signal processing apparatus 110 operates normally to the CPU 100. It is a program to perform the operation to apply. When the downloading of the primary program is completed, the CPU 100 controls the reset controller 117 to release the reset state of the digital signal processor 111. In addition, after the CPU 100 releases the reset state of the digital signal processor 111, the CPU 100 controls the second buffer controller 200 to open the second address buffer 210 and the second data buffer 220. . Then, the digital signal processor 111 accesses a program downloaded first to the RAM 113 and performs a signal processing operation according to the program. When the execution of the program is completed, the digital signal processor 111 jumps to the first address of the ROM 112. Then, the ROM 112 applies a control code 6288H to the central processing unit 100 to indicate that the program is to be executed. That is, the ROM 112 displays the code data 6188H corresponding to the second data buffer 220 in order to notify the CPU 100 that the program is executed as the digital signal processor 111 jumps to the first address. Through the central processing unit 100 is applied.

320과정에서 중앙처리장치(100)는 ROM(112)으로부터 인가되는 데이터에 따라 디지털 신호 장치(110)의 상태를 점검한다.In step 320, the CPU 100 checks the state of the digital signal device 110 according to data applied from the ROM 112.

330과정에서 중앙처리장치(100)는 리셋제어부(117)를 통해 디지털 신호 처리부(111)를 셋업(set-up)하여 타이머(120)를 세팅시키는 동작을 수행한다.In operation 330, the CPU 100 sets up the digital signal processor 111 through the reset controller 117 to set the timer 120.

340과정에서 중앙처리장치(100)는 RAM(113)에 초기 매개 변수를 복사한다.In operation 340, the CPU 100 copies initial parameters to the RAM 113.

중앙처리장치(100)는 ROM(112)에서 상기 프로그램 수행에 대응되는 제어신호를 인가받고, 제2버퍼제어부(200)을 제어하여 제2어드레스버퍼(210) 및 제2데이터버퍼(220)을 단속한다.The CPU 100 receives a control signal corresponding to the program execution from the ROM 112 and controls the second buffer controller 200 to control the second address buffer 210 and the second data buffer 220. Enforce.

350과정에서 중앙처리장치(100)는 제1버퍼제어부(116)를 제어하여 제1어드레스버퍼(114) 및 제1데이터버퍼(115)를 개방하여 2차 프로그램을 다운 로딩한다. 이때, 상기 2차 프로그램은 디지털신호처리부(111)에서 ROM(112)에 저장된 프로그램을 제2어드레스버퍼(210)와 제2데이터버퍼(220)를 통해 RAM(113)에 복사하는 동작을 수행하도록 하는 프로그램이다. 그리고, 본 발명에 따른 2차 프로그램의 다운 로딩은 중앙처리장치(100)에서 디지털신호처리장치(110)를 리셋시키지 않고, 프로그램을 다운 로딩하는 것이다.In operation 350, the CPU 100 controls the first buffer controller 116 to open the first address buffer 114 and the first data buffer 115 to download the secondary program. At this time, the secondary program to copy the program stored in the ROM 112 to the RAM 113 through the second address buffer 210 and the second data buffer 220 in the digital signal processor 111. It is a program. The downloading of the secondary program according to the present invention is to download the program without resetting the digital signal processing apparatus 110 in the central processing unit 100.

상기 2차 프로그램의 다운 로딩이 완료되면, 중앙처리장치(100)는 제2버퍼제어부(200)를 제어하여 제2어드레스버퍼(210) 및 제2데이터버퍼(220)를 개방한다. 또한, 중앙처리장치(100)는 제1버퍼제어부(116)를 제어하여 제1어드레스버퍼(114) 및 제1데이터버퍼(115)를 단속한다.When the downloading of the secondary program is completed, the CPU 100 controls the second buffer controller 200 to open the second address buffer 210 and the second data buffer 220. In addition, the CPU 100 controls the first buffer controller 116 to control the first address buffer 114 and the first data buffer 115.

또한, 중앙처리장치(100)는 상기 2차 프로그램의 다운 로딩이 완료됨에 따라 인터럽트발생부(230)를 제어하여 디지털 신호 처리부(111)로 인터럽트신호를 인가한다. 그러면, 디지털 신호 처리부(111)는 상기 인터럽트신호에 응답하여 ROM(112)에 저장된 인터럽트 서비스 루틴(interrupt service routine)에 따라 인터럽트 동작을 수행한다. RAM(113)은 제2어드레스버퍼(210) 및 제2데이터버퍼(220)를 통해 ROM(112)에 저장된 상기 인터럽트 경로를 읽어들여 복사한다.In addition, the central processing unit 100 controls the interrupt generator 230 to apply an interrupt signal to the digital signal processor 111 as the downloading of the secondary program is completed. Then, the digital signal processing unit 111 performs an interrupt operation according to the interrupt service routine stored in the ROM 112 in response to the interrupt signal. The RAM 113 reads and copies the interrupt path stored in the ROM 112 through the second address buffer 210 and the second data buffer 220.

이와 같이 디지털 신호 처리부(111)는 ROM(112)에서 저장된 상기 인터럽트 서비스 루틴에 따라 RAM(113)에 상기 제어코드(A5A5H)를 복사하면, 인터럽트 서비스 동작을 완료한다. 디지털 신호 처리부(111)는 제2어드레스버퍼(210)를 통해 RAM(113)의 번지를 선택하고, 제2데이터버퍼(220)를 통해 상기 선택된 번지로 제어코드(A5A5H)를 전달한다.As described above, when the digital signal processor 111 copies the control code A5A5H to the RAM 113 according to the interrupt service routine stored in the ROM 112, the digital signal processor 111 completes the interrupt service operation. The digital signal processor 111 selects the address of the RAM 113 through the second address buffer 210 and transmits the control code A5A5H to the selected address through the second data buffer 220.

360과정에서 중앙처리장치(100)는 RAM(113)의 번지로 점프하여 프로그램을 수행한다. 즉, 중앙처리장치(100)는 디지털 신호 처리 장치(110)를 제어하여 상기 다운로딩된 프로그램을 수행한다. RAM(113)에 미리 초기 데이터를 복사하여 두어 2차 프로그램의 다운 로딩시 오버헤드가 없이 프로그램을 사용할 수 있어 시스템의 성능을 향상시킨다.In operation 360, the CPU 100 jumps to the address of the RAM 113 and performs a program. That is, the central processing unit 100 controls the digital signal processing unit 110 to perform the downloaded program. By copying the initial data in advance to the RAM 113, the program can be used without overhead when downloading the secondary program, thereby improving the performance of the system.

상술한 바와 같이 본 발명은 디지털 신호 처리 장치에서 프로그램 로딩시 디지털 신호 처리부를 리셋하지 않으므로 상기 디지털 신호 처리부에 부속된 타이머를 최대한 활용할 수 있는 이점이 있다.As described above, the present invention does not reset the digital signal processing unit when the program is loaded in the digital signal processing apparatus, so that the timer included in the digital signal processing unit can be utilized to the maximum.

Claims (1)

디지털 신호 처리 장치에서 내부메모리 제어 방법에 있어서,An internal memory control method in a digital signal processing apparatus, 1차 프로그램을 다운 로딩하는 과정과,Downloading the primary program, 신호처리부의 상태를 점검하여 상기 신호처리부를 셋업시키는 과정과,Setting up the signal processor by checking a state of a signal processor; 초기 매개변수 값을 내부 데이터 메모리에 복사하는 과정과,Copying initial parameter values into internal data memory, 2차 프로그램을 다운 로딩하는 과정과,Downloading the secondary program, 상기 다운로딩된 프로그램을 수행하는 과정으로 이루어지는 것을 특징으로 하는 디지털 신호 처리 장치에서 내부메모리 제어 방법.And performing a process of executing the downloaded program.
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