JPH10261952A - クロック分周器 - Google Patents
クロック分周器Info
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- JPH10261952A JPH10261952A JP10021928A JP2192898A JPH10261952A JP H10261952 A JPH10261952 A JP H10261952A JP 10021928 A JP10021928 A JP 10021928A JP 2192898 A JP2192898 A JP 2192898A JP H10261952 A JPH10261952 A JP H10261952A
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- divisor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/48—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Abstract
(57)【要約】
【課題】 ５０％のデューティサイクルを有し奇数倍の
周期にクロックを分周することができる分周器を提供す
る。 【解決手段】 奇数倍に分周するためにその奇数倍に相
当する除数を入力除数として入力させ、それを２で割っ
た第１除数と入力除数から第１除数を引いた第２除数と
を出力させ、入力クロックをカウントして、そのカウン
ト値が第１除数と一致した後のクロックの立ち上がり時
に分周されるクロックを遷移させ、かつ入力クロックが
第１除数と一致したときから再度入力クロックをカウン
トし、その２度の目のカウント値が第２除数と一致した
ときに分周されるクロックを他の方向に遷移させる。
周期にクロックを分周することができる分周器を提供す
る。 【解決手段】 奇数倍に分周するためにその奇数倍に相
当する除数を入力除数として入力させ、それを２で割っ
た第１除数と入力除数から第１除数を引いた第２除数と
を出力させ、入力クロックをカウントして、そのカウン
ト値が第１除数と一致した後のクロックの立ち上がり時
に分周されるクロックを遷移させ、かつ入力クロックが
第１除数と一致したときから再度入力クロックをカウン
トし、その２度の目のカウント値が第２除数と一致した
ときに分周されるクロックを他の方向に遷移させる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック分周器に
係り、特に５０％のデューティサイクルを有し、入力ク
ロックの奇数倍の周期を有するクロックに分周すること
ができるようにして、様々な周期のクロックを必要とす
るシステムへの適用性を高めたクロック分周器に関する
ものである。
係り、特に５０％のデューティサイクルを有し、入力ク
ロックの奇数倍の周期を有するクロックに分周すること
ができるようにして、様々な周期のクロックを必要とす
るシステムへの適用性を高めたクロック分周器に関する
ものである。
【０００２】
【従来の技術】以下、添付図面を参照して従来のクロッ
ク分周器について説明する。図１は従来のリップルキャ
リカウンタ(ripple-carry counter)を用いたクロック分
周器の構成ブロック図であり、図２はリップルキャリカ
ウンタを用いたクロック分周器の動作波形図である。図
１は、リップルキャリカウンタを用いたクロック分周器
を示すもので、logic_1 信号が１のとき、図２の動作波
形図に示すように、入力されるクロック信号(clk-in)の
ネガチブエッジで各プリッププロップ１ａ、１ｂ、１
ｃ、１ｄの出力値が変わる。最終段のプリッププロップ
を除いたそれぞれのプリッププロップの出力値は次段の
プリッププロップの動作クロックとして使われる。例え
ば、ＭＯＤ−Ｎのカウンタを用いたクロック分周器は、
入力クロックの個数を数え、所定のクロック数だけカウ
ントしたら出力を０とし、再度クロックの個数を数え、
所定のクロックの個数だけ数えたら出力を１とする形式
である。すなわち、クロック分周器への入力が１０ＭＨ
ｚ（１００ｎｓ）で、所望の出力が１０ｎｓであるとす
れば、カウント値が始めに５になるまでは０とし、カウ
ント値が再度５になると１にする。ここで、ＭＯＤ−Ｎ
カウンタとは、カウンタの状態がＮ個あるリップルカウ
ンタのことである。リップルカウンタを構成するプリッ
ププロップの個数がＭ個であるとき、存在する状態数Ｎ
との関係は、Ｎ＝２M である。
ク分周器について説明する。図１は従来のリップルキャ
リカウンタ(ripple-carry counter)を用いたクロック分
周器の構成ブロック図であり、図２はリップルキャリカ
ウンタを用いたクロック分周器の動作波形図である。図
１は、リップルキャリカウンタを用いたクロック分周器
を示すもので、logic_1 信号が１のとき、図２の動作波
形図に示すように、入力されるクロック信号(clk-in)の
ネガチブエッジで各プリッププロップ１ａ、１ｂ、１
ｃ、１ｄの出力値が変わる。最終段のプリッププロップ
を除いたそれぞれのプリッププロップの出力値は次段の
プリッププロップの動作クロックとして使われる。例え
ば、ＭＯＤ−Ｎのカウンタを用いたクロック分周器は、
入力クロックの個数を数え、所定のクロック数だけカウ
ントしたら出力を０とし、再度クロックの個数を数え、
所定のクロックの個数だけ数えたら出力を１とする形式
である。すなわち、クロック分周器への入力が１０ＭＨ
ｚ（１００ｎｓ）で、所望の出力が１０ｎｓであるとす
れば、カウント値が始めに５になるまでは０とし、カウ
ント値が再度５になると１にする。ここで、ＭＯＤ−Ｎ
カウンタとは、カウンタの状態がＮ個あるリップルカウ
ンタのことである。リップルカウンタを構成するプリッ
ププロップの個数がＭ個であるとき、存在する状態数Ｎ
との関係は、Ｎ＝２M である。
【０００３】
【発明が解決しようとする課題】このような従来の技術
のクロック分周器は基準クロック（入力クロック）の偶
数倍の周期を有するクロックを作る形態であって、奇数
倍の周期を有するクロック信号を実現しにくく、これを
実現しても５０％未満のデューティサイクルとすること
ができない。よって、様々な周期のクロックを必要とす
るシステムへの適用性が低下するという問題点があっ
た。本発明は、上記の従来のクロック分周器の問題点を
解決するためになされたもので、個々のクロックが５０
％のデューティサイクルを有し、入力クロックの奇数倍
の周期を有するクロックに分周することができるように
して、様々な周期のクロックを必要とするシステムへの
適用性を向上させたクロック分周器を提供することを目
的とする。
のクロック分周器は基準クロック（入力クロック）の偶
数倍の周期を有するクロックを作る形態であって、奇数
倍の周期を有するクロック信号を実現しにくく、これを
実現しても５０％未満のデューティサイクルとすること
ができない。よって、様々な周期のクロックを必要とす
るシステムへの適用性が低下するという問題点があっ
た。本発明は、上記の従来のクロック分周器の問題点を
解決するためになされたもので、個々のクロックが５０
％のデューティサイクルを有し、入力クロックの奇数倍
の周期を有するクロックに分周することができるように
して、様々な周期のクロックを必要とするシステムへの
適用性を向上させたクロック分周器を提供することを目
的とする。
【０００４】
【課題を解決するための手段】上記の目的を達するため
の本発明のクロック分周器は、入力クロックに対して所
定の奇数倍の周期を有する出力クロックを得るために入
力する入力除数からその入力除数を２で割った商からな
る第１除数と入力除数からその商を引いた数である第２
除数を出力する奇数倍周期信号出力部と、入力クロック
信号をカウントし、そのカウント値を第１除数と比較し
て両者の一致後に出力し、かつその一致後、リセットし
て再度入力クロックをカウントしてその値を第２除数と
比較して一致後に再度出力するクロック分周制御部と、
入力クロックを受け、クロック分周制御部の最初の出力
後の入力クロックのポジティブエッジで遷移し、次の出
力で次に遷移する分周されたクロック出力信号を出力す
るクロック分周信号出力部とを備えることを特徴とす
る。
の本発明のクロック分周器は、入力クロックに対して所
定の奇数倍の周期を有する出力クロックを得るために入
力する入力除数からその入力除数を２で割った商からな
る第１除数と入力除数からその商を引いた数である第２
除数を出力する奇数倍周期信号出力部と、入力クロック
信号をカウントし、そのカウント値を第１除数と比較し
て両者の一致後に出力し、かつその一致後、リセットし
て再度入力クロックをカウントしてその値を第２除数と
比較して一致後に再度出力するクロック分周制御部と、
入力クロックを受け、クロック分周制御部の最初の出力
後の入力クロックのポジティブエッジで遷移し、次の出
力で次に遷移する分周されたクロック出力信号を出力す
るクロック分周信号出力部とを備えることを特徴とす
る。
【０００５】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態のクロック分周器について詳細に説明する。図
３は本実施形態のクロック分周器の構成ブロック図であ
る。本クロック分周器は、奇数倍周期信号出力部３０
（CLK_DVSOR)と、奇数倍周期信号出力部３０の出力を受
けてクロック分周に必要な制御信号を出力するクロック
分周制御部３１と、その制御信号に基づいて奇数倍周期
に分周されたクロック信号を出力するクロック分周信号
出力部３２とを備えている。奇数倍周期信号出力部３０
は、入力クロック(clk_i) に対して所望の奇数倍周期を
有する出力クロック(clk_o) を得るために入力する除数
(DIV<N:1>)から、カウント及び比較段階で必要な数、す
なわち第１除数、第２除数(divsr 1)(divsr 2)を出力す
るブロックである。
実施形態のクロック分周器について詳細に説明する。図
３は本実施形態のクロック分周器の構成ブロック図であ
る。本クロック分周器は、奇数倍周期信号出力部３０
（CLK_DVSOR)と、奇数倍周期信号出力部３０の出力を受
けてクロック分周に必要な制御信号を出力するクロック
分周制御部３１と、その制御信号に基づいて奇数倍周期
に分周されたクロック信号を出力するクロック分周信号
出力部３２とを備えている。奇数倍周期信号出力部３０
は、入力クロック(clk_i) に対して所望の奇数倍周期を
有する出力クロック(clk_o) を得るために入力する除数
(DIV<N:1>)から、カウント及び比較段階で必要な数、す
なわち第１除数、第２除数(divsr 1)(divsr 2)を出力す
るブロックである。
【０００６】図４は奇数倍周期信号出力部３０の詳細構
成図である。本実施形態においては入力クロックを５倍
の周期を有する信号に分周する例を示す。したがって、
分周するための入力除数(DIV<4:1>)は十進数で５、二進
数で０１０１である。すなわち、DIV(4:1>＝０１０１、
DIV<1>＝１、DIV<2>＝０、DIV<3>＝１、DIV<4>＝０であ
る。この場合、最上位ビットが０であるので入力は下位
３ビットだけで処理している。いうまでもなく、入力除
数がより大きい場合はそれに応じた回路構成となる。奇
数倍周期信号出力３０は、入力除数(DIV)を入力クロッ
ク(clk_i)及びロード信号に基づいてそれぞれ第１除数
(divsr 1)、第２除数(divsr 2)として出力する第１除数
出力部４５と第２除数出力部４６とで構成される。第１
除数出力部４５は、ロード信号に基づいて入力除数(DIV
3) と帰還された除数とを多重化して出力する第１ＭＵ
Ｘ４３ａと、同様にロード信号に基づいて入力除数(DIV
2) と帰還された除数とを多重化して出力する第２ＭＵ
Ｘ４３ｂとを備えている。さらに、第１ＭＵＸ４３ａと
入力クロックとに接続され、反転された入力クロックに
基づいて第１ＭＵＸ４３ａの出力値から２ビットからな
る第１除数の下位ビット(divsr1<0>) を出力する第１Ｄ
プリッププロップ４４ａと、同様に第２ＭＵＸ４３ｂと
入力クロックとに接続され、反転された入力クロックに
基づいて第２ＭＵＸ４３ｂの出力値から第１除数の上位
ビット(divsr1<1>)を出力する第２Ｄプリッププロップ
４４ｂとを備えている。
成図である。本実施形態においては入力クロックを５倍
の周期を有する信号に分周する例を示す。したがって、
分周するための入力除数(DIV<4:1>)は十進数で５、二進
数で０１０１である。すなわち、DIV(4:1>＝０１０１、
DIV<1>＝１、DIV<2>＝０、DIV<3>＝１、DIV<4>＝０であ
る。この場合、最上位ビットが０であるので入力は下位
３ビットだけで処理している。いうまでもなく、入力除
数がより大きい場合はそれに応じた回路構成となる。奇
数倍周期信号出力３０は、入力除数(DIV)を入力クロッ
ク(clk_i)及びロード信号に基づいてそれぞれ第１除数
(divsr 1)、第２除数(divsr 2)として出力する第１除数
出力部４５と第２除数出力部４６とで構成される。第１
除数出力部４５は、ロード信号に基づいて入力除数(DIV
3) と帰還された除数とを多重化して出力する第１ＭＵ
Ｘ４３ａと、同様にロード信号に基づいて入力除数(DIV
2) と帰還された除数とを多重化して出力する第２ＭＵ
Ｘ４３ｂとを備えている。さらに、第１ＭＵＸ４３ａと
入力クロックとに接続され、反転された入力クロックに
基づいて第１ＭＵＸ４３ａの出力値から２ビットからな
る第１除数の下位ビット(divsr1<0>) を出力する第１Ｄ
プリッププロップ４４ａと、同様に第２ＭＵＸ４３ｂと
入力クロックとに接続され、反転された入力クロックに
基づいて第２ＭＵＸ４３ｂの出力値から第１除数の上位
ビット(divsr1<1>)を出力する第２Ｄプリッププロップ
４４ｂとを備えている。
【０００７】そして、第２除数出力部４６は、第１除数
出力部４５と同様の第３、４ＭＵＸ４３ｃ、４３ｄと第
３、４Ｄフリップフロップ４４ｃ、４４ｄを備えてい
る。これらの第３、第４ＭＵＸ４３ｃ、３４ｄへの入力
は第１除数出力部４５とは若干異なる。２つの入力除数
(DIV<1><2>) がＮＡＮＤゲート４０へ入力され、ＮＡＮ
Ｄ演算された結果と入力除数(DIV<3>)とを入力とする排
他的ＮＯＲすなわちＥ−ＮＯＲゲート４１の出力が第３
ＭＵＸの一方の入力に接続されている。他方の入力は帰
還された除数であるのは第１除数出力部４５の場合と同
じである。一方、第４ＭＵＸ４３の帰還された除数以外
の入力には２つの入力除数(DIV<2><1>) を排他的ＯＲす
るＥ−ＯＲゲート４２の出力が接続されている。また、
それぞれのフリップフロップ４４ｃ、４４ｄの出力は反
転された入力クロックに基づいてそれぞれのＭＵＸの出
力を第２除数(divsr2<0>)、(divsr2<1>)として出力す
る。なお、第１除数は入力除数を２で割った商であり、
第２除数は入力除数からその商、すなわち第１除数を差
し引いた値である。すなわち、入力除数が５であれば、
第１除数は２、第２除数は３となる。従ってdivsr1<0>
は０、divsr1<1>は１、divsr2<0>は１、divsr2<1>は１
である。
出力部４５と同様の第３、４ＭＵＸ４３ｃ、４３ｄと第
３、４Ｄフリップフロップ４４ｃ、４４ｄを備えてい
る。これらの第３、第４ＭＵＸ４３ｃ、３４ｄへの入力
は第１除数出力部４５とは若干異なる。２つの入力除数
(DIV<1><2>) がＮＡＮＤゲート４０へ入力され、ＮＡＮ
Ｄ演算された結果と入力除数(DIV<3>)とを入力とする排
他的ＮＯＲすなわちＥ−ＮＯＲゲート４１の出力が第３
ＭＵＸの一方の入力に接続されている。他方の入力は帰
還された除数であるのは第１除数出力部４５の場合と同
じである。一方、第４ＭＵＸ４３の帰還された除数以外
の入力には２つの入力除数(DIV<2><1>) を排他的ＯＲす
るＥ−ＯＲゲート４２の出力が接続されている。また、
それぞれのフリップフロップ４４ｃ、４４ｄの出力は反
転された入力クロックに基づいてそれぞれのＭＵＸの出
力を第２除数(divsr2<0>)、(divsr2<1>)として出力す
る。なお、第１除数は入力除数を２で割った商であり、
第２除数は入力除数からその商、すなわち第１除数を差
し引いた値である。すなわち、入力除数が５であれば、
第１除数は２、第２除数は３となる。従ってdivsr1<0>
は０、divsr1<1>は１、divsr2<0>は１、divsr2<1>は１
である。
【０００８】要するに、奇数倍周期信号出力部３０は、
入力されたクロックを奇数倍周期のクロックに分周しよ
うとするとき、その奇数倍の数字と同じ数字である除数
を入力除数として入力させ、その入力除数を２で割った
商である第１除数と入力除数から第１除数を引いた値で
ある第２除数を出力させる回路である。すなわち、５倍
周期のクロックなら第１除数が２、第２除数が３で、１
１倍周期のクロックを得るなら第１除数が５で第２除数
が６である。それを得られるなら奇数倍周期信号出力部
３０はどのような構成にしても良い。
入力されたクロックを奇数倍周期のクロックに分周しよ
うとするとき、その奇数倍の数字と同じ数字である除数
を入力除数として入力させ、その入力除数を２で割った
商である第１除数と入力除数から第１除数を引いた値で
ある第２除数を出力させる回路である。すなわち、５倍
周期のクロックなら第１除数が２、第２除数が３で、１
１倍周期のクロックを得るなら第１除数が５で第２除数
が６である。それを得られるなら奇数倍周期信号出力部
３０はどのような構成にしても良い。
【０００９】次に、クロック分周制御部３１の詳細構成
を図５に基づいて説明する。クロック分周制御部３１
は、クロック信号をカウントし、そのカウント値と第１
除数、第２除数と比較してクロック分周に必要な制御信
号を出力する。そのために、入力されたクロック信号を
カウントして出力するカウンタ部５０と、そのカウント
値と奇数倍周期信号出力部３０から出力される第１除数
(divsr 1) 又は第２除数(divsr 2) と比較して出力する
比較器５１と、比較器５１の比較出力値を受けてクロッ
クリセット信号(clk_rst) を出力するとともにカウンタ
部５０をリセットするカウンタリセット信号(cnt-rst)
と、比較対称を変える比較選択信号(com-sel) を出力す
る制御部５２とを備えている。制御部５２の比較選択信
号により、比較器５１はカウント値を第１除数と第２除
数のうちいずれか１つと比較してそれぞれ一致したとき
に制御部５２へ出力する。
を図５に基づいて説明する。クロック分周制御部３１
は、クロック信号をカウントし、そのカウント値と第１
除数、第２除数と比較してクロック分周に必要な制御信
号を出力する。そのために、入力されたクロック信号を
カウントして出力するカウンタ部５０と、そのカウント
値と奇数倍周期信号出力部３０から出力される第１除数
(divsr 1) 又は第２除数(divsr 2) と比較して出力する
比較器５１と、比較器５１の比較出力値を受けてクロッ
クリセット信号(clk_rst) を出力するとともにカウンタ
部５０をリセットするカウンタリセット信号(cnt-rst)
と、比較対称を変える比較選択信号(com-sel) を出力す
る制御部５２とを備えている。制御部５２の比較選択信
号により、比較器５１はカウント値を第１除数と第２除
数のうちいずれか１つと比較してそれぞれ一致したとき
に制御部５２へ出力する。
【００１０】このクロック分周制御部３１は、第１除
数、第２除数と入力クロックとを入力とし、初期化され
た後入力クロックをカウントし、そのカウント値が第１
除数と等しくなったときにカウンタをリセットさせると
ともに比較器の比較対称を第１除数から第２除数へ変
え、再度入力クロックをカウントし、それが第２除数と
一致したときにカウンタをリセットし、かつ比較器の比
較対称を第１除数へと戻すようになっている。また、同
時に比較器からの一致信号によって入力クロックを分周
するためのクロックリセット信号を出力するようになっ
ている。
数、第２除数と入力クロックとを入力とし、初期化され
た後入力クロックをカウントし、そのカウント値が第１
除数と等しくなったときにカウンタをリセットさせると
ともに比較器の比較対称を第１除数から第２除数へ変
え、再度入力クロックをカウントし、それが第２除数と
一致したときにカウンタをリセットし、かつ比較器の比
較対称を第１除数へと戻すようになっている。また、同
時に比較器からの一致信号によって入力クロックを分周
するためのクロックリセット信号を出力するようになっ
ている。
【００１１】図６はクロック分周信号出力部３２の詳細
構成図で、logic_1 信号により入力が１とセッティング
されているＤプリッププロップで構成される。クロック
分周制御部３１から出力されるクロックリセット信号(c
lk_rst) が１であれば、入力クロックの立ち上がりで出
力されるクロック(clk_o) は１へ遷移し、クロックリセ
ット信号が０であれば、クロック分周信号出力部３２は
リセットされ、出力されるクロックは０へ遷移する。し
たがって、出力クロック(clk_o) が最初に遷移する個所
は、入力クロック(clk-i)のポジチブエッジ(0→1) であ
り、次に遷移する箇所はネガチブエッジ(1→0)と２個所
で遷移が生じる。
構成図で、logic_1 信号により入力が１とセッティング
されているＤプリッププロップで構成される。クロック
分周制御部３１から出力されるクロックリセット信号(c
lk_rst) が１であれば、入力クロックの立ち上がりで出
力されるクロック(clk_o) は１へ遷移し、クロックリセ
ット信号が０であれば、クロック分周信号出力部３２は
リセットされ、出力されるクロックは０へ遷移する。し
たがって、出力クロック(clk_o) が最初に遷移する個所
は、入力クロック(clk-i)のポジチブエッジ(0→1) であ
り、次に遷移する箇所はネガチブエッジ(1→0)と２個所
で遷移が生じる。
【００１２】上記のように構成された本実施形態のクロ
ック分周動作について詳細に説明する。図７は５倍の周
期とデューティサイクルが５０％を有する分周されたク
ロックを出力するクロック分周器の出力波形図であり、
図８はクロック分周制御部３１の状態図であり、図９は
本実施形態の出力波形図である。まず、本実施形態クロ
ック分周器は、５０％のデューティサイクルを有する奇
数パルスのクロック信号を出力するためのものである。
奇数倍の周期と５０％のデューティサイクル（ｔ／Ｔ×
１００：Ｔ＝期間，ｔ＝信号値が１である時間）である
とすれば、入力除数(DIV) の数を２で割った商の値だけ
入力クロック信号(clk-i) が過ぎた後のエッジ遷移が発
生する個所で本実施形態の出力が０から１へ遷移し、再
び入力クロックの個数が、入力除数(DIV) の値から前の
商の値を引いた値になったとき、１から０へ遷移する。
ック分周動作について詳細に説明する。図７は５倍の周
期とデューティサイクルが５０％を有する分周されたク
ロックを出力するクロック分周器の出力波形図であり、
図８はクロック分周制御部３１の状態図であり、図９は
本実施形態の出力波形図である。まず、本実施形態クロ
ック分周器は、５０％のデューティサイクルを有する奇
数パルスのクロック信号を出力するためのものである。
奇数倍の周期と５０％のデューティサイクル（ｔ／Ｔ×
１００：Ｔ＝期間，ｔ＝信号値が１である時間）である
とすれば、入力除数(DIV) の数を２で割った商の値だけ
入力クロック信号(clk-i) が過ぎた後のエッジ遷移が発
生する個所で本実施形態の出力が０から１へ遷移し、再
び入力クロックの個数が、入力除数(DIV) の値から前の
商の値を引いた値になったとき、１から０へ遷移する。
【００１３】すなわち、入力除数(DIV)＝Value 1であれ
ば、divsr 1 = Value 1 / 2の商であり、divsr 2 = DIV
- divsr 1である。例えば、５０Ｍｈｚの入力クロック
信号を分周して１０Ｍｈｚの出力クロック信号を得るに
は、DIV = 50/10 = 5であり、divsr 1 = 2、 divsr 2 =
3である。任意の基準入力クロック信号からユーザが得
ろうとするクロックを求めるためには、奇数倍周期信号
出力部３０に必要な入力除数(DIV) の値を入力し、ロー
ド値の入力で、奇数倍周期信号出力部３０は、第１除数
(divsr 1) と第２除数(divsr 2) を出力する。この第１
除数と第２除数を受けたクロック分周制御部３１は、そ
の出力(clk_rst) が現在どの値を有するかに応じて、カ
ウントした値を第１除数と第２除数のうちどれと比較す
るかを決定する。クロックリセット信号(clk_rst) が０
の間に、カウントした値を第１除数と比較し、一致する
と出力されるクロックリセット信号(clk_rst) を１とす
る。逆に、クロックリセット信号(clk_rst) が１であれ
ば、カウント値を第２除数と比較し、一致すればクロッ
クリセット信号clk_rstを０とする。このクロックリセ
ット信号(clk_rst)を用いて出力されるクロック(clk_o)
を変化させる。
ば、divsr 1 = Value 1 / 2の商であり、divsr 2 = DIV
- divsr 1である。例えば、５０Ｍｈｚの入力クロック
信号を分周して１０Ｍｈｚの出力クロック信号を得るに
は、DIV = 50/10 = 5であり、divsr 1 = 2、 divsr 2 =
3である。任意の基準入力クロック信号からユーザが得
ろうとするクロックを求めるためには、奇数倍周期信号
出力部３０に必要な入力除数(DIV) の値を入力し、ロー
ド値の入力で、奇数倍周期信号出力部３０は、第１除数
(divsr 1) と第２除数(divsr 2) を出力する。この第１
除数と第２除数を受けたクロック分周制御部３１は、そ
の出力(clk_rst) が現在どの値を有するかに応じて、カ
ウントした値を第１除数と第２除数のうちどれと比較す
るかを決定する。クロックリセット信号(clk_rst) が０
の間に、カウントした値を第１除数と比較し、一致する
と出力されるクロックリセット信号(clk_rst) を１とす
る。逆に、クロックリセット信号(clk_rst) が１であれ
ば、カウント値を第２除数と比較し、一致すればクロッ
クリセット信号clk_rstを０とする。このクロックリセ
ット信号(clk_rst)を用いて出力されるクロック(clk_o)
を変化させる。
【００１４】図８はクロック分周制御部３１の状態図で
ある。リセット０の入力で初期化され、clk_rstおよびc
lk_cntとも０となる。条件なしに動作するので、入力ク
ロックが入力されるとリセット状態から０状態へと移
り、カウンタが動作する。その０の状態でカウンタの値
がdivsr 1の値に等しくなると、状態は１の状態に移
り、clk_rst =1の値を出力し、クロックカウント値を０
とする。そして、１の状態では比較器５１はdivsr 2と
比較するようになりカウント値がdivsr 2の値になるとc
lk_rst = 0の値を出力し、クロックカウント値も０とす
る。
ある。リセット０の入力で初期化され、clk_rstおよびc
lk_cntとも０となる。条件なしに動作するので、入力ク
ロックが入力されるとリセット状態から０状態へと移
り、カウンタが動作する。その０の状態でカウンタの値
がdivsr 1の値に等しくなると、状態は１の状態に移
り、clk_rst =1の値を出力し、クロックカウント値を０
とする。そして、１の状態では比較器５１はdivsr 2と
比較するようになりカウント値がdivsr 2の値になるとc
lk_rst = 0の値を出力し、クロックカウント値も０とす
る。
【００１５】
【発明の効果】本発明のクロック分周器は、奇数倍に分
周するためにその奇数倍に相当する除数を入力除数とし
て入力させ、それを２で割った第１除数と入力除数から
第１除数を引いた第２除数とを出力させ、入力クロック
をカウントして、そのカウント値が第１除数と一致した
後のクロックの立ち上がり時に分周されるクロックを遷
移させ、かつ入力クロックが第１除数と一致したときか
ら再度入力クロックをカウントし、その２度の目のカウ
ント値が第２除数と一致したときに分周されるクロック
を他の方向に遷移させるようにしているので、５０％の
デューティサイクルを有する奇数倍の周期のクロックに
入力クロックを分周することができる。したがって、様
々な周期のクロックを必要とするシステムへの適用性を
高める効果がある。
周するためにその奇数倍に相当する除数を入力除数とし
て入力させ、それを２で割った第１除数と入力除数から
第１除数を引いた第２除数とを出力させ、入力クロック
をカウントして、そのカウント値が第１除数と一致した
後のクロックの立ち上がり時に分周されるクロックを遷
移させ、かつ入力クロックが第１除数と一致したときか
ら再度入力クロックをカウントし、その２度の目のカウ
ント値が第２除数と一致したときに分周されるクロック
を他の方向に遷移させるようにしているので、５０％の
デューティサイクルを有する奇数倍の周期のクロックに
入力クロックを分周することができる。したがって、様
々な周期のクロックを必要とするシステムへの適用性を
高める効果がある。
【図１】 従来のリップルキャリカウンタを用いたクロ
ック分周器の構成ブロック図。
ック分周器の構成ブロック図。
【図２】 リップルキャリカウンタを用いたクロック分
周器の動作波形図。
周器の動作波形図。
【図３】 本発明実施形態のクロック分周器の構成ブロ
ック図。
ック図。
【図４】 奇数倍周期信号出力部の実施形態の詳細構成
図。
図。
【図５】 クロック分周制御部の実施形態の詳細構成
図。
図。
【図６】 クロック分周信号出力部の実施形態の詳細構
成図。
成図。
【図７】 ５倍の周期と５０％のデューティサイクルを
有する上記実施形態の出力波形図。
有する上記実施形態の出力波形図。
【図８】 クロック分周制御部の実施形態の状態図。
【図９】 上記実施形態のクロック分周器の出力波形
図。
図。
３０ 奇数倍周期信号出力部 ３１ クロック分周制御部 ３２ クロック分周信号出力部
Claims (5)
- 【請求項１】 入力クロックに対して所定の奇数倍の周
期を有する出力クロックを得るために入力する入力除数
からその入力除数を２で割った商からなる第１除数と入
力除数からその商を引いた数である第２除数を出力する
奇数倍周期信号出力部と、 入力クロック信号をカウントし、そのカウント値を第１
除数と比較して両者の一致後に出力し、かつその一致
後、再度入力クロックをカウントしてその値を第２除数
と比較して一致後に再度出力するクロック分周制御部
と、 入力クロックを受け、クロック分周制御部の最初の出力
後の入力クロックのポジティブエッジで遷移し、次の出
力で再度遷移する分周されたクロック出力信号を出力す
るクロック分周信号出力部と、を備えることを特徴とす
るクロック分周器。 - 【請求項２】 奇数倍周期信号出力部は第１除数を出力
する第１除数出力部と、第２除数を出力する第２除数出
力部とを有し、 第１除数出力部は、 ロード信号に基づいて入力除数の一つのビットと帰還さ
れる信号を多重化して出力する第１ＭＵＸと、 ロード信号に基づいて入力除数の他の一つのビットと帰
還される信号を多重化して出力する第２ＭＵＸと、 反転された入力クロックに基づいて第１ＭＵＸの出力値
から第１除数の第１のビットを出力する第１Ｄプリップ
プロップと、 反転された入力クロックに基づいて第２ＭＵＸの出力値
から第１除数の第２のビットを出力する第２Ｄプリップ
プロップと、からなり、 第２除数出力部は、 入力除数のさらに他のビットと第２ＭＵＸに入力される
入力除数のビットとをＮＡＮＤ演算するＮＡＮＤゲート
と、 ＮＡＮＤゲートの出力と第１ＭＵＸに入力される入力除
数のビットとを排他的ＮＯＲ演算するＥ−ＮＯＲゲート
と、 ＮＡＮＤゲートへの入力信号と同一の入力信号を排他的
ＯＲ演算するＥ−ＯＲゲートと、 ロード信号に基づいてＥ−ＮＯＲゲートの出力値と帰還
される信号を多重化して出力する第３ＭＵＸと、 ロード信号に基づいてＥ−ＯＲゲートの出力値と帰還さ
れる信号を多重化して 出力する第４ＭＵＸと、反転された入力クロックに基づ
いて第３ＭＵＸの出力値から第２除数の第１ビットを出
力する第３Ｄプリッププロップと、 反転された入力クロックに基づいて第４ＭＵＸの出力値
から第２除数の第２ビットを出力する第４Ｄプリッププ
ロップと、で構成されることを特徴とする請求項２に記
載のクロック分周器。 - 【請求項３】 クロック分周制御部は、入力されるクロ
ック信号をカウントして出力するカウンタ部と、 カウンタ部のカウント値と奇数倍周期信号出力部から出
力される第１除数と最初に比較し一致したときに出力信
号を出してカウンタをリセットさせ、かつその後再度カ
ウンタ部のカウント値と第２除数とを比較して一致した
ときに出力する比較器と、 比較器の出力信号受け、その出力でカウンタ部をリセッ
トするカウンタリセット信号と、分周された信号を出力
させるためのクロックリセット信号と、比較器へ比較対
称を選択させるための比較選択信号を出力する制御部
と、で構成されることを特徴とする請求項１に記載のク
ロック分周器。 - 【請求項４】 クロック分周信号出力部は、入力が１と
セッティングされているＤプリッププロップで構成され
ることを特徴とする請求項１に記載のクロック分周器。 - 【請求項５】 クロック分周信号出力部は、クロック分
周制御部から出力されるクロックリセット信号が１とな
った後のクロックの立ち上がりで出力される分周された
クロックを１に遷移させ、クロックリセット信号が０と
なったときにクロック分周信号出力部がリセットされ、
出力される分周されたクロックへ遷移させることを特徴
とする請求項４に記載のクロック分周器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR3295/1997 | 1997-02-03 | ||
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|---|---|
| JPH10261952A true JPH10261952A (ja) | 1998-09-29 |
| JP3884553B2 JP3884553B2 (ja) | 2007-02-21 |
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ID=19496312
Family Applications (1)
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|---|---|---|---|
| JP02192898A Expired - Fee Related JP3884553B2 (ja) | 1997-02-03 | 1998-02-03 | クロック分周器 |
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| JP (1) | JP3884553B2 (ja) |
| KR (1) | KR100236088B1 (ja) |
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| US6445760B1 (en) * | 2000-07-14 | 2002-09-03 | Applied Micro Circuits Corporation | Partially-synchronous high-speed counter circuits |
| DE10122702C2 (de) * | 2001-05-10 | 2003-08-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Erzeugen eines zweiten Signals mit einem auf einem zweiten Takt basierenden Takt aus einem ersten Signal mit einem ersten Takt |
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| US7521972B2 (en) | 2007-09-25 | 2009-04-21 | Hewlett-Packard Development Company, L.P. | Fifty percent duty cycle clock divider circuit and method |
| KR100986611B1 (ko) * | 2008-06-13 | 2010-10-08 | 김영식 | 저전력 주파수분할기 및 상기 주파수분할기를 구비하는저전력 위상고정루프 |
| US7881422B1 (en) * | 2008-07-10 | 2011-02-01 | Marvell International Ltd. | Circuits and methods for dividing frequency by an odd value |
| US8248133B2 (en) | 2010-04-26 | 2012-08-21 | Freescale Semiconductor, Inc. | Programmable delay timer and method therefor |
| US9797936B2 (en) * | 2015-03-05 | 2017-10-24 | National Instruments Corporation | Counter enhancements for improved performance and ease-of-use |
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| DE4336655C2 (de) * | 1993-10-27 | 2002-11-21 | Philips Corp Intellectual Pty | Schaltungsanordnung zur Frequenzmultiplikation |
| JP3388527B2 (ja) * | 1995-03-06 | 2003-03-24 | 日本電信電話株式会社 | 分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザ |
| FR2788161B1 (fr) * | 1998-12-30 | 2001-03-23 | Framatome Sa | Crayon absorbant pour grappe de commande de reacteur nucleaire |
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1997
- 1997-02-03 KR KR1019970003295A patent/KR100236088B1/ko not_active IP Right Cessation
-
1998
- 1998-01-22 TW TW087100832A patent/TW455809B/zh not_active IP Right Cessation
- 1998-01-26 US US09/012,968 patent/US6018258A/en not_active Expired - Lifetime
- 1998-02-03 JP JP02192898A patent/JP3884553B2/ja not_active Expired - Fee Related
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