JPH05110400A - Switching circuit - Google Patents
Switching circuitInfo
- Publication number
- JPH05110400A JPH05110400A JP3299745A JP29974591A JPH05110400A JP H05110400 A JPH05110400 A JP H05110400A JP 3299745 A JP3299745 A JP 3299745A JP 29974591 A JP29974591 A JP 29974591A JP H05110400 A JPH05110400 A JP H05110400A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- power supply
- pulse power
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はスイッチング電源やＣＣ
Ｄドライブ回路等の大電流高周波スイッチング回路の損
失の低減に関するものである。The present invention relates to a switching power supply and CC
The present invention relates to reduction of loss in a high-current high-frequency switching circuit such as a D drive circuit.
【０００２】[0002]
【従来の技術】スイッチング電源のスイッチ回路に用い
られるトランジスタの高速化の従来の技術としては、例
えば図７のように、電源Ｖccと負荷ＺLと、スイッチ回
路ＳＷを構成する第１のトランジスタＱ１とパルス電源
Ｅ１と、抵抗Ｒ１、Ｒ２の他に第２のトランジスタＱ２
と抵抗Ｒ３、Ｒ４と容量Ｃ１を設けたものがある。図７
を用いてこの動作を説明する。パルス電源Ｅ１が高レベ
ルになり、トランジスタＱ１をオフさせるときは、パル
ス電源Ｅ１の正方向の微分波形がトランジスタＱ２のベ
ースに加わり、トランジスタＱ２が急速にオンすること
により、トランジスタＱ１のベース電流を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後に、トランジスタＱ２も抵抗Ｒ４により
ベース電流が引き抜かれオフする。また、パルス電源Ｅ
１が低レベルとなり、トランジスタＱ１がオンする時は
（トランジスタＱ２のベースにパルス電源Ｅ1の負方向
の微分波形が加わるが）、トランジスタＱ２はオフした
ままであり、トランジスタＱ１のオンを邪魔しない。2. Description of the Related Art As a conventional technique for increasing the speed of a transistor used in a switch circuit of a switching power supply, for example, as shown in FIG. 7, a power supply Vcc, a load ZL, and a first transistor Q1 forming a switch circuit SW are provided. In addition to the pulse power supply E1 and the resistors R1 and R2, a second transistor Q2
There is a resistor R3, R4 and a capacitor C1. Figure 7
This operation will be described using. When the pulse power supply E1 becomes high level and the transistor Q1 is turned off, the positive differential waveform of the pulse power supply E1 is added to the base of the transistor Q2 and the transistor Q2 is turned on rapidly, so that the base current of the transistor Q1 is changed. It is pulled out to speed up the turning off of the transistor Q1. Transistor Q
After 1 is turned off, the base current of the transistor Q2 is also drawn by the resistor R4 and turned off. In addition, the pulse power supply E
When 1 becomes a low level and the transistor Q1 turns on (although the negative differential waveform of the pulse power supply E1 is added to the base of the transistor Q2), the transistor Q2 remains off and does not interfere with the turning on of the transistor Q1.
【０００３】[0003]
【発明が解決しようとする課題】前述の従来技術には、
トランジスタＱ１のオンを積極的に高速化する手段がな
い。また、バイポーラトランジスタのベース・エミッタ
逆耐圧は通常５Ｖ前後なので、トランジスタＱ２のベー
スに印加する微分波形電圧の振幅を大きくできない。そ
のため、トランジスタＱ２のオン、オフを高速化でき
ず、トランジスタＱ１のオフの高速化も不完全である。
本発明はこれらの欠点を除去し、トランジスタのオン、
オフの高速化とトランジスタのベース・エミッタ間逆耐
圧保護とを両立させることを目的とする。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
There is no means for positively increasing the speed of turning on the transistor Q1. Further, since the reverse withstand voltage of the base / emitter of the bipolar transistor is usually around 5V, the amplitude of the differential waveform voltage applied to the base of the transistor Q2 cannot be increased. Therefore, the transistor Q2 cannot be turned on and off at high speed, and the transistor Q1 can be turned off at high speed.
The present invention eliminates these drawbacks, turning on the transistor,
The purpose is to achieve both high-speed off and reverse breakdown voltage protection between the base and emitter of a transistor.
【０００４】[0004]
【課題を解決するための手段】図１は本発明の全体構成
を示すスイッチング回路のブロック図である。直流電源
Ｖccをスイッチ回路ＳＷ１により負荷ＺLに印加する。
パルス電源Ｅ１とトランジスタＱ１のベースまたはゲー
トＧ１を抵抗Ｒ１で接続し、トランジスタＱ１のエミッ
タまたはソースＳ１とベースまたはゲートＧ１とを抵抗
Ｒ２で接続する。パルス電源Ｅ１とトランジスタＱ２の
ベースまたはゲートＧ２を抵抗Ｒ３と容量Ｃ１で接続
し、トランジスタＱ２のエミッタまたはソースＳ２とベ
ースまたはゲートＧ２とを抵抗Ｒ４で接続する。そし
て、トランジスタＱ１のエミッタまたはソースＳ１とト
ランジスタＱ２のコレクタまたはドレインＤ２とを接続
し、トランジスタＱ１のベースまたはゲートＧ１とトラ
ンジスタＱ２のエミッタまたはソースＳ２とを接続す
る。さらにダイオードＤ１でトランジスタＱ１、Ｑ２の
ベースまたはゲートＧ１、Ｇ２間を接続する。FIG. 1 is a block diagram of a switching circuit showing the overall configuration of the present invention. The DC power supply Vcc is applied to the load ZL by the switch circuit SW1.
The pulse power supply E1 and the base or gate G1 of the transistor Q1 are connected by the resistor R1, and the emitter or source S1 of the transistor Q1 and the base or gate G1 are connected by the resistor R2. The pulse power supply E1 and the base or gate G2 of the transistor Q2 are connected to the resistor R3 and the capacitor C1, and the emitter or source S2 of the transistor Q2 and the base or gate G2 are connected to the resistor R4. Then, the emitter or source S1 of the transistor Q1 is connected to the collector or drain D2 of the transistor Q2, and the base or gate G1 of the transistor Q1 is connected to the emitter or source S2 of the transistor Q2. Further, a diode D1 connects the bases of the transistors Q1 and Q2 or the gates G1 and G2.
【０００５】[0005]
【作用】本発明の動作について図１を用いて説明する
と、パルス電源Ｅ１が高レベルとなり、トランジスタＱ
１をオフさせるときは、パルス電源Ｅ１の正方向の微分
波形がトランジスタＱ２のベースまたはゲートＧ２に加
わり、トランジスタＱ２を急速にオンさせてトランジス
タＱ１のベースまたはゲートＧ１の電荷を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後にトランジスタＱ２も抵抗Ｒ４によりベ
ースまたはゲートＧ２の電荷を引き抜かれオフする。The operation of the present invention will be described with reference to FIG. 1. The pulse power supply E1 goes high and the transistor Q
When 1 is turned off, the positive differential waveform of the pulse power supply E1 is applied to the base or gate G2 of the transistor Q2, the transistor Q2 is rapidly turned on, and the electric charge of the base or gate G1 of the transistor Q1 is drawn out. Turn off faster. Transistor Q
After 1 is turned off, the transistor Q2 is also turned off by removing the electric charge from the base or the gate G2 by the resistor R4.
【０００６】また、パルス電源Ｅ１が低レベルとなり、
トランジスタＱ１がオンする時は、容量Ｃ１と抵抗Ｒ３
により、トランジスタＱ２のベースまたはゲートＧ２に
パルス電源Ｅ１の負方向の微分波形が印加される。ここ
で、トランジスタＱ２はオフしているので、ダイオード
Ｄ１がオンし、トランジスタＱ１のベースまたはゲート
Ｇ１にパルス電源Ｅ１の負方向の微分波形が印加され、
トランジスタＱ１のオンを高速化する。さらに、トラン
ジスタＱ２のベース、エミッタまたはゲート、ソースの
逆耐圧はダイオードＤ１で保護されているので、容量Ｃ
１と抵抗Ｒ３のインピーダンスが下げられ、パルス電源
Ｅ１の微分波形の強度が増やせる。その結果、トランジ
スタＱ１、Ｑ２のオン、オフともに高速化できる。Further, the pulse power supply E1 becomes low level,
When the transistor Q1 turns on, the capacitance C1 and the resistor R3
As a result, the negative differential waveform of the pulse power supply E1 is applied to the base or gate G2 of the transistor Q2. Here, since the transistor Q2 is off, the diode D1 is turned on, and the negative differential waveform of the pulse power source E1 is applied to the base or gate G1 of the transistor Q1,
The transistor Q1 is turned on faster. Further, the reverse withstand voltage of the base, emitter or gate, and source of the transistor Q2 is protected by the diode D1.
1 and the resistance of the resistor R3 are lowered, and the strength of the differential waveform of the pulse power source E1 can be increased. As a result, the speed of turning on and off the transistors Q1 and Q2 can be increased.
【０００７】[0007]
【実施例】以下にまず、この発明のスイッチング回路の
実施例の概要を図２〜図６を用いて説明する。図２、図
３はスイッチング回路の負荷ＺLの実施例の電圧変換回
路である。図２はダウンコンバート回路、図３はフライ
バック回路であるが、アップコンバート回路、インバー
トコンバート回路（共に図示しない）でも同様で、その
回路でも入力端子１にスイッチング波形が加わると、負
荷抵抗ＲLに直流電圧が供給される。図４はＣＣＤドラ
イブ回路例で、ＣＣＤの端子間容量ＣCCDが負荷ＺLとな
り、パルス電源Ｅ１に基づき、スイッチング回路ＳＷ
１、ＳＷ２により電源Ｖcc1、Ｖcc2が交互に印加され
る。（この場合、電源Ｖcc2は短絡されることが多
い）。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the outline of an embodiment of a switching circuit according to the present invention will be described with reference to FIGS. 2 and 3 show a voltage conversion circuit of an embodiment of the load ZL of the switching circuit. 2 is a down conversion circuit, and FIG. 3 is a flyback circuit, but the same applies to an up conversion circuit and an invert conversion circuit (both not shown). Even in that circuit, if a switching waveform is applied to input terminal 1, load resistance RL DC voltage is supplied. FIG. 4 shows an example of the CCD drive circuit. The inter-terminal capacitance CCCD of the CCD becomes the load ZL, and the switching circuit SW is operated based on the pulse power source E1.
Power supplies Vcc1 and Vcc2 are alternately applied by SW1 and SW2. (In this case, the power supply Vcc2 is often short-circuited).
【０００８】図５、図６は、この発明のスイッチング回
路の実施例である。図５ではパルス電源Ｅ１に基づき負
荷ＺLに正電源を印加する。また図５では、Ｑ１がＮＰ
Ｎトランジスタ、Ｑ２がＰＮＰトランジスタであるが、
図８のようにトランジスタＱ１がＮチャンネルのＭＯＳ
・ＦＥＴ、Ｑ２がＰチャンネルＭＯＳ・ＦＥＴでも、Ｑ
１が図１０のようなＮ形ＩＧＢＴ（Insulated Gate Bi-
polar Transistor）でもよい。図６はパルス電源Ｅ１に
基づき、負荷ＺLに接地電圧を印加する。また、図６で
はＱ１がＮＰＮトランジスタ、Ｑ２はＰＮＰトランジス
タであるが、Ｑ１がＮチャンネルのＭＯＳ・ＦＥＴ、Ｑ
２がＰチャンネルＭＯＳ・ＦＥＴでも、Ｑ１は図９のよ
うなＰ形ＩＧＢＴでもよい。5 and 6 show an embodiment of the switching circuit of the present invention. In FIG. 5, a positive power source is applied to the load ZL based on the pulse power source E1. Further, in FIG. 5, Q1 is NP.
N transistor and Q2 are PNP transistors,
As shown in FIG. 8, the transistor Q1 is an N-channel MOS
・ Even if FET and Q2 are P-channel MOS / FET, Q
1 is an N-type IGBT (Insulated Gate Bi-
polar Transistor). In FIG. 6, a ground voltage is applied to the load ZL based on the pulse power supply E1. Further, in FIG. 6, Q1 is an NPN transistor and Q2 is a PNP transistor, but Q1 is an N-channel MOS • FET, Q
2 may be a P channel MOS.FET or Q1 may be a P type IGBT as shown in FIG.
【０００９】次に各実施例を図２、図３、図５、図６を
用いて説明する。図５の負荷ＺLに図２に示すものが接
続された場合、ダウンコンバートスイッチング電源とな
る。直流電源ＶccとトランジスタＱ１のエミッタを接続
し、トランジスタＱ１のコレクタは負荷ＺL内のダイオ
ードＤ２のカソードとコイルＬ１に接続される。コイル
Ｌ１の他端は容量Ｃ２と負荷抵抗ＲLに接続され、ダイ
オードＤ２のアノードと容量Ｃ２の他端と負荷抵抗ＲL
の他端は接地される。パルス電源Ｅ１とトランジスタＱ
１のベースとを抵抗Ｒ１で接続し、トランジスタＱ１の
エミッタとベースとを抵抗Ｒ２で接続する。さらにパル
ス電源Ｅ１とトランジスタＱ２のベースとを抵抗Ｒ３と
容量Ｃ１で直列接続し、トランジスタＱ２のエミッタと
ベースとを抵抗Ｒ４とダイオードＤ１とで並列接続す
る。そして、トランジスタＱ１のエミッタとトランジス
タＱ２のコレクタとを接続し、トランジスタＱ１のベー
スとトランジスタＱ２のソースとを接続する。Next, each embodiment will be described with reference to FIGS. 2, 3, 5, and 6. When the load ZL shown in FIG. 5 is connected to the one shown in FIG. 2, the down-converting switching power supply is obtained. The DC power supply Vcc is connected to the emitter of the transistor Q1, and the collector of the transistor Q1 is connected to the cathode of the diode D2 in the load ZL and the coil L1. The other end of the coil L1 is connected to the capacitance C2 and the load resistance RL, and the anode of the diode D2, the other end of the capacitance C2 and the load resistance RL
The other end of is grounded. Pulse power supply E1 and transistor Q
The base of 1 is connected by a resistor R1, and the emitter and base of the transistor Q1 are connected by a resistor R2. Further, the pulse power source E1 and the base of the transistor Q2 are connected in series by a resistor R3 and a capacitor C1, and the emitter and base of the transistor Q2 are connected in parallel by a resistor R4 and a diode D1. Then, the emitter of the transistor Q1 is connected to the collector of the transistor Q2, and the base of the transistor Q1 is connected to the source of the transistor Q2.
【００１０】以下この動作について説明する。トランジ
スタＱ１がオンすると、コイルＬ１に直流電源Ｖccが加
わり、トランジスタＱ１がオフとなると、コイルＬ１に
電流が流れ続けるため、ダイオードＤ２のカソード電位
が下がり、接地電位より下がるとダイオードＤ２がオン
する。また、負荷抵抗ＲLに加わる出力電圧Ｖoは、コイ
ルＬ１と容量Ｃ２で平滑化される。その結果、直流電源
Ｖccにパルス電源Ｅ１のデューティー比をかけた電圧と
出力電圧Ｖoがほぼ等しくなる。This operation will be described below. When the transistor Q1 is turned on, the DC power supply Vcc is applied to the coil L1, and when the transistor Q1 is turned off, a current continues to flow in the coil L1. Therefore, the cathode potential of the diode D2 is lowered, and when it is lower than the ground potential, the diode D2 is turned on. The output voltage Vo applied to the load resistance RL is smoothed by the coil L1 and the capacitor C2. As a result, the voltage obtained by multiplying the DC power supply Vcc by the duty ratio of the pulse power supply E1 and the output voltage Vo become substantially equal.
【００１１】パルス電源Ｅ１が高レベルとなり、トラン
ジスタＱ１をオフさせるときは、パルス電源Ｅ１の正方
向の微分波形がトランジスタＱ２のベースに加わり、ト
ランジスタＱ２を急速にオンさせてトランジスタＱ１の
ベース電流を引き抜き、トランジスタＱ１のオフを高速
化させる。トランジスタＱ１がオフした後に、トランジ
スタＱ２も抵抗Ｒ４により、ベース電流を引き抜かれオ
フする。また、パルス電源Ｅ１が低レベルとなり、トラ
ンジスタＱ１がオンする時は、容量Ｃ１と抵抗Ｒ３によ
り、トランジスタＱ２のベースにパルス電源Ｅ１の負方
向の微分波形が印加される。トランジスタＱ２はオフし
ているので、ダイオードＤ１がオンし、トランジスタＱ
１のベースにパルス電源Ｅ１の負方向の微分波形が印加
され、トランジスタＱ１のオンを高速化する。When the pulse power supply E1 becomes high level and the transistor Q1 is turned off, the positive differential waveform of the pulse power supply E1 is added to the base of the transistor Q2, and the transistor Q2 is turned on rapidly to change the base current of the transistor Q1. It is pulled out to speed up the turning off of the transistor Q1. After the transistor Q1 turns off, the transistor Q2 also pulls off the base current by the resistor R4 and turns off. When the pulse power supply E1 becomes low level and the transistor Q1 is turned on, the negative differential waveform of the pulse power supply E1 is applied to the base of the transistor Q2 by the capacitor C1 and the resistor R3. Since the transistor Q2 is off, the diode D1 is on and the transistor Q2
A negative differential waveform of the pulse power supply E1 is applied to the base of No. 1 to speed up the turn-on of the transistor Q1.
【００１２】図６の負荷ＺLに図３に示すものが接続さ
れた場合、フライバック電源となる。直流電源Ｖccと負
荷ＺL内のトランスＴ１の片方の入力端子とを接続し、
トランスＴ１の他方の入力端をトランジスタＱ１のコレ
クタに接続する。図３の負荷ＺL内の接続は、トランス
Ｔ１の出力端の片方はダイオードＤ３のアノードに接続
し、ダイオードＤ３のカソードは容量Ｃ２と負荷抵抗Ｒ
Lに接続する。トランスＴ１の出力端の他方と容量Ｃ２
と負荷抵抗ＲLの他方を接続する。When the load ZL shown in FIG. 6 is connected to the one shown in FIG. 3, it becomes a flyback power supply. Connect the DC power supply Vcc and one input terminal of the transformer T1 in the load ZL,
The other input terminal of the transformer T1 is connected to the collector of the transistor Q1. In the connection in the load ZL of FIG. 3, one of the output terminals of the transformer T1 is connected to the anode of the diode D3, and the cathode of the diode D3 is connected to the capacitor C2 and the load resistor R.
Connect to L. The other output terminal of the transformer T1 and the capacitance C2
And the other of the load resistance RL.
【００１３】図６の接続は、パルス電源Ｅ１とトランジ
スタＱ１のベースとを抵抗Ｒ１で接続し、トランジスタ
Ｑ１のエミッタとベースとを抵抗Ｒ２で接続する。パル
ス電源Ｅ１とトランジスタＱ２のベースとを抵抗Ｒ３と
容量Ｃ１で直列接続し、トランジスタＱ２のエミッタと
ベースとを抵抗Ｒ４とダイオードＤ１で並列接続する。
そしてトランジスタＱ１のエミッタとトランジスタＱ２
のコレクタとを接続し、トランジスタＱ１のベースとト
ランジスタＱ２のソースとを接続する。In the connection shown in FIG. 6, the pulse power source E1 and the base of the transistor Q1 are connected by a resistor R1, and the emitter and base of the transistor Q1 are connected by a resistor R2. The pulse power source E1 and the base of the transistor Q2 are connected in series by a resistor R3 and a capacitor C1, and the emitter and base of the transistor Q2 are connected in parallel by a resistor R4 and a diode D1.
And the emitter of the transistor Q1 and the transistor Q2
, And the base of the transistor Q1 and the source of the transistor Q2 are connected.
【００１４】以下この動作について説明する。トランジ
スタＱ１がオンすると、トランスＴ１の入力端子の両端
に、直流電圧Ｖccが加わり、トランスＴ１の１次巻線に
電流が流れる。トランジスタＱ１がオフすると、トラン
スＴ１が電流を保とうとして、端子両端にフライバック
パルス電圧が生じ、ダイオードＤ３がオンする。また、
負荷抵抗ＲLに加わる出力電圧Ｖoは容量Ｃ２で平滑化さ
れる。その結果、トランジスタＱ１のオン時間ＴONとオ
フ時間ＴOFFとの比と、トランスＴ１の巻線ｎ1とｎ2と
の比と直流電源Ｖccとを掛けた電圧が、出力電圧Ｖoと
ほぼ等しくなる。 Ｖo ≒ Ｖcc×（ＴON／ＴOFF）×（ｎ2／ｎ1）This operation will be described below. When the transistor Q1 is turned on, a DC voltage Vcc is applied to both ends of the input terminal of the transformer T1, and a current flows through the primary winding of the transformer T1. When the transistor Q1 is turned off, the transformer T1 tries to maintain the current, and a flyback pulse voltage is generated across the terminals to turn on the diode D3. Also,
The output voltage Vo applied to the load resistance RL is smoothed by the capacitance C2. As a result, the voltage obtained by multiplying the ratio of the ON time T ON of the transistor Q1 to the OFF time T OFF , the ratio of the windings n1 and n2 of the transformer T1 and the DC power supply Vcc becomes substantially equal to the output voltage Vo. Vo ≈ Vcc x (T ON / T OFF ) x (n2 / n1)
【００１５】図６内の動作は、図５の動作と極性が異な
るだけで、下記のようになる。パルス電源Ｅ１が低レベ
ルとなり、トランジスタＱ１をオフさせるときは、パル
ス電源Ｅ１の負方向の微分波形がトランジスタＱ２のベ
ースに加わり、トランジスタＱ２が急速にオンすること
により、トランジスタＱ１のベース電流を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後に、トランジスタＱ２も抵抗Ｒ４により
ベース電流を引き抜かれオフする。また、パルス電源Ｅ
１が高レベルとなり、トランジスタＱ１がオンする時
は、容量Ｃ１と抵抗Ｒ３により、トランジスタＱ２のベ
ースにパルス電源Ｅ１の正方向の微分波形が印加され
る。トランジスタＱ２はオフしているので、ダイオード
Ｄ１がオンし、トランジスタＱ１のベースに、パルス電
源Ｅ１の正方向の微分波形が印加され、トランジスタＱ
１のオンを高速化する。The operation in FIG. 6 is as follows, only the polarity is different from the operation in FIG. When the pulse power supply E1 becomes low level and the transistor Q1 is turned off, the negative differential waveform of the pulse power supply E1 is added to the base of the transistor Q2, and the transistor Q2 is turned on rapidly to draw the base current of the transistor Q1. , The transistor Q1 is turned off faster. Transistor Q
After 1 is turned off, the transistor Q2 is also turned off by drawing the base current by the resistor R4. In addition, the pulse power supply E
When 1 becomes high level and the transistor Q1 is turned on, the positive differential waveform of the pulse power source E1 is applied to the base of the transistor Q2 by the capacitor C1 and the resistor R3. Since the transistor Q2 is off, the diode D1 is turned on, the positive differential waveform of the pulse power source E1 is applied to the base of the transistor Q1, and the transistor Q2 is turned on.
1 is turned on faster.
【００１６】実施例特有の効果としては、Ｑ１、Ｑ２が
バイポーラトランジスタの場合、トランジスタＱ１のベ
ース、エミッタ逆耐圧は、ダイオードＤ１とトランジス
タＱ２のベース・コレクタ接合により保護される。Ｑ
１、Ｑ２がＭＯＳ・ＦＥＴの場合は、ＭＯＳ・ＦＥＴ、
Ｑ１のゲート、ソース間逆耐圧はＭＯＳ・ＦＥＴ、Ｑ２
の寄生ダイオードにより保護される。その結果、容量Ｃ
１と抵抗Ｒ３のインピーダンスが下げられ、パルス電源
Ｅ１の微分波形の強度が増やせる。また、ダイオードＤ
１にトランジスタのベース、エミッタ接合を用いれば、
ダイオードＤ１とトランジスタＱ２とは、チップトラン
ジスタアレイで実現でき、損失が少ない事と合わせて、
高密度実装が容易になる。As an effect peculiar to the embodiment, when Q1 and Q2 are bipolar transistors, the reverse breakdown voltage of the base and emitter of the transistor Q1 is protected by the base-collector junction of the diode D1 and the transistor Q2. Q
1. If Q2 is MOS ・ FET, MOS ・ FET,
The reverse breakdown voltage between the gate and source of Q1 is MOS ・ FET, Q2
Protected by a parasitic diode. As a result, the capacity C
1 and the resistance of the resistor R3 are lowered, and the strength of the differential waveform of the pulse power source E1 can be increased. Also, the diode D
If the base and emitter junctions of the transistor are used for 1,
The diode D1 and the transistor Q2 can be realized by a chip transistor array, and the loss is small.
High-density mounting becomes easy.
【００１７】[0017]
【発明の効果】本発明によれば、スイッチング回路を構
成するトランジスタのドライブ電流の平均値を増加させ
る事なく、小容量のトランジスタ、ダイオード、抵抗、
容量の追加で、スイッチング用トランジスタのオン、オ
フともに高速化できるため、大電流高周波スイッチング
回路の損失が低減できる。そのため、スイッチング電源
や高画素ＣＣＤドライブ回路の低消費電力化、小型化ま
たは温度上昇の低下による長寿命化が図れる。According to the present invention, a small capacity transistor, diode, resistor,
By adding capacitance, the switching transistor can be turned on and off at high speed, so that the loss of the high current high frequency switching circuit can be reduced. Therefore, it is possible to reduce the power consumption of the switching power supply and the high pixel CCD drive circuit, reduce the size thereof, and prolong the service life due to the decrease in the temperature rise.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の全体構成を示すブロック図。FIG. 1 is a block diagram showing the overall configuration of the present invention.
【図２】本発明のスイッチング回路の負荷ＺLの一実施
例の回路図。FIG. 2 is a circuit diagram of an embodiment of a load ZL of the switching circuit of the present invention.
【図３】本発明のスイッチング回路の負荷ＺLの他の実
施例の回路図。FIG. 3 is a circuit diagram of another embodiment of the load ZL of the switching circuit of the present invention.
【図４】本発明のスイッチング回路のＣＣＤドライブ回
路適用例のブロック図。FIG. 4 is a block diagram of a CCD drive circuit application example of the switching circuit of the present invention.
【図５】本発明の一実施例を示す回路図。FIG. 5 is a circuit diagram showing an embodiment of the present invention.
【図６】本発明の他の実施例を示す回路図。FIG. 6 is a circuit diagram showing another embodiment of the present invention.
【図７】従来技術を示す回路図。FIG. 7 is a circuit diagram showing a conventional technique.
【図８】本発明の実施例に用いる素子の一例を示す図。FIG. 8 is a diagram showing an example of an element used in Examples of the present invention.
【図９】本発明の実施例に用いる素子の一例を示す図。FIG. 9 is a diagram showing an example of an element used in Examples of the present invention.
【図１０】本発明の実施例に用いる素子の一例を示す図
である。FIG. 10 is a diagram showing an example of an element used in Examples of the present invention.
Ｖcc，Ｖcc1，Ｖcc2 直流電源 ＺL 負荷 ＳＷ１，ＳＷ２ スイッチング回路 Ｅ１ パルス電源 Ｑ１，Ｑ２ トランジスタ Ｄ１，Ｄ２，Ｄ３ ダイオード Vcc, Vcc1, Vcc2 DC power supply ZL load SW1, SW2 switching circuit E1 pulse power supply Q1, Q2 transistor D1, D2, D3 diode
Claims (1)
ースあるいはゲート等の電極に該第１のトランジスタと
逆極性の第２のトランジスタのエミッタあるいはソース
等の電極と抵抗を介してパルス電源とを接続し、上記第
２のトランジスタのベースあるいはゲート等の電極には
上記パルス電源の微分波形を容量結合で印加し、上記第
１のトランジスタのベースあるいはゲート等の電極と上
記第２のトランジスタのベースあるいはゲート等の電極
とを抵抗とダイオードとで並列接続したことを特徴とす
るスイッチング回路。1. An electrode such as a base or gate of a first transistor which opens and closes a power source, and an electrode such as an emitter or source of a second transistor having a polarity opposite to that of the first transistor and a pulse power source through a resistor. The differential waveform of the pulse power supply is applied to the electrodes of the base or gate of the second transistor by capacitive coupling, and the electrodes of the base or gate of the first transistor and the base of the second transistor are connected. Alternatively, a switching circuit characterized in that an electrode such as a gate is connected in parallel with a resistor and a diode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299745A JP2947998B2 (en) | 1991-10-18 | 1991-10-18 | Switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299745A JP2947998B2 (en) | 1991-10-18 | 1991-10-18 | Switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110400A true JPH05110400A (en) | 1993-04-30 |
| JP2947998B2 JP2947998B2 (en) | 1999-09-13 |
Family
ID=17876462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299745A Expired - Lifetime JP2947998B2 (en) | 1991-10-18 | 1991-10-18 | Switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947998B2 (en) |
-
1991
- 1991-10-18 JP JP3299745A patent/JP2947998B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947998B2 (en) | 1999-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742196A (en) | Level-shifting circuit and high-side driver including such a level-shifting circuit | |
| US4604535A (en) | FET-bipolar switching device and circuit | |
| US6034413A (en) | High speed biCMOS gate power for power MOSFETs incorporating improved injection immunity | |
| US4945266A (en) | Composite semiconductor device | |
| US4313065A (en) | Switching circuit with MOS field effect transistor | |
| US4275359A (en) | MOS FET Amplifier | |
| US5933034A (en) | High speed biCMOS gate driver for MOSFETs incorporating improved injection immunity | |
| US20020163366A1 (en) | Inductive load driving circuit | |
| US7436042B2 (en) | Circuit for driving gate of power MOSFET | |
| JP2006074991A (en) | Switching means drive circuit, driving method for switching means, power supply device, and switching circuit | |
| JP2638625B2 (en) | MOS-FET gate drive circuit | |
| JP3118424B2 (en) | Self-excited switching power supply | |
| JPH05110400A (en) | Switching circuit | |
| JPH06237161A (en) | Circuit for shortening turn-off time of power transistor | |
| EP0177148A2 (en) | Power supplies using mosfet devices | |
| JPS6141221A (en) | Circuit array for switching current to inductive load | |
| JP2596163Y2 (en) | Chopper circuit | |
| JP2001298943A (en) | Switching power circuit | |
| JPS59103425A (en) | Switching device | |
| JPH0363312B2 (en) | ||
| JPH0416504Y2 (en) | ||
| JPS596146B2 (en) | DC/DC conversion circuit | |
| GB2312576A (en) | Increasing switching speed of bipolar circuit for charge pump by clamping transistors to prevent saturation | |
| JP2761555B2 (en) | Frequency converter | |
| CN112821731A (en) | Synchronous rectifier tube driving circuit capable of being universally used for various output voltages |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |