JPH0362022B2 - - Google Patents

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JPH0362022B2
JPH0362022B2 JP58223710A JP22371083A JPH0362022B2 JP H0362022 B2 JPH0362022 B2 JP H0362022B2 JP 58223710 A JP58223710 A JP 58223710A JP 22371083 A JP22371083 A JP 22371083A JP H0362022 B2 JPH0362022 B2 JP H0362022B2
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JP
Japan
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input
node
voltage
internal circuit
reference voltage
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Masao Suzuki
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体装置に関し、特に急峻な動きの
入力があつても誤動作しないように誤動作防止手
段を付加した半導体装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field to which the Invention Pertains] The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a malfunction prevention means to prevent malfunction even when a steep motion is input.

〔従来技術〕[Prior art]

従来、半導体装置(半導体集積回路)に於いて
は、入力端子のインダクタンス、電源端子のイン
ダクタンス及び入力配線容量が入力信号の動きで
共振を開始し半導体装置の誤動作を起す場合があ
る。これを図面を用いて説明する。
Conventionally, in a semiconductor device (semiconductor integrated circuit), the inductance of an input terminal, the inductance of a power supply terminal, and the input wiring capacitance may start to resonate due to the movement of an input signal, causing malfunction of the semiconductor device. This will be explained using drawings.

第1図は従来の半導体装置の一例のインピーダ
ンスを説明するための図である。
FIG. 1 is a diagram for explaining the impedance of an example of a conventional semiconductor device.

第1図において、1は半導体装置基板、2は入
力配線容量以外のECL差動入力型の内部回路、
LVCC及びLVEEは電源端子のインダクタンス(ケー
ス及びボンデイング線)、C1〜Ci〜Cm及びC1′〜
Ci′〜Cm′は入力配線容量、LI1〜LIi〜LInは半導体
装置の入力端子TINから半導体基板1内にある入
力節点a1〜an迄にそれぞれ存在する寄生のインダ
クタンスである。
In FIG. 1, 1 is the semiconductor device board, 2 is the internal circuit of the ECL differential input type other than the input wiring capacitance,
L VCC and L VEE are the inductance of the power supply terminal (case and bonding wire), C 1 ~ Ci ~ Cm and C 1 ′ ~
Ci′ to Cm′ are input wiring capacitances, and L I1 to L Ii to L In are parasitic inductances that exist from the input terminal T IN of the semiconductor device to the input nodes a 1 to a n in the semiconductor substrate 1, respectively. .

第2図は第1図の交流等価回路図である。 FIG. 2 is an AC equivalent circuit diagram of FIG. 1.

第2図において、インダクタンスLPは第1図
のLVCCとLVEEの並列インダクタンス、容量CAl
入力配線容量C1〜Ci〜Cm及びC1′〜Ci′〜Cm′す
べての並列容量、インダクタンスLIはLI1〜LIi
LInの並列インダクタンスである。
In Fig. 2, the inductance L P is the parallel inductance of L VCC and L VEE in Fig. 1, and the capacitance C Al is the parallel capacitance of all the input wiring capacitances C 1 to Ci to Cm and C 1 ′ to Ci′ to Cm′. The inductance L I is L I1 ~ L Ii ~
It is the parallel inductance of L In .

ここで、 LVCC=LVEE LI1=……=LIi=……LIn C1=……=Ci=……Cm C1′=……=Ci′=……=Cm′ とする。また、内部回路2の高電位側電源端子
VCと低電位側電源端子VEとの間は内部回路で決
せられる非常に低いインピーダンスを持つている
ので交流的にはシヨート状態なので内部回路2内
のリフアレンス節点bと交流的には同電位と仮定
できる。
Here, L VCC = L VEE L I1 =...=L Ii =...L In C 1 =...=Ci=...Cm C 1 '=...=Ci'=...=Cm'. Also, the high potential side power supply terminal of internal circuit 2
The connection between V C and the low-potential side power supply terminal V E has a very low impedance determined by the internal circuit, so it is in a short state in terms of AC, so it is the same as reference node b in internal circuit 2. It can be assumed to be the electric potential.

半導体装置の入力端子TINの電圧レベルは入力
が遷移した後は固定レベルとなる。入力端子の電
圧レベルが急峻に遷移した時を考えると、蓄えら
れる電磁エネルギーと静電エネルギーとでこの等
価回路が直列共振を開始し、入力端子側のa点と
電源端子側のb点は、インダクタンスに誘起され
る電圧と容量に誘起される電圧とが逆位相で動
く。即ち、入力端子の電圧レベルが固定レベルに
達した後、この等価回路に流れる交流電流をIm
sinωtとすると、容量に誘起される電圧は
1/ωCAl Im sin(ωt−π/2)、インダクタンスに誘起される 電圧はωLP Im sin(ωt+π/2)及びωLI Im sin (ωt+π/2)となり、容量に誘起される電圧とは 位相がπのずれを生ずる。
The voltage level of the input terminal T IN of the semiconductor device becomes a fixed level after the input transitions. Considering the case when the voltage level of the input terminal changes suddenly, this equivalent circuit starts to resonate in series due to the stored electromagnetic energy and electrostatic energy, and point a on the input terminal side and point b on the power supply terminal side are as follows. The voltage induced in the inductance and the voltage induced in the capacitance move in opposite phases. In other words, after the voltage level of the input terminal reaches a fixed level, the alternating current flowing through this equivalent circuit is Im
If sinωt, the voltage induced in the capacitance is 1/ωC Al Im sin (ωt−π/2), and the voltage induced in the inductance is ωL P Im sin (ωt+π/2) and ωL I Im sin (ωt+π/2 ), resulting in a phase shift of π from the voltage induced in the capacitor.

この結果、第2図で示される交流等価回路のa
点とb点とは位相がπだけずれた共振波形が直流
電圧に重畳される。ここで交流的には電源端子
TPからインダクタンスLpを介して接続されてい
る電源端子VC,VEの電圧は同相で動くため内部
回路2の交流レベルすなわちリフアレンス節点b
もすべて端子VC,VEの電圧と同相で動く。この
結果、第1図に示す半導体基板1の入力節点a1
anの電圧と内部回路2で発生されるリフアレン
ス電圧とは逆相となる。
As a result, a of the AC equivalent circuit shown in FIG.
At points B and B, resonance waveforms whose phases are shifted by π are superimposed on the DC voltage. Here, in terms of AC, the power terminal
Since the voltages of the power supply terminals V C and V E connected from T P through the inductance L p move in the same phase, the AC level of the internal circuit 2, that is, the reference node b
All of them operate in the same phase as the voltage at terminals V C and V E. As a result, the input nodes a 1 to 1 of the semiconductor substrate 1 shown in FIG.
The voltage at a n and the reference voltage generated by the internal circuit 2 are in opposite phase.

第3図は従来品及び本発明における入力端子側
及び電源端子側の各点に現われる電圧の波形図で
ある。
FIG. 3 is a waveform diagram of voltages appearing at each point on the input terminal side and power supply terminal side in the conventional product and the present invention.

第3図で電圧波形a,bは第2図の節点a,b
に対し、VINはECL差動入力型の内部回路2に入
力する−1.6Vと−0.8Vとの間を遷移する入力電
圧レベルであり、Vrefは−1.2Vのリフアレンス電
圧を示す。第3図に示すように、入力電圧レベル
VINがリフアレンス電圧Vrefと交差している。こ
の交差があるため、半導体装置は、入力に急峻な
動きがあるときは入力電圧レベルVINに数ns程度
の急峻な電圧遷移があるときは、内部回路2の入
力端に接続する入力節点aおよびリフアレンス節
点bにそれぞれ電圧波形a,bに示す直列共振電
圧が発生して回路が誤動作を起こすという欠点が
あつた。
In Fig. 3, voltage waveforms a and b correspond to nodes a and b in Fig. 2.
On the other hand, V IN is an input voltage level input to the ECL differential input type internal circuit 2 that changes between -1.6V and -0.8V, and V ref indicates a reference voltage of -1.2V. As shown in Figure 3, the input voltage level
V IN crosses the reference voltage V ref . Because of this intersection, when there is a sudden movement in the input voltage level V Also, series resonance voltages shown in voltage waveforms a and b are generated at the reference node b, respectively, and the circuit malfunctions.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記欠点を除去し、入力の急
峻な動きがあつたとき直列共振によつて誤動作す
ることを防いだ半導体装置を提供することにあ
る。
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device which eliminates the above drawbacks and prevents malfunction due to series resonance when there is a sudden movement of the input.

〔発明の構成〕[Structure of the invention]

本発明の半導体装置は、半導体基板内に設けら
れたECL差動入力型の内部回路のリフアレンス
電圧に対して高・低のレベル間を高速で遷移する
入力電圧を、外部接続用の入力端子から前記半導
体基板内の入力節点を介して前記内部回路に入力
する半導体装置において、前記リフアレンス電圧
の節点と前記入力節点との間に、逆並列接続され
たシヨツトキ障壁ダイオードまたは逆並列接続さ
れたシヨツトキ障壁ダイオードと容量素子との直
列回路を設けて構成されている。
The semiconductor device of the present invention receives an input voltage that rapidly changes between high and low levels with respect to a reference voltage of an ECL differential input type internal circuit provided in a semiconductor substrate from an input terminal for external connection. In the semiconductor device that inputs the input to the internal circuit through the input node in the semiconductor substrate, a shot barrier diode connected in anti-parallel or a shot barrier diode connected in anti-parallel is connected between the reference voltage node and the input node. It is configured by providing a series circuit of a diode and a capacitive element.

〔実施例の説明〕[Explanation of Examples]

次に本発明の実施例について図面を用いて説明
する。
Next, embodiments of the present invention will be described using the drawings.

第4図は本第1の発明の一実施例の等価回路図
である。
FIG. 4 is an equivalent circuit diagram of an embodiment of the first invention.

本実施例は、半導体基板1のECL差動入力型
の内部回路2のリフアレンス電圧Vrefに対して
高、低レベル間を数nsで遷移する入力電圧レベル
VINを、外部接続用の入力端子TINから半導体基
板1内の入力節点aを介して内部回路2に入力す
る半導体装置であり、リフアレンス電圧端子
Tvrefと入力節点aとの間にシヨツトキ障壁ダイ
オードD1,D2の逆並列回路を挿入している。
In this embodiment, an input voltage level that changes between high and low levels in several ns with respect to the reference voltage V ref of an ECL differential input type internal circuit 2 of a semiconductor substrate 1 is shown.
This is a semiconductor device that inputs V IN from an input terminal T IN for external connection to an internal circuit 2 via an input node a in a semiconductor substrate 1, and a reference voltage terminal.
An anti-parallel circuit of shot barrier diodes D 1 and D 2 is inserted between T vref and input node a.

第4図は本実施例の交流等価回路を示してお
り、従来例の第1図に対応する実際の回路は各入
力節点a1〜anとリフアレンス接点(b)間にそれ
ぞれダイオードD1,D2の逆並列回路を設ける。
FIG. 4 shows the AC equivalent circuit of this embodiment, and the actual circuit corresponding to FIG. 1 of the conventional example has diodes D 1 , Provide an anti-parallel circuit of D 2 .

第4図の半導体装置の入力端子TINの入力電圧
レベルVINに数nsの急峻な遷移があつて入力節点
a′とリフアレンス電圧端子Tvrefとの間の交流電位
差は、前述の通り 1/ωCAlIm sin(ωt−π/2) =−1/ωCAlIm cosωt となる。このとき |−1/ωCAlIm cosωt±DCoffset|≧VfSBD (ここでDCoffset=入力端子とリフアレンス電
圧端子間の直流バイアス) (VfSBD=シヨツトキ障壁ダイオードの順方向電
圧で通常は約0.4V) であれば、クランプが掛り、共振回路に蓄えられ
たエネルギーは、シヨツトキ障壁ダイオード内で
消費されて共振レベルは大幅に軽減されて誤動作
に対しても大きな動作余裕を得ることができる。
The input voltage level V IN of the input terminal T IN of the semiconductor device shown in Fig. 4 has a steep transition of several ns, and the input node
The AC potential difference between a′ and the reference voltage terminal T vref is 1/ωC Al Im sin (ωt−π/2) =−1/ωC Al Im cosωt as described above. At this time |-1/ωC Al Im cosωt±DCoffset|≧Vf SBD (Here, DCoffset = DC bias between the input terminal and reference voltage terminal) (Vf SBD = Forward voltage of the shot barrier diode, usually about 0.4V) If so, the clamp is applied, and the energy stored in the resonant circuit is consumed within the shot barrier diode, and the resonance level is significantly reduced, providing a large operating margin against malfunctions.

第3図の電圧波形a′,b′に示すように、入力電
圧レベルVINが数nsの急峻な波形で立ち上がつた
後、リフアレンス電圧Vrefの−1.2Vよりもシヨツ
トキ障壁ダイオードの順方向電圧VfSBDの0.4Vだ
け高い−0.8Vでクランプがかかり、エネルギー
が消費されてそれ以後の直列共振現象を抑えるこ
とができる。しかもこの順方向電圧VfSBDは0.4V
であつて入力直流電位差0.8Vの半分となるので、
このダイオードD1,D2の挿入による入力電圧歪
などの悪影響はない。
As shown in voltage waveforms a' and b' in Figure 3, after the input voltage level V IN rises with a steep waveform of several nanoseconds , the short barrier diode is Clamping is applied at −0.8V, which is 0.4V higher than the directional voltage V fSBD , and energy is consumed to suppress subsequent series resonance phenomena. Moreover, this forward voltage V fSBD is 0.4V
Since it is half of the input DC potential difference of 0.8V,
There is no adverse effect such as input voltage distortion due to the insertion of the diodes D 1 and D 2 .

第5図は本第2の発明の一実施例の等価回路図
である。
FIG. 5 is an equivalent circuit diagram of an embodiment of the second invention.

この実施例は、内部回路2と、この内部回路2
の入力端子TINに一方の電極が接続する容量素子
CCLと、この容量素子の他方の電極にアノードが
接続し内部回路2のリフアレンス電圧端子TVref
にカソードが接続する第1のダイオードD1と、
容量素子CCLの他方の電極にカソードが接続しリ
フアレンス電圧端子TVrefにアノードが接続する
第2のダイオードD2とを半導体基板に含んで構
成される。即ち、ダイオードD1,D2と容量素子
CCLとでクランプ回路を構成する。また、ダイオ
ードD1,D2にはシヨツトキ障壁ダイオードを使
用している。容量素子CCLは直流電路を断ち、入
力直流電位差がVfSBDより大きくなる場合のシヨ
ツトキ障壁ダイオードの直流電流を切り、入力端
子に対する負荷効果を軽減し、交流成分のみ過渡
的にクランプが掛るようにしている。
This embodiment includes an internal circuit 2 and an internal circuit 2.
A capacitive element whose one electrode is connected to the input terminal T IN of
The anode is connected to C CL and the other electrode of this capacitive element, and the reference voltage terminal T Vref of internal circuit 2 is connected to C CL and the other electrode of this capacitive element.
a first diode D 1 whose cathode is connected to;
The semiconductor substrate includes a second diode D2 whose cathode is connected to the other electrode of the capacitive element CCL and whose anode is connected to the reference voltage terminal T Vref . That is, diodes D 1 , D 2 and capacitive element
Configure a clamp circuit with C and CL . In addition, shot barrier diodes are used for the diodes D 1 and D 2 . The capacitive element C CL cuts off the DC current path, cuts off the DC current of the short barrier diode when the input DC potential difference is larger than V fSBD , reduces the load effect on the input terminal, and clamps only the AC component transiently. ing.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように、本発明によれば、
入力に急峻な動きがあつても誤動作するのを防止
することのできる半導体装置が得られる。
As explained in detail above, according to the present invention,
A semiconductor device can be obtained that can prevent malfunction even if there is a steep movement in the input.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の半導体装置の一例のインピーダ
ンスを説明するための図、第2図は第1図の等価
回路図、第3図は従来品及び本発明品における入
力端子側及び電源端子側の各点に現われる電圧の
波形図、第4図は本第1の発明の一実施例の等価
回路図、第5図は本第2の発明の一実施例の等価
回路図である。 1……半導体基板、2……内部回路、C,C1
〜Cm,C′1〜C′m,CAl……入力配線容量、CCL
…容量素子、D1,D2……ダイオード、L1,LI1
LIn……入力端子のインダクタンス、LP,LVCC
LVEE……電源端子のインダクタンス、TIN……入
力端子、TP……電源端子、TVref……リフアレン
ス電圧端子、VC……高電位側電源端子、VE……
低電位側電源端子、VIN……入力電圧レベル、
Vref……リフアレンス電圧、a,a′……入力節
点、b……リフアレンス節点。
FIG. 1 is a diagram for explaining the impedance of an example of a conventional semiconductor device, FIG. 2 is an equivalent circuit diagram of FIG. FIG. 4 is an equivalent circuit diagram of an embodiment of the first invention, and FIG. 5 is an equivalent circuit diagram of an embodiment of the second invention. 1...Semiconductor substrate, 2...Internal circuit, C, C 1
~Cm, C′ 1 ~C′m, C Al ... Input wiring capacitance, C CL ...
... Capacitive element, D 1 , D 2 ... Diode, L 1 , L I1 ~
L In ... Inductance of input terminal, L P , L VCC ,
L VEE ...Inductance of power supply terminal, T IN ...Input terminal, T P ...Power supply terminal, T Vref ...Reference voltage terminal, V C ...High potential side power supply terminal, V E ......
Low potential side power supply terminal, V IN ……Input voltage level,
V ref ...Reference voltage, a, a'...Input node, b...Reference node.

Claims (1)

【特許請求の範囲】 1 半導体基板内に設けられたECL差動入力型
の内部回路のリフアレンス電圧に対して高・低の
レベル間を高速で遷移する入力電圧を、外部接続
用の入力端子から前記半導体基板内の入力節点を
介して前記内部回路に入力する半導体装置におい
て、前記リフアレンス電圧の節点と前記入力節点
との間に、逆並列接続されたシヨツトキ障壁ダイ
オードを設けたことを特徴とする半導体装置。 2 半導体基板内に設けられたECL差動入力型
の内部回路のリフアレンス電圧に対して高・低の
レベル間を高速で遷移する入力電圧を、外部接続
用の入力端子から前記半導体基板内の入力節点を
介して前記内部回路に入力する半導体装置におい
て、前記リフアレンス電圧の節点と前記入力節点
との間に、逆並列接続されたシヨツトキ障壁ダイ
オードと容量素子との直列回路を設けたことを特
徴とする半導体装置。
[Claims] 1. An input voltage that rapidly transitions between high and low levels with respect to the reference voltage of an ECL differential input type internal circuit provided in a semiconductor substrate is input from an input terminal for external connection. In the semiconductor device that inputs input to the internal circuit via an input node in the semiconductor substrate, a shot barrier diode connected in antiparallel is provided between the reference voltage node and the input node. Semiconductor equipment. 2 An input voltage that rapidly transitions between high and low levels with respect to the reference voltage of an ECL differential input type internal circuit provided in a semiconductor substrate is input from an input terminal for external connection into the semiconductor substrate. The semiconductor device inputs input to the internal circuit through a node, characterized in that a series circuit of a shot barrier diode and a capacitive element connected in antiparallel is provided between the reference voltage node and the input node. semiconductor devices.
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