JPH01232463A - データプロセッサシステムとそれを備えるビデオプロセッサシステム - Google Patents

データプロセッサシステムとそれを備えるビデオプロセッサシステム

Info

Publication number
JPH01232463A
JPH01232463A JP1002161A JP216189A JPH01232463A JP H01232463 A JPH01232463 A JP H01232463A JP 1002161 A JP1002161 A JP 1002161A JP 216189 A JP216189 A JP 216189A JP H01232463 A JPH01232463 A JP H01232463A
Authority
JP
Japan
Prior art keywords
data
processor
program memory
arithmetic
fed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1002161A
Other languages
English (en)
Other versions
JP2879093B2 (ja
Inventor
Robert J Sluijter
ロベルト・ヨハネス・スルエイテル
Cornelis M Huizer
コルネリス・マリヌス・フイツェル
Hendrik Dijkstra
ヘンドリク・ディエイクストラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH01232463A publication Critical patent/JPH01232463A/ja
Application granted granted Critical
Publication of JP2879093B2 publication Critical patent/JP2879093B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/262—Arrangements for next microinstruction selection
    • G06F9/264—Microinstruction selection based on results of processing
    • G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、少なくとも１つの演算／論理プロセッサ要素
と少なくとも１つのメモリプロセッサ要素を有する少な
くとも１つのプロセッサモジュール、および演算／論理
プロセッサ要素から、およびメモリプロセッサ要素から
の出力信号用と外部的に受信可能な信号用の入力トラッ
クをそれぞれ有し、かつ演算／論理プロセッサ要素用と
メモリプロセッサ要素用と外部的に発出可能な信号用の
入力信号の出力トラックをそれぞれ有する可変クロスバ
−マトリクス（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　　ｃｒ
ｏｓｓｂａｒｍａｔｒｉｘ）を具え、演算／論理プロセ
ッサ要素は第１、第２．第３データ出力トラックに接続
されている演算／論理処理要素（ＡＬＵ　）を有し、か
つ命令を蓄積するプログラムメモリを有するものに関連
している。
（背景技術） エム・アナラトーン（Ｍ、Ａｎｎａｒａｔｏｎｅ）等の
論文、「ワープアーキテクチャ−とその具体化（Ｗａｒ
ｐＡｒｃｈｉｔｅｃｔｕｒｅ　ａｎｄ　Ｉｍｐｌｅｍｅ
ｎｔａｔｉｏｎ）　Ｊ、「コンピュータアーキテクチャ
−の第１３回年次シンポジュム、　１９８６年６月、東
京２日本（１３ｔｈ　Ａｎｎｕａｌｓｙｍｐｏｓｉｕｍ
　ｏｎ　ｃｏｍｐｕｔｅｒ　ａｒｃｈｉｔｅｃｔｕｒｅ
、Ｊｕｎｅ　１９３５゜Ｔｏｋｙｏ、　　Ｊａｐａｎ）
　Ｊは「シストリックアレイコンピュータ（ワープ）：
５ｙｓｔｏｌｉｃ　ａｒｒａｙ　ｃｏｍｐｕｔｅｒ（Ｗ
ａｒｐ）　　Ｊを開示し、ここでプロセッサユニットの
行（ｒｏｗ）が存在し、かつ各プロセッサユニットは少
なくとも１つの演算・論理プロセッサ要素と、少なくと
も１つのメモリプロセッサ要素を備え、さらにクロスバ
−マトリクスが存在し、それに対してバッファー回路を
介して、プロセッサユニットの入力信号と各プロセッサ
ユニットに属するプロセッサ要素からの出力信号がフィ
ードでき、そしてそれから上記のプロセッサユニットに
属すプロセッサ要素の入力信号と上記のプロセッサユニ
ットからの出力信号を得ることができる。入力トラック
と出力トラックは各座標方間に従って配設できる。
接続要素は適当なビット幅を持つスイッチ点に存在して
いる。各トラックの接続は一様である必要はない。メモ
リプロセッサ要素はアドレス計算手段を具えているが、
他方ではそれはまたメモリ機能のみを満足している。
簡単化の観点から、どの時点でどの動作がプロセッサ要
素で起こるかを各プログラムメモリ内のプログラムで前
もって規定することが望ましい。
さらに特定すると、もし例えばビデオプロセッサシステ
ムのようにデータプロセッサシステムが実時間ベースで
動作する装置で使用されるならこれは望ましいことであ
る。しかしこの条件は、プログラムが分岐フリー命令（
ｂｒａｎｃｈ−ｆｒｅｅ　１ｎｓｔｒｕｃ−ｔｉｏｎ　
）の固定サイクルによって形成され、その結果としてそ
れがあり得る任意の条件付き動作を行わないことである
。このことは重大な欠点である　　・と見られ、そして
データプロセッサシステの可能な適用をかなり限定して
いる。
（発明の開示） 本発明の目的はなかんずく次のようなデータプロセッサ
システムを与えることであり、ここで各プログラムメモ
リの分岐フリー命令の固定サイクルによって形成された
プログラムを保持しながら、条件付き動作がなお実行で
きる。
第１の態様によると、本発明は演算／論理プロセッサ要
素が、第１あるいは第２データ出力トラックを介して受
信されたデータ語の命令の制御の下でＡＬＵで処理が遂
行されるように、共に受信できる２つの語からＡＬＵに
フィードする命令を編集するためにプログラムメモリの
出力と第３データ出力トラックとに接続されている組合
せ回路網（ｃｏｍｂｉｎａｔｏｒｉａｌ　ｎｅｔｗｏｒ
ｋ）を具えると言う特徴を有することによりこの目的を
達成している。
プログラムメモリからの別の語部分によって形成された
任意の組合せ結果を連結するために、プログラムメモリ
から並列に、あるいは第３データ出力トラックと連結要
素を介して受信された２つの副次語（ｓｕｂ−ｗｏｒｄ
ｓ）、に基づいて組合せ回路網が動作するならそれは有
利である。
本発明は、プログラムメモリからＡＬＵへの命令の通常
の入力に加えて、クロスバ−マトリクスから受信される
データ語の助けを借りて命令部分を修正する可能性がま
た存在している。このような態様で修正された命令部分
の助けを借りてＡＬＵで条件付き動作が実行する条件を
創生ずることが可能である。
データプロセッサシステムは特にデータプロセッサユニ
ット、プロセッサモジュールおよびプロセッサ要素を有
する３レベルのハイアラーキ−アーキテクチャ−に従っ
て組織化できる。その結果、モジュラ−構成は可能とな
り、そこで複数の動作が同時に実行できる。もしいくつ
かのデータプロセッサが存在するなら、それらは直列、
並列および／またはフィードバック形態で接続できる。
各データプロセッサユニットは好ましくは３個であるい
つくかのプロセッサモジュールを備え、かつ好ましくは
別々の集積回路として構成されている。
各プロセッサモジュールは例えば３個であるいくつかの
演算および／または論理プロセッサ要素と、例えば２個
であるいくつかのメモリプロセッサ要素を具え、一方、
ゲートプロセッサ要素はプロセッサモジュールの入力あ
るいは出力にさらに存在している。さらに各プロセッサ
モジュールはクロスバ−マトリクスを備え、これは例え
ばプロセッサ要素の入力回路によって形成できる。各プ
ロセッサ要素はプログラムメモリを持つそれ自身の制御
要素を有し、このプログラムメモリには各プロセッサ要
素のプログラムが収容されている。プログラムメモリに
はその動作が各プロセッサ要素で遂行できる例えば最大
１６の分岐フリー命令語の固定サイクルが蓄積されてい
る。命令語の同じサイクルは各プログラムメモリで常に
発生されている。
上記のサイクルは異なるプログラムメモリに対して異な
る長さを有することができる。リセット信号を用いて、
すべてのプログラムメモリの各サイクルの第１命令語が
同一の時点で発生されるという結果を達成することは可
能である。クロスバ−マトリクスはプロセッサモジュー
ルに属すプログラムメモリから制御されている。もしプ
ログラムメモリがＲＡＭメモリによって形成されている
なら、これは開始プロセス（ｉｎｉｔｉａｔｉｏｎ　ｐ
ｒｏｃｅｓｓ）で負荷される。それに必要な開始バス（
ｉｎｉｔｉａｔｉｏｎｂ＋　ｓ）は例外として、開始バ
スに割り当てられるリセット信号導線は別として、それ
以上の制御バスはデータ処理ユニットに存在していない
。
クロスバ−→トリクスおよび種々のプロセッサ要素のプ
ログラミングの性質の結果として衝突が生起しよう。例
えば、もしプロセッサ要素の同一の入力に向かう情報が
同時に２つのプロセッサ要素の出力に現れるなら、その
ような衝突が生成される。そのような衝突の有効な解決
法はアメリカ国特許第４，５２１，８７４号で与えられ
、そこではバッファレジスタがクロスバ−マトリクスの
各スイッチ点に与えられている。この解決法は相対的に
高価でありかつ大きなチンプ表面を占める。別の解決法
では、各プロセッサモジュールはクロスバ−マトリクス
が出力を有すると同様ないわゆる多数のサイロレジスタ
（ｓｉｌｏ　ｒｅｇｉｓｔｅｒ）を具えている。
固定シーケンスバスで上記のサイロレジスタに書き込ま
れているデータは各プロセッサ要素のプログラムメモリ
のプログラムによって決定されたシーケンスで読み出さ
れる。その結果、上述のアメリカ国特許の解決法の欠点
は、たとえ柔軟性がある程度失われても回避される。
演算および／または論理プロセッサ要素は２つのシフト
ユニット（例えば、ｒバレルシフクー（ｂａｒｒｅｌ　
５ｈｉｆｔｅｒ）」）を備え、このシフトユニットでは
クロスバ−マトリクスからフィードされたデータ語はシ
フト動作を受け、かつそこから出力データ語は各プロセ
ッサ要素の各ＡＬ［Ｉの第１あるいは第２データ入力に
それぞれフィードされている。本発明による特定の実施
例では、演算および／または論理プロセッサ要素は第３
シフトユニツトを具え、そこでは組合せ回路網にフィー
ドされているデータ語部分がクロスバ−マトリクスから
フィードされたデータ語から選択されている。
本発明は、演算および／または論理プロセッサ要素のプ
ログラムメモリのプログラムがそのサイクリックな性質
と分岐しないと言う性質を失いかつもっと複雑化するこ
と無しに演算および／または論理プログラム要素が条件
付動作の実行に適すようにすることをまた可能にしてい
る。図面の説明の後、そのような条件付き動作の種々の
実例が続くであろう。
本発明は上述のデータプログラムシステムを備えている
実時間ベースでビデオ信号サンプルを処理するビデオプ
ロセッサシステムにさらに関連している。ここでデータ
プロセッサユニットを制御するクロックデバイスはビデ
オ信号サンプルが得られる周波数に対して一定の関係を
有する周波数を持っている。別の魅力的な態様はサブク
レームに記載されている。
添付図面を参照して本発明をさらに詳しく説明する。
（実施例） 第１図は本発明によるデータプロセッサシステムの一例
を与えている。ディジタル形式で表されたデータがその
人力２に現れる。上記のデータは所定の分配に従ってデ
マルチプレクサ６によって２つの人力にわたって分配さ
れている。その結果、データ語の各サブストリームはデ
ータ語の完全なストリームがフィードされているものよ
り低い周波数で処理できる。デマルチプレクサ６の上側
出力にデータプロセッサユニット８が接続され、このデ
ータプロセッサユニット８は第１動作を実行する。その
結果は２つの出力を介してデータプロセッサユニット１
０にフィードされ、かつこれら２つの出力の１つを介し
てさらにデータプロセッサユニツ目２にフィードされて
いる。データプロセッサユニット１２からの結果はまた
データプロセッサユニット１０で処理されている。デー
タプロセッサユニット１０の出力はデータプロセッサユ
ニ・ノド１４に接続されている。それから、動作結果が
データプロセッサユニット１４の２つの出力に現れる。
データプロセッサユニット１４の下側出力からの結果は
データプロセッサユニット８にフィードバックされ、そ
の結果、繰り返し動作（ｒｅｃｕｒｓｉｖｅｏｐｅｒａ
ｔｉｏｎ）が可能となっている。データプロセッサユニ
ット１４の上側出力はデータプロセッサユニット１８に
接続されている。デマルチプレクサ６の下側出力はデー
タプロセッサユニット２０に接続されている。データプ
ロセッサユニット１８と２０はお互いに双方向に（ｂｉ
ｄｉｒｅｃｔｉｏｎａｌｌｙ）接続されている。このよ
うに、入力信号の２つの部分は異なる態様で処理でき・
再相関（ｒｅｃｏｒｒｅｌａｔｉｏｎ）番よこの相互接
続の結果として可能となっている。全データプロセッサ
システムで実行されたプロセスの結−果はデータプロセ
ッサユニット１８と２０の出力に現れる。明らかに、種
々のデータプロセッサユニットは直列、並列および／ま
たはフィードバック形態の可能な他のすべての種類の形
態で接続することができる。
さらに、データプロセッサユニットが個別のメモリと通
信させることも可能である。例えば、信号がフィードさ
れたビデオプロセッサシステムがデータプロセッサシス
テムのクロック周波数に一定の関係を有する周波数でサ
ンプルされかつディジタル化されるビデオ信号によって
形成されるような使用に対して、Ａ／Ｄ変換器あるいは
Ｄ／Ａ変換器をそれぞれ入力と出力に備えることもまた
可能であり、そしてその出力が表示装置および／または
映像記録手段にフィードすることが可能である。データ
プロセッサユニットが通信できる上述のメモリは例えば
フレームメモリとして使用できる。
第１図は汎用制御を備えるさらに２つのサブシステム２
８と３０を表示している。サブシステム２８はクロック
デバイスを形成し、そこでクロック信号は上述のユニッ
トを制御するよう発生されている。
サブシステム３０はシステム制御デバイスを形成し、例
えば各データプロセッサユニットで再プログラミングが
実行できる。サブシステム２８と３０はお互いに双方向
に接続されている。同時にサブシステム３０は例えば上
記の再プログラミングを開始するようにシステムの外側
から信号を受信する機能（図には示されていない）を有
している。簡単化のために、サブシステム２８と３０の
それ以上の接続は描かれていない。
第２図は１つの単一データプロセッサユニットの構造の
一例を与えている。そのようなデータプロセッサユニッ
トはＣＭＯＳ技術による１つの集積回路（チップ）とし
て実現され、破線で囲まれたプロセッサモジュールはこ
の実施例では２７Ｍｆ（ｚクロック信号によって制御さ
れている。データプロセッサユニット内には、お互いに
双方向に直接接続されている３つのプロセッサモジュー
ル３２，３４．３６が存在する。たとえ大多数のプロセ
ッサモジュールが有利であっても、プロセッサモジュー
ルの数が増大するにつれて相互接続の数が象、速に増大
し、それに応じてより大きなチップ表面がとられると言
う理由で、それは常に実現されないであろう。
示された実施例では、各プロセッサモジュールは各々１
２ビツトの５つの入力チャネルと５つの出力チャネルを
有している。これ等について、各ケースで１つの入出力
チャネルは多分他のデータプロセッサユニットあるいは
他のタイプのユニットとの接触を備えている。第２図に
描かれたチップはさらにデマルチプレクサ３８，４０．
４２それぞれとマルチプレクサ４４，４６．４８それぞ
れを持つ３つのデータゲートを具え、またチップ開始制
御回路（ｃｈｉｐｉｎ−４ｔｉａｔｉｏｎ　ｃｏｎｔｒ
ｏｌ　ｃｉｒｃｕｉｔ）５０とクロック回路５２がまた
存在している。既に述べたように、プロセッサモジュー
ルは２７ＭＨｚで動作し、クロック回路５２ではこの周
波数はチップにフィードされた５４ＭＨｚクロック信号
から導かれている。クロック信号はデータポートのマル
チプレクサとデマルチプレクサを制御し、そして特にプ
ロセッサモジュールによって与えられた１２ビット／２
７Ｍ１ｌｚデータを６ビツ）　１５４ＭＨｚデータに変
換し、そしてその逆に、６ビツト１５４ＭＩＩｚデータ
をプロセッサモジュールにフィードすべき１２ビット／
２７ＭＨｚデータに変換するためにここで使用されてい
る。他の可能なデータプロセッサユニットとユニットの
他のタイプのユニットとの接触は６ビツト１５４ＭＨｚ
チャネルを介して進行する。明らかに選択的な（ｏｐ　
ｔ　１ｏｎａ　Ｉ）この設備は、チップへの外部接続の
数が厳しく制限されていると言う利点を有している。２
７Ｍｔｌｚクロック信号は２進計数回路（ｓｃａｌｅ−
ｏｆ−ｔｗｏ　ｃｉｒｃｕｉｔ）の助けを借りてクロッ
ク回路５２の５４Ｍｔｌｚクロック信号から導−かれ、
２７ＭＨｚクロック信号の位相はリセット信号Ｒによっ
て監視され、リセット信号Ｒはチップ上のすべてのプロ
セッサモジュールにフィードされるのみならず、クロッ
ク回路５２にもフィードされている。チップ開始制御回
路５０は各プロセッサモジュールに接続されたクロック
・直列データ入力とクロック・直列データ出力を有して
いる。回路５０を介してプロセッサモジュールにフィー
ドされている上記のクロック・直列データはＩＣによっ
て表示されけいる。チップ開始制御回路５０は曲がりく
ねった態様（ｓｅｒｐｅｎｔｉｎｅ　ｃｏｎｆｉｇｕｒ
ａｔｉｏｎ　）で８ビット直列チップアドレスＣＡとチ
ップアドレス有効信号（ｃｈｉｐ　ａｄｄｒｅｓｓ　ｖ
ａｌｉｄ　ｓｉｇｎａｌ）νをさらに備えている。もし
いくつかのデータプロセッサユニット、すなわちいくつ
かのチップが存在するなら、種々のチップアドレスＣＡ
は曲がり（ねったラインを介して第１開始位相（ｆｉｒ
ｓｔ　１ｎｉｔｉａｔｉｏｎｐｈａｓｅ　）で導入され
、その結果、各チップは識別可能（ｉｄｅｎ　ｔｉｆ　
１ａｂｌｅ）になる。もし供給されたＣＡアドレスが各
チップのアドレスであるなら、チツアドレス有効信号Ｖ
の助けを借りてこれは表示さる。
曲がりくねったラインはシフトレジスタを具え、このシ
フトレジスタは直列に接続され、かつ開始制御回路５０
の各データプロセッサユニットに存在する。第２開始位
相において、各データプロセッサユニットの、ＩＣバス
を介してつながっているアドレスは曲がりくねったライ
ンを介して導入されたチップアドレスＣＡと比較される
。そしてもしそれらが整合するなら、データプロセッサ
ユニット内のプロセッサ要素のアドレシングとプロセッ
サ要素内のプログラムメモリのアドレシングを含む開始
データは開始制御回路５ｏによって送信される。
電源接続Ｐは別として、３×６データ入力接続、３×６
データ出力接続、ｌクロック接続、■リセット信号接続
、２ＩＣ接続およびチップアドレシング用の３接続は開
始データ用のチップ上に存在しテイル。従ってチップは
電源接続を別にして４３の接続ピンを含んでいる。
第３図は１つの単一プロセッサモジュールの構造を描い
ている。ここでこれは演算・論理動作を実行する３つの
同一のプロセッサ要素（ＭＩＬＬ）５４゜５６．５８　
、メモリ機能６０と６２を有する２つの同一のプロセッ
サ要素および出力ゲートプロセッサ要素６４を具えてい
る。これらの要素の各々はそれぞれ入力回路６６．６８
，７０．７２．７４．７６に接続されている。
これらの入力回路は共にクロスバ−マトリクスを形成し
ている。ＭＩＬＬプロセッサ要素は演算・論理要素（Ａ
ＬＥ）７８，８０．８２それぞれと、制御要素（ＣＴＲ
Ｍ）８４．８６．８８それぞれを具えている。メモリプ
ロセンサ要素はメモリ要素（ＭＥ）　９０と９２それぞ
れと、制御要素（ＣＴＲＭ）９４と９６それぞれを具え
ている。出力ゲートプロセッサ要素は出力データバッフ
ァ−９８と制御要素（ＣＴＲＧ）　１００を具えている
。プロセッサモジュール入力信号は５つの１２ビツトチ
ヤネル１０２を介してクロスバ−マトリクスにフィード
され、かつ５つの１２ビツトチヤネル１０４を介して各
プロセッサモジュールに属すプロセッサ要素から出力信
号がフィードされている。プロセッサモジュール出力信
号は５つの１２ビツトチヤネル１０６を介してクロスバ
−マトリクスから得られている。さらに、接続１０８は
制御要素８４，８６，８８，９４，１００へのリセット
信号Ｒを表示し、かつまた上記のすべての制御要素への
２ワイヤークロツク・直列データ（ＩＣ）接続１１０が
表示されている。さらに明らかなことだが、出力ゲート
プロセッサ要素６４の代わりに、同じ機能を持つ入力ゲ
ートプロセッサ要素もまた使用できる。お互いに接続さ
れた種々のプロセッサモジュールに対して、双方の場合
に、２つの各プロセッサモジュール間にバッファーが存
在している。種々の入力回路は各要素から制御されてい
る。従って各データプロセッサにわたるデータストリー
ムの分配は上述の制御要素から簡単かつ単独で生起して
いる。
第４図は破線の右側で演算および／または論理要素（Ａ
ＬＥ）のブロック図を示し、破線の左側で関連する制御
要素（ＣＴＲＭ）を示している。ＡＬＥはサイロレジス
タ１１２，１１４，１１６をそれぞれ持つ３つの１２ビ
ツト入力を具え、そのサイロレジスタはシフトユニット
（Ｓｔ（Ａ　、　５ＩＩ８．５ＩＩＣ）　１１８．１２
０．１２２それぞれに接続されている。シフトユニット
１１８と１２０の出力はそれぞれマルチプレクサ１２４
と１２６を介してＡＬ［Ｊ１２８の各Ｐ入力とＱ入力に
それぞれ接続されている。シフトユニット１２２は組合
せ回路網１３０を介してＡＬＵ１２８の命令人力■に接
続されている。すべてのこれらの構成要素は制御要素Ｃ
ＴＲＭのプログラムメモリ１３２から制御できる。ＣＴ
ＲＭは開始回路１３４、アドレスマルチプレクサ１３６
、プログラムアドレスカウンタ１３８およびオアゲート
１４０をさらに具えている。
サイロレジスタは書き込みが一定シーケンスで起こり、
一方、読み取りがプログラムメモリ１３２によって決定
されたシーケンスで起こる３２語のメモリ機能を有しい
る。書き込みアドレスはサイロレジスタに属す５ビツト
カウンタにより発生され、一方、読み取りアドレスは書
き込みアドレスからのプログラムメモリにより決定され
た相対読み取りアドレス（ＲＡＤ：ｒｅｌａｔｉｖｅ　
ｒｅａｄ　ａｄｄｒｅｓｓ）を減算することにより得ら
れている。このように、ＲＡＤクロック期間にわたって
遅延がサイロレジスタによって実現され、ＲＡＤは各ク
ロックサイクルで変化する自然数である。サイロレジス
タは同時に書き込みと読み取りができるが、しかし同じ
アドレスではそうできないので、従ってＱ＜ＲＡＤ≦３
１となる。サイロレジスタから発生する１２ビツトデ一
タ語はシフトユニット１８と１２０のプログラムメモリ
によって決定されたシフト動作を受けるであろう。例え
ば、右への１２の論理シフト動作、左への１２の論理シ
フト動作、および右への１２の演算シフト動作が可能で
ある。６ビツトシフト制御信号はこの目的でプログラム
メモリからフィードできる。シフトユニット１１８と１
２０から発生する１２ビツトデ一タ語はマルチプレクサ
１２４と１２６を介して、ＡＬＨ出力信号を伝えるＡＬ
Ｕ１２Ｂにフィードされる。ＡＬＵ１２８はプログラム
メモリから、かつ特に１人力により組合せ回路網１３０
を介して通常の態様で制御でき、かつ所望の演算および
／または論理動作を実行する。マルチプレクサ１１８と
１２０はプログラムメモリ１３２からの定数によってデ
ータ語を置き換える可能性を提供する。この１２ピント
の定数は例えばさもなければＲＡＤ遅延に使用される５
ビツトと、さもなければシフト制御信号に使用される６
ビツトに１追加ビツトを加えることで形成できる。マル
チプレクサ１１８Ｊ１２０はプログラムメモリからの１
ビット制御信号によって制御される。プログラムメモリ
は５５ビツトの容量を有し、４ビツトアドレスはアドレ
スマルチプレクサ１３６を介してフィードされる。プロ
グラム長は１６ステツプを越えない長さまで調整可能で
あり、特に、プログラムアドレスカウンタ１３８のリセ
ットｉ能の使用によって、プログラムメモリによって伝
えられたリセット信号はオアゲー目４０を介して上記の
カウンタにフィードされている。プログラムカウンタは
また外部リセット信号Ｒによってリセットできる。チッ
プ開始制御回路５０を介して、開始・再プログラミング
データは受信でき、各データユニットに対してこれはプ
ログラムメモリアドレスＩＡと開始データ１０からなっ
ている。各プロセッサ要素のアドレシングはデータユニ
ットによってつなげられたアドレスと開始回路１３４に
永久的に存在するアドレスを比較することにより同時に
起こる。データユニットはＩＣ接続の１ワイヤーにわた
って直列にフィードされ、クロック信号は゛データユニ
ットの始めと終わりの双方と、上記のデ−タユニットの
個別ビットを規定するために上記の接続の別のワイヤー
を介して伝えられている。
開始回路１３４において、直列データユニットは並列形
式に変換され、特に４ビツトプログラムメモリアドレス
Ｉ八と５５ビツト開始データＩＤに変換されている。こ
れらのデータはプログラムメモ１月３２にフィードされ
る。このプロセスにおいて、プログラムメモリアドレス
はアドレスマルチプレクサ１３６を介して流れる。デー
タユニットが開始回路１３４ニよって受信された場合、
マルチプレクサ１３６は活性化され、従って上記の開始
回路から発生するプロセスメモリアドレスＩＡは送信さ
れ、一方、書き込み読み取り信号Ｗ／Ｒは同時に発出さ
れ、従ってデータ１０はプロセスメモリに書き込むこと
ができる。さらにプログラムメモリがクロスバ−マトリ
クスに制御信号ＳＣＩを伝えると言う事実に注意を払う
べきである。
組合せ回路網はＡＬＵ１２８のＩ入力を介して９ビツト
命令を発出する。上記の命令はプログラムメモリに蓄積
された語およびこの目的のために特に存在するチャネル
を介してクロスバ−マトリクスからフィードされたデー
タ語より決定される。条件付き動作はサイロレジスタ１
１６とシフ１−ユニット（ＳＨＣ）　１２２が組み込ま
れている上記の特殊チャネルを介してＡＬＵ１２８で可
能にされている。プログラムメモリからの各命令語を完
全に修正するか、あるいは特殊チャネルを介してフィー
ドされたデータ語によってそれを置き換えることは必要
ではない。
それは僅かのビットのみを修正するか置き換えるみで十
分である。従って組合せ回路網において、第１命令部分
はプログラムメモリに蓄積さた各語の等しく長い第１セ
クションおよびクロスバ−マトリクスからフィードされ
たデータ語から導かれている等しく長いデータ語部分に
よって決定され、一方、残りの命令部分はプログラムメ
モリに蓄積された各語の別のセクションによって形成さ
れている。
第４図において、組合せ回路網１３０はマルチプレクサ
１４２を具え、これはプログラムメモリからの１ビット
制御信号の制御の下で、プログラムメモリから３ビツト
の第１命令部分を送信するかあるいはクロスパーマトリ
クスからフィードされた１２ビツトデ一タ語から導かれ
ている３ビツト語部分のいずれかを送信する。残りの命
令部分の６ビツトはプログラムメモリのみから発生して
いる。
第５図は組合せ回路網の別の実施例を描いている。ここ
でまた９ビツト命令の６ビツトはプログラムメモリのみ
から決定され、命令部分の３ビツトはそれぞれ排他的オ
ーゲート１４４．１４６．１４８によって発出されてい
る。さらに組合せ回路網は３つのアンドゲート１５０．
１５２．１５４を具えている。上記のアンドゲートはプ
ログラムメモリから制御されている。モジアンドゲート
がディスエーブルされるなら、９ビツト命令はプログラ
ムメモリによって完全に決定される。もしアンドゲート
がネーブルされるなら、第１命令部分の３ビツトはプロ
グラムメモリからフィードされる３ビツトのビット毎の
組合せ、およびクロスバ−マトリクスからフィードされ
たデータ語から導かれて３ビツトによって決定される。
シフトユニット１２２ニおいて、組合せ回路網に必要な
３ビツトはフィードされた１２ビツトデ一タ語から選択
される。シフトユニット１２２はシフトユニット１１８
と１２０と同一の構成のものであり、かつプログラムメ
モリから同様に制御される。所望なら、この制御は、た
とえデータ語が上記のシフトユニットにフィードされて
いても、それにもかかわらず論理零のみが出力に現れる
ように制御される。その場合、第５図からの組合せ回路
網はアンドゲートを省略して使用できる。
第３図のメモリプロセッサ要素６０と６２は既に述べた
ようにメモリ要素肝と制御要素ＣＴＲ５を具えている。
上記の制御要素は第４図に描かれた演算および／または
論理プロセッサ要素の制御要素ＣＴＲＭの構造に実質的
に同一の構造のものである。しかし本発明に対して、−
層の説明は重要ではない。
これは第３図に示されたゲートプロセッサ要素にも適用
できる。これは制御回路ＣＴＲＧ　ｉによってお互いに
独立にすべてが制御されているサイロレジスタとして構
成された５つのバッファー要素を具え、これはまた演算
および／または論理プロセッサ要素の制御要素ＣＴＲＭ
４こ実質的に同一の構造のものである。５つの制御回路
ＣＴＲＧ１　は共に第３図に描かれた制御要素１００を
形成し、５つのバッファー要素は共に第３図に描かれた
出力データバッファ−９８を形成している。
本発明による手段の結果としていかに条件付き動作がＡ
ＬＥで可能になるかを実証するいくつかの実例を示す。
これは「もし・・・ならば・・・であり、さもなければ
・・・である（Ｉｆ・・・、　ｔｈｅｎ、ｅｌｓｅ・・
・）」のタイプの命令を常に含み、これは分岐命令の助
けを借りてプログラム中で実現され、この場合にはそれ
はクロスバ−マトリクスからフィードされたデータ語か
ら導かれているデータ語の助けを借りて得られる。と言
うのは、プログラムは分岐フリー命令のみを含むからで
ある。
ＡＬＵで遂行すべき動作は、加算、減算、論理機能、比
較機能および乗算に関連している。上記の動作の最も広
がったカテゴリーを規定するために、６ビツトが「残り
の命令部分（ｒｅｍａｉｎｉｎｇ　１ｎｓｔｒｕ−ｃｔ
ｉｏｎ　ｐａｒｔ）　Ｊとしてプログラムメモリからフ
ィードされ・そのピント１は八ＬＳＩのＰ入力およびＱ
入力の対称性に関連している。シフトユニット（ＳＨＣ
）１２２から、３ビツトパラメータコード（ｒ２゜ｒｌ
、ｒｏ）がフィードされ、そのコードは上述の「第１命
令部分」を形成している。
ここでビットｒ２とｒｌは種々の加算と減算、および論
理機能と比較機能に対して重要ではない。しかし乗算の
種々のタイプのケースでは重要である。
ＡＬＵで実行すべきすべての動作に対して、条件付き動
作はビット「Ｏによって実行できる。ｒＯＯ値は条件が
満足されているかあるいはそれ力新ＬＵの異なる動作と
ならないかに対応している。
ＡＬＵはまたスイッチとして使用できる。１つあるいは
それ以上のデータプロセッサユニットの１つあるいはそ
れ以上のプロセッサモジュールの１つあるいはそれ以上
の演算および／または論理プロセッサ要素において、命
令の第１ブロツクが実行され、それがＡＬＵのＰ入力に
フィードされる第１結果となり、同時に同様な態様で、
命令の第２ブロツクが実行され、それがＡＬＵのＱ入力
にフィードされる第２結果となると仮定するなら、ビッ
トｒＯは２つの結果のどちらが送信されるべきか、すな
わちＡＬＵによって発出されるべきかを規定することが
できる。プログラム的には、すなわち、もしプログラム
が分岐命令を含むなら、命令の第１あるいは第２ブロツ
クは条件のチエツクの後で実行できる。この場合、命令
の双方のブロックは遂行されなければならず、その後で
ビットｒｏはどの結果が重要であると見えるかを決定す
る。種々の命令ブロックが時間の異なる期間を必要とす
るから、上記の第１および第２結果がそれぞれＰ入力と
Ｑ入力に同時に存在できるように遅延が組み込まれなく
てはならないと言う事実にここで注意を払うべきである
。
演算および／または論理プロセッサ要素は例えばクロッ
クデバイス、アドレス回路等々としてさらに機能できる
。例えばカウンターの開始値としてＡＬＵ出力にＱ入力
でデータを送信し、そしてもしｒＯ＝０ならＰ入力にＡ
ＬＬＩ出力を通してフィードバックすることにより、そ
してもしｒｏ＝１ならＡＬＵで１だけ増大して、＾Ｌｔ
ｌ入力にＰ入力データを送信することによりカウンティ
ング機能は実現されよう。
さらに特定の適用は例えば乗算の実現である。
種々の乗算ステップはいくつかの演算および／または論
理プロセッサ要素で並列に実行でき、その後でその結果
は演算および／または論理プロセッサ要素で結合できる
。明らかに、乗算は１つの単一演算おらび／または論理
プロセッサ要素でまた実行できる。例えば、もし変形ブ
ース乗算アルゴリズム（ｍｏｄｉｆｉｅｄ　Ｂｏｏｔｈ
　ｍｕｌｔｉｐｌｉｃａｔｉｏｎ　ａｌｇｏｒｉｔｈｍ
）が実行されるなら、乗数Ｙ　＝Ｖ　ｎ−１＋３’　ｎ
−２＋　　＋ｙｏ（ここでｎは偶数である）はクロスバ
−スイッチからシフトユニット（ＳＨＣ）１２２にフィ
ードされ、それはプログラムメモリからの制御の下で３
ピントの連続グループ（ｙ２、。ｌ＋　Ｖ２ｉ＋　ｙＺ
ｉ−１、ここでｉ＝ｏ、１．・・・−（ｎ−１）とｙ−
、＝Ｑである）を送信し、ビットのそのグループは連続
する「第１命令部分」を形成する。パラメータコードｒ
２．ｒｌ。
ｒＯはブース乗算アルゴリズムに従ってＡＬＵで実行さ
れる動作を決定する。すなわち、パラメータコードに基
づいて、Ｐ、Ｐ＋Ｑ、Ｐ−Ｑ、Ｐ＋２　ＱあるいはＰ−
２Ｑが送信され、ＰはＰ人力に基づくデータを表し、Ｑ
はＱ入力に基づくデータを表している。動作Ｐ＋２Ｑと
Ｐ−２Ｑを実行するために、ＡＬＵはこの目的に使用す
るシフト手段を具えていると言う事実に注意を払うべき
である。この場合パラメータコードはＡＬＵの条件付き
動作となる条件の組合せを形成している。乗数（ｍｕｌ
ｔｉｐｌｉｃａｔｉｏｎ　ｎｕｍｂｅｒ）　　ＸはＱ入
力にフィードされ、−方、ＡＬＵで繰り返し形成された
部分和は前者がシフトユニット１１８で右に２ビツトだ
けシフトした後でＰ入力にフィードされ、これに関連し
て＾Ｌ［Ｉ出力が２　ＡＬＵ入力はど多いビットをカウ
ントし、かつここで乗算結果の最優位部分（ｍｏｓｔ　
５１ｇｎ１ｆｉｃａｎｔ　ｐａｒｔ）が何であるかを想
定すべきである。この結果に対して、最終的に−（ｎ−
１）のＡＬＵ動作ステップが必要である。
ＡＬＵで実行でき同時にプログラムメモリが分岐フリー
命令のみを含む種々の条件付き動作は、特殊回路を必要
とすること無しにすべての種類の機能（これはデータプ
ロセッサシステムのアーキテクチアーの一様性と簡単性
を強く導いている）を形成するためにさもなければお互
いに同一な演算および／または論理プロセッサ要素の使
用を可能にしている。
（要　約） 本発明は少なくとも１つの演算／論理プロセッサ要素と
、クロスバ−マトリクスによって回路に結合できる少な
くとも１つのメモリプロセッサ要素とを有するデータプ
ロセッサシステムを記述している。演算／論理プロセッ
サ要素はＡＬＵとプログラムメモリを備えている。ＡＬ
Ｕは命令に対する入力を有している。命令はプログラム
メモリからのデータと、この目的で特別に設定されたチ
ャネルを介してクロスバ−マトリクスからのデータから
作ることができる。
【図面の簡単な説明】 第１図は本発明によるデータプロセッサシステムの一例
を示し、 第２図は１つの単一プロセッサユニットの構造の一例を
示し、 第３図は１つの単一プロセッサモジュールの可能な構造
を示し、 第４図はプロセッサモジュールの演算および／または論
理プロセッサ要素の一実施例を示し、第５図は組合せ回
路網の特定の実施例を示している。 ２・・・入力　　　　　　６・・・デマルチプレクサ８
．１０，１２，１４．１８．２０・・・データプロセッ
サユニット２８．３０・・・サブシステム ３２．３４．３６・・・プロセッサモジュール３８．４
０．４２・・・デマルチプレクサ４４．４６．４８・・
・マルチプレクサ５０・・・チップ開始制御回路 ５２・・・クロック回路 ５４．５６．５８・・・プロセッサ要素（旧ＬＬ）６０
．６２・・・メモリ機能あるいはメモリプロセッサ要素 ６４・・・出力ゲートプロセッサ要素 ６６．６８．７０．７２，７４．７６・・・入力回路７
８．８０．８２・・・演算・論理要素（ＡＬＥ）８４．
８６．８８・・・制御要素（ＣＴＲＭ）９０．９２・・
・メモリ要素（ＭＥ） ９４　、９６・・・制御要素（ＣＴＲＳ）９８・・・出
力データバッファ １００・・・制御要素（ＣＴＲＧ） １０２、１０４．１０６・・・チャネル１０８・・・接
続 １１０・・・２ワイヤクロツク・直列データ（ＩＣ）接
続１１２、１１４．１１６・・・サイロレジスタ１１８
．１２０．１２２・・・シフトユニット１２４．１２６
・・・マルチプレクサ １２８・・・ＡＬＩｌ １３２・・・プログラムメモリ １３４・・・開始回路 １３６・・・アドレスマルチプレクサ １３８・・・プログラムアドレスカウンタ１４０・・・
オアゲート １４２・・・マルチプレクサ １４４、１４６．１４８・・・排他的オアゲート１５０
、１５２．１５４・・・アンドゲート特許出願人　　エ
ヌ・ベー・フィリップス・フルーイランペンファブリケ
ン

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１つの演算／論理プロセッサ要素と少な
    くとも１つのメモリプロセッサ要素を有する少なくとも
    １つのプロセッサモジュール、および 演算／論理プロセッサ要素から、およびメモリプロセッ
    サ要素からの出力信号用と外部的に受信可能な信号用の
    入力トラックをそれぞれ有し、かつ演算／論理プロセッ
    サ要素用とメモリプロセッサ要素用と外部的に発出可能
    な信号用の入力信号の出力トラックをそれぞれ有する可
    変クロスバーマトリクス、を具え、 演算／論理プロセッサ要素は第１、第２、第３データ出
    力トラックに接続されている演算／論理処理要素（ＡＬ
    Ｕ）を有し、かつ命令を蓄積するプログラムメモリを有
    するものにおいて、 演算／論理プロセッサ要素は、第１あるいは第２データ
    出力トラックを介して受信されたデータ語の命令の制御
    の下でＡＬＵで処理が遂行されるように、共に受信でき
    る２つの語からＡＬＵにフィードする命令を編集するた
    めにプログラムメモリの出力と第３データ出力トラック
    とに接続されている組合せ回路網、を具えることを特徴
    とするデータプロセッサシステム。 ２、プログラムメモリからの別の語部分によって形成さ
    れた任意の組合せ結果を連結するために、プログラムメ
    モリから並列に、あるいは第３データ出力トラックと連
    結要素を介して受信された２つの副次語に基づいて組合
    せ回路網が動作することを特徴とする請求項１記載のデ
    ータプロセッサシステム。 ３、組合せ回路網が上記の副次語の１つのみを送信する
    ためにマルチプレクサを具えることを特徴とする請求項
    ２記載のデータプロセッサシステム。 ４、プログラムメモリからの制御信号によって制御され
    ている制御入力を有する送信回路を介して組合せ回路網
    がデータ出力トラックに接続され、かつ 送信回路およびプログラムメモリに接続されているビッ
    ト毎の排他的オア回路を組合せ回路網が有すること、 を特徴とする請求項２記載のデータプロセッサシステム
    。 ５、演算および／または論理プロセッサ要素が、組合せ
    回路網にフィードされているデータ語部分がクロスバー
    マトリクスからフィードされたデータ語より選択される
    シフトユニット（ＳＨＣ）を具えることを特徴とする請
    求項１から４のいずれか１つに記載のデータプロセッサ
    システム。 ６、組合せ回路網にフィードされているデータ語部分が
    クロスバーマトリクスからフィードされたデータ語から
    選択されているシフトユニット（ＳＨＣ）を演算および
    ／または論理プロセッサ要素が具えており、該シフトユ
    ニットが論理零のみがその出力に現れるような態様でプ
    ログラムメモリからさらに制御可能であること、および 組合せ回路網が排他的オアゲートを備え、 プログラムメモリに蓄積された語の第１セクションの各
    ビットおよびデータ語部分の各ビットが対応する排他的
    オアゲートにフィードされ、第１命令部分を形成する排
    他的オアゲートからの出力ビットがプログラムメモリに
    蓄積された各語の第１セクションのビット、あるいは各
    データ語部分のビットを持つ上記のビットのビット毎の
    組合せのいずれにかと等しいような態様でシフトユニッ
    トが制御されていること、 を特徴とする請求項１もしくは２記載のデータプロセッ
    サシステム。 ７、データプロセッサユニットを制御するクロックデバ
    イスがビデオ信号サンプルの得られている周波数に対し
    て一定の関係を有する周波数を持つ、請求項１から６の
    いずれか１つに記載のデータプロセッサシテスムを備え
    る実時間ベースでビデオ信号サンプルを処理するビデオ
    プロセッサシステム。
JP1002161A 1988-01-13 1989-01-10 データプロセッサシステムとそれを備えるビデオプロセッサシステム Expired - Lifetime JP2879093B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8800071 1988-01-13
NL8800071A NL8800071A (nl) 1988-01-13 1988-01-13 Dataprocessorsysteem en videoprocessorsysteem, voorzien van een dergelijk dataprocessorsysteem.

Publications (2)

Publication Number Publication Date
JPH01232463A true JPH01232463A (ja) 1989-09-18
JP2879093B2 JP2879093B2 (ja) 1999-04-05

Family

ID=19851586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1002161A Expired - Lifetime JP2879093B2 (ja) 1988-01-13 1989-01-10 データプロセッサシステムとそれを備えるビデオプロセッサシステム

Country Status (7)

Country Link
US (1) US5055997A (ja)
EP (1) EP0325314B1 (ja)
JP (1) JP2879093B2 (ja)
KR (1) KR0147060B1 (ja)
DE (1) DE68914172T2 (ja)
FI (1) FI890117A (ja)
NL (1) NL8800071A (ja)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5692139A (en) * 1988-01-11 1997-11-25 North American Philips Corporation, Signetics Div. VLIW processing device including improved memory for avoiding collisions without an excessive number of ports
US5862399A (en) * 1988-12-28 1999-01-19 Philips Electronics North America Corporation Write control unit
US5522083A (en) * 1989-11-17 1996-05-28 Texas Instruments Incorporated Reconfigurable multi-processor operating in SIMD mode with one processor fetching instructions for use by remaining processors
US5283877A (en) * 1990-07-17 1994-02-01 Sun Microsystems, Inc. Single in-line DRAM memory module including a memory controller and cross bar switches
JPH07117498B2 (ja) * 1991-12-11 1995-12-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 検査システム
US6002880A (en) * 1992-12-29 1999-12-14 Philips Electronics North America Corporation VLIW processor with less instruction issue slots than functional units
DE69325785T2 (de) * 1992-12-29 2000-02-17 Koninkl Philips Electronics Nv Verbesserte Architektur für Prozessor mit sehr langem Befehlswort
US5481736A (en) * 1993-02-17 1996-01-02 Hughes Aircraft Company Computer processing element having first and second functional units accessing shared memory output port on prioritized basis
KR0142803B1 (ko) * 1993-09-02 1998-07-15 모리시다 요이치 신호처리장치
DE69428004T2 (de) * 1993-11-05 2002-04-25 Intergraph Corp Superskalare Rechnerarchitektur mit Softwarescheduling
EP0974894B1 (en) * 1993-11-05 2002-02-27 Intergraph Corporation Instruction cache associative cross-bar switch
US6360313B1 (en) 1993-11-05 2002-03-19 Intergraph Corporation Instruction cache associative crossbar switch
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
EP0839368A2 (en) * 1996-05-17 1998-05-06 Koninklijke Philips Electronics N.V. Display device
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
EP1329816B1 (de) 1996-12-27 2011-06-22 Richter, Thomas Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US6624848B1 (en) 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
US6948794B2 (en) 1997-07-15 2005-09-27 Silverbrook Reserach Pty Ltd Printhead re-capping assembly for a print and demand digital camera system
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
US9092595B2 (en) 1997-10-08 2015-07-28 Pact Xpp Technologies Ag Multiprocessor having associated RAM units
DE69833122T2 (de) * 1997-10-21 2006-08-24 Koninklijke Philips Electronics N.V. Signalverarbeitungsvorrichtung und verfahren zur verbindungsplanung zwischen prozessoren in einer signalverarbeitungsvorrichtung
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
US6282592B1 (en) * 1998-12-14 2001-08-28 Nortel Networks Limited Method and apparatus for high-speed data transmission bus entrainment
WO2002013000A2 (de) 2000-06-13 2002-02-14 Pact Informationstechnologie Gmbh Pipeline ct-protokolle und -kommunikation
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
AU5805300A (en) 1999-06-10 2001-01-02 Pact Informationstechnologie Gmbh Sequence partitioning in cell structures
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US9141390B2 (en) 2001-03-05 2015-09-22 Pact Xpp Technologies Ag Method of processing data with an array of data processors according to application ID
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US9250908B2 (en) 2001-03-05 2016-02-02 Pact Xpp Technologies Ag Multi-processor bus and cache interconnection system
US10031733B2 (en) 2001-06-20 2018-07-24 Scientia Sol Mentis Ag Method for processing data
US6836815B1 (en) * 2001-07-11 2004-12-28 Pasternak Solutions Llc Layered crossbar for interconnection of multiple processors and shared memories
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) * 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
WO2003060747A2 (de) 2002-01-19 2003-07-24 Pact Xpp Technologies Ag Reconfigurierbarer prozessor
US8127061B2 (en) 2002-02-18 2012-02-28 Martin Vorbach Bus systems and reconfiguration methods
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
WO2004038599A1 (de) 2002-09-06 2004-05-06 Pact Xpp Technologies Ag Rekonfigurierbare sequenzerstruktur
US8001266B1 (en) 2003-03-31 2011-08-16 Stretch, Inc. Configuring a multi-processor system
US7581081B2 (en) 2003-03-31 2009-08-25 Stretch, Inc. Systems and methods for software extensible multi-processing
US7613900B2 (en) * 2003-03-31 2009-11-03 Stretch, Inc. Systems and methods for selecting input/output configuration in an integrated circuit
US7590829B2 (en) * 2003-03-31 2009-09-15 Stretch, Inc. Extension adapter
US7418575B2 (en) * 2003-07-29 2008-08-26 Stretch, Inc. Long instruction word processing with instruction extensions
US7373642B2 (en) 2003-07-29 2008-05-13 Stretch, Inc. Defining instruction extensions in a standard programming language
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
US7237055B1 (en) * 2003-10-22 2007-06-26 Stretch, Inc. System, apparatus and method for data path routing configurable to perform dynamic bit permutations
US7526632B1 (en) 2003-10-22 2009-04-28 Stretch, Inc. System, apparatus and method for implementing multifunctional memory in reconfigurable data path processing
FR2888349A1 (fr) * 2005-07-06 2007-01-12 St Microelectronics Sa Adaptation de debit binaire dans un flot de traitement de donnees
EP1974265A1 (de) 2006-01-18 2008-10-01 PACT XPP Technologies AG Hardwaredefinitionsverfahren
JP2011503733A (ja) * 2007-11-17 2011-01-27 トーマス リヒター リコンフィギュラブルな浮動小数点レベルおよびビットレベルのデータ処理ユニット
WO2009068014A2 (de) * 2007-11-28 2009-06-04 Pact Xpp Technologies Ag Über datenverarbeitung
WO2009071329A1 (en) * 2007-12-07 2009-06-11 Pact Xpp Technologies Ag Using function calls as compiler directives

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3718912A (en) * 1970-12-22 1973-02-27 Ibm Instruction execution unit
BE794862A (fr) * 1972-02-01 1973-08-01 Siemens Ag Dispositif de commande a microprogrammes
US3970993A (en) * 1974-01-02 1976-07-20 Hughes Aircraft Company Cooperative-word linear array parallel processor
JPS5245232A (en) * 1975-10-08 1977-04-09 Hitachi Ltd Micro program modification circuit
DE2555963C2 (de) * 1975-12-12 1982-10-28 Ibm Deutschland Gmbh, 7000 Stuttgart Einrichtung zur Funktionsmodifizierung
JPS52120640A (en) * 1976-04-02 1977-10-11 Toshiba Corp Micro program control system
US4236204A (en) * 1978-03-13 1980-11-25 Motorola, Inc. Instruction set modifier register
US4293907A (en) * 1978-12-29 1981-10-06 Bell Telephone Laboratories, Incorporated Data processing apparatus having op-code extension register
US4467409A (en) * 1980-08-05 1984-08-21 Burroughs Corporation Flexible computer architecture using arrays of standardized microprocessors customized for pipeline and parallel operations
DE3533800C1 (de) * 1985-09-21 1987-02-05 Hans-Werner Lang Verfahren zum Betreiben eines hochintegrierten Wellenfront-Feldrechners sowie entsprechender Wellenfront-Feldrechner
US4807183A (en) * 1985-09-27 1989-02-21 Carnegie-Mellon University Programmable interconnection chip for computer system functional modules
US4907148A (en) * 1985-11-13 1990-03-06 Alcatel U.S.A. Corp. Cellular array processor with individual cell-level data-dependent cell control and multiport input memory
US4783738A (en) * 1986-03-13 1988-11-08 International Business Machines Corporation Adaptive instruction processing by array processor having processor identification and data dependent status registers in each processing element
JPS638971A (ja) * 1986-06-30 1988-01-14 Nec Corp 多項式ベクトル演算実行制御装置

Also Published As

Publication number Publication date
FI890117A (fi) 1989-07-14
JP2879093B2 (ja) 1999-04-05
US5055997A (en) 1991-10-08
EP0325314A1 (en) 1989-07-26
DE68914172T2 (de) 1994-10-06
KR890012233A (ko) 1989-08-25
DE68914172D1 (de) 1994-05-05
KR0147060B1 (ko) 1998-09-15
NL8800071A (nl) 1989-08-01
EP0325314B1 (en) 1994-03-30
FI890117A0 (fi) 1989-01-10

Similar Documents

Publication Publication Date Title
JPH01232463A (ja) データプロセッサシステムとそれを備えるビデオプロセッサシステム
US5410727A (en) Input/output system for a massively parallel, single instruction, multiple data (SIMD) computer providing for the simultaneous transfer of data between a host computer input/output system and all SIMD memory devices
US5287532A (en) Processor elements having multi-byte structure shift register for shifting data either byte wise or bit wise with single-bit output formed at bit positions thereof spaced by one byte
US5218562A (en) Hamming data correlator having selectable word-length
US4783782A (en) Manufacturing test data storage apparatus for dynamically reconfigurable cellular array processor chip
EP0234146A2 (en) Cellular array processing apparatus employing dynamically reconfigurable vector bit slices
JP4885422B2 (ja) ガロア拡大体線形変換器
JPH02242425A (ja) プログラム可能論理ユニット及び信号プロセッサ
JPH03501553A (ja) ２次元ピクセル補間器および２次元で補間されたピクセル値を生成する方法
JPH01217575A (ja) ビデオプロセッサシステム
GB2304438A (en) Re-configurable application specific device
US20040254965A1 (en) Apparatus for variable word length computing in an array processor
JPS62138955A (ja) セルアレイ
CN111563281B (zh) 一种支持多种加解密算法的处理器及其实现方法
US7409529B2 (en) Method and apparatus for a shift register based interconnection for a massively parallel processor array
JPS58146943A (ja) デ−タ・プロセツサのマイクロワ−ド発生機構
US5678058A (en) Vector processor
JPH082014B2 (ja) 多段デジタル・フィルタ
US5987638A (en) Apparatus and method for computing the result of a viterbi equation in a single cycle
US6766445B2 (en) Storage system for use in custom loop accelerators and the like
US6728863B1 (en) Wide connections for transferring data between PE's of an N-dimensional mesh-connected SIMD array while transferring operands from memory
JPS6069758A (ja) 多重ポ−トパイプライン構成プロセサ
JPH10116226A (ja) 半導体記憶装置のアドレス整列装置
JP2922963B2 (ja) シーケンスコントローラ
JP2515724B2 (ja) 画像処理装置