JP7161582B2 - switching element - Google Patents

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Description

この発明は、スイッチング電源回路に用いるスイッチング素子に関する。 The present invention relates to switching elements used in switching power supply circuits.

ＤＣ／ＤＣコンバータその他の高速スイッチング動作回路は、電源電圧を高速でスイッチングするスイッチング素子を含む。スイッチング素子には、シリコン半導体で活性層を形成したＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor)が適用されている。 DC/DC converters and other high-speed switching circuits include switching elements that switch the power supply voltage at high speed. A MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor) having an active layer formed of a silicon semiconductor is applied to the switching element.

特開２０１１－４１３８８号公報JP 2011-41388 A

シリコンデバイスの高耐圧化および高速化は、限界に近づいてきており、より高い電圧をより高速にスイッチングできるスイッチング素子を用いた高速スイッチング動作回路を実現することができない。
この発明は、より高電圧をより高速にスイッチングできる、スイッチング電源回路のためのスイッチング素子を提供する。 Higher withstand voltage and higher speed silicon devices are approaching their limits, and it is not possible to realize high-speed switching operation circuits using switching elements capable of switching higher voltages at higher speeds.
The present invention provides a switching element for a switching power supply circuit capable of switching higher voltages at higher speeds.

この発明の一実施形態は、負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子を提供する。前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成された第１電極と、前記半導体層の他方表面側に形成された第２電極とを含む。前記スイッチング素子のゲート抵抗（寄生ゲート抵抗を含む）が３０Ω以下である。 One embodiment of the present invention provides a switching element for use in a switching power supply circuit that supplies current to a load. The switching element includes a semiconductor layer having one surface and the other surface, a trench formed from the one surface side of the semiconductor layer, an insulating film covering the bottom and wall surfaces of the trench, and the trench through the insulating film. an on-gate insulating film formed to cover the embedded gate; a gate electrode electrically connected to the embedded gate; and an on-gate insulating film covering the A first electrode formed thereon and a second electrode formed on the other surface side of the semiconductor layer are included. A gate resistance (including a parasitic gate resistance) of the switching element is 30Ω or less.

一つの実施形態において、前記スイッチング素子は、１ＭＨｚ以上の駆動周波数で駆動される。前記スイッチング素子は、スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上であってもよい。
一つの実施形態において、前記ゲート上絶縁膜は、前記半導体層の前記一方表面に対して傾斜したテーパーを有する側面を有し、前記第１電極は、前記ゲート上絶縁膜の前記側面を覆っている。 In one embodiment, the switching element is driven at a driving frequency of 1 MHz or higher . The switching element may have a voltage change rate of 5×10 9 V/sec or more during switching.
In one embodiment, the on-gate insulating film has a tapered side surface inclined with respect to the one surface of the semiconductor layer, and the first electrode covers the side surface of the on-gate insulating film. there is

一つの実施形態において、前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い。
一つの実施形態において、前記半導体層がＳｉＣ半導体からなる。前記スイッチング素子がＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)であり、前記第１電極はソース電極であり、前記第２電極はドレイン電極であってもよい。 In one embodiment, in the insulating film, the thickness of the bottom surface covering portion covering the bottom surface of the trench is thicker than the thickness of the wall surface covering portion covering the wall surface of the trench.
In one embodiment, the semiconductor layer is made of SiC semiconductor . The switching element may be a MISFET (Metal-Insulator-Semiconductor Field-Effect-Transistor), the first electrode may be a source electrode, and the second electrode may be a drain electrode.

一つの実施形態において、前記ＭＩＳＦＥＴは、入力容量および出力容量がいずれも１０００ｐＦ未満（好ましくは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、さらに好ましくは、さらに帰還容量が４００ｐＦ未満）である。
一つの実施形態において、前記入力容量は、ゲート－ソース間寄生容量とゲート－ドレイン間寄生容量との和であり、前記出力容量は、ドレイン－ソース間寄生容量と前記ゲート－ドレイン間寄生容量との和である。 In one embodiment, the MISFET has an input capacitance of less than 1000 pF and an output capacitance of less than 1000 pF (preferably, an input capacitance of less than 700 pF, an output capacitance of less than 600 pF, and a feedback capacitance of less than 400 pF).
In one embodiment, the input capacitance is the sum of the gate-source parasitic capacitance and the gate-drain parasitic capacitance, and the output capacitance is the sum of the drain-source parasitic capacitance and the gate-drain parasitic capacitance. is the sum of

一つの実施形態において、前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である。
一つの実施形態において、前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である。
一つの実施形態において、平面視において、前記半導体層に、前記ソース電極に接続された複数のソース領域が一方向に沿って配列されている。前記複数のソース領域は、前記半導体層に、前記トレンチに沿って配列されていてもよい。 In one embodiment, the operating voltage of the MISFET is 100V to 300V, and the breakdown voltage of the MISFET is 900V or higher.
In one embodiment, the on-resistance of the MISFET is 4 mΩcm 2 or less when the gate-source voltage of the MISFET is 18V.
In one embodiment, in plan view, a plurality of source regions connected to the source electrode are arranged along one direction in the semiconductor layer. The plurality of source regions may be arranged along the trench in the semiconductor layer.

一つの実施形態において、前記スイッチング素子は、前記半導体層の一方表面側に前記ゲート電極および前記第１電極を有し、前記半導体層の他方表面側に前記第２電極を有するチップと、前記ゲート電極が電気的に接続されるゲートリードと、前記第１電極が電気的に接続される第１電極リードと、前記第２電極が電気的に接続される第２電極リードと、前記チップと前記各リードの一部を封止する封止樹脂とを含む。 In one embodiment, the switching element includes a chip having the gate electrode and the first electrode on one surface side of the semiconductor layer and the second electrode on the other surface side of the semiconductor layer; a gate lead electrically connected to an electrode; a first electrode lead electrically connected to the first electrode; a second electrode lead electrically connected to the second electrode; and a sealing resin that seals a portion of each lead.

一つの実施形態において、前記ゲートリード、前記第１電極リードおよび前記第２電極リードは、同一平面上に配置されている。
一つの実施形態において、前記ゲート電極に、直径１００μｍ以上、長さ５ｍｍ以下のゲートワイヤが接続されており、前記第１電極に、直径３００μｍ以上、長さ５ｍｍ以下のワイヤが接続されている。 In one embodiment, the gate lead, the first electrode lead and the second electrode lead are arranged on the same plane.
In one embodiment, a gate wire having a diameter of 100 μm or more and a length of 5 mm or less is connected to the gate electrode, and a wire having a diameter of 300 μm or more and a length of 5 mm or less is connected to the first electrode.

一つの実施形態において、前記スイッチング素子は、前記第２電極を支持基板に接合するフェースアップ方式で前記支持基板に実装されている。
一つの実施形態において、前記スイッチング素子は、前記ゲート電極および前記第１電極を支持基板に接合するフェースダウン方式で前記支持基板に実装されている。
一つの実施形態において、前記第１電極リードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記第１電極が接合されている。 In one embodiment, the switching element is mounted on the support substrate by a face-up method that joins the second electrode to the support substrate.
In one embodiment, the switching element is mounted on the support substrate in a face-down manner in which the gate electrode and the first electrode are bonded to the support substrate.
In one embodiment, the first electrode lead integrally has a chip supporting portion for supporting the chip, and the first electrode is bonded to the chip supporting portion using a bonding material. there is

一つの実施形態において、前記チップ支持部には、前記ゲートリードから前記チップの前記ゲート電極に至る経路に対応した切り欠き部が形成されている。
一つの実施形態において、前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている。
一つの実施形態において、前記ゲートリードの延長部の先端部は、前記チップの前記ゲート電極に対向する位置に達している。 In one embodiment, the chip supporting portion is formed with a notch corresponding to a path from the gate lead to the gate electrode of the chip.
In one embodiment, the gate lead is integrally formed with a gate lead extension extending along the area defined by the cutout.
In one embodiment, the tip of the extension of the gate lead reaches a position facing the gate electrode of the chip.

一つの実施形態において、前記先端部に、接合材を用いて前記チップの前記ゲート電極が接合されている。 In one embodiment, the gate electrode of the tip is bonded to the tip using a bonding material.

図１は、この発明の第１の実施形態に係る高速スイッチング動作回路であるＤＣ／ＤＣコンバータの電気回路図である。FIG. 1 is an electric circuit diagram of a DC/DC converter, which is a high-speed switching operation circuit according to the first embodiment of the present invention. 図２は、スイッチング素子の構造を説明するための図解的な平面図である。FIG. 2 is an illustrative plan view for explaining the structure of the switching element. 図３は、ＭＯＳＦＥＴチップのソース電極から下の構成を示す部分拡大平面図である。FIG. 3 is a partially enlarged plan view showing the structure below the source electrode of the MOSFET chip. 図４は、図３の切断面線IV－IVから見た断面図である。FIG. 4 is a sectional view seen from the section line IV--IV in FIG. 図５は、ＳｉＣで活性領域を構成したＭＯＳＦＥＴチップと、Ｓｉ半導体で活性領域を構成したスーパージャンクション型ＭＯＳＦＥＴとの性能指数比較結果を示す。FIG. 5 shows the performance index comparison results between a MOSFET chip whose active region is made of SiC and a superjunction MOSFET whose active region is made of Si semiconductor. 図６は、ＳｉＣ・ＭＯＳＦＥＴチップとＳｉスーパージャンクション型ＭＯＳＦＥＴとで容量を比較した測定結果を示す。FIG. 6 shows the measurement result of comparing the capacitance between the SiC MOSFET chip and the Si superjunction MOSFET. 図７は、ＳｉＣ・ＭＯＳＦＥＴチップとＳｉスーパージャンクション型ＭＯＳＦＥＴとにおいて、スイッチング特性を測定した結果を示す。FIG. 7 shows the results of measuring the switching characteristics of the SiC MOSFET chip and the Si superjunction MOSFET. 図８は、ＳｉＣ・ＭＯＳＦＥＴチップとＳｉスーパージャンクション型ＭＯＳＦＥＴとのターンオフ遅延時間および下降時間の測定結果を比較して示す図である。FIG. 8 is a diagram showing a comparison of measurement results of turn-off delay time and fall time between a SiC MOSFET chip and a Si superjunction MOSFET. 図９は、図１に示したＤＣ／ＤＣコンバータにおいて、スイッチング素子として、ＳｉＣ・ＭＯＳＦＥＴチップを内蔵したもの（実施例）と、ＳｉＣ・ＭＯＳＦＥＴチップに代えてＳｉスーパージャンクション型ＭＯＳＦＥＴを適用した比較例とで、効率を測定した測定結果を示す。FIG. 9 shows a DC/DC converter shown in FIG. 1 in which a SiC MOSFET chip is incorporated as a switching element (example), and a comparative example in which a Si superjunction MOSFET is applied in place of the SiC MOSFET chip. and show the measurement results of the efficiency. 図１０は、スイッチング素子のパッケージ構造に関する変形例を示す図解的な平面図である。FIG. 10 is an illustrative plan view showing a modification regarding the package structure of the switching element. 図１１は、この発明の第２の実施形態に係る高速スイッチング動作回路であるＡＣ／ＤＣ電源回路（いわゆるＡＣアダプタ）の構成を示す電気回路図である。FIG. 11 is an electric circuit diagram showing the configuration of an AC/DC power supply circuit (so-called AC adapter), which is a high-speed switching operation circuit according to the second embodiment of the present invention. 図１２は、スイッチング素子をターンオフした後のソース－ドレイン間電圧の時間変化を示す波形図である。FIG. 12 is a waveform diagram showing temporal changes in the source-drain voltage after the switching element is turned off. 図１３は、この発明の第３の実施形態に係る高速スイッチング動作回路であるワイヤレス給電装置の電気的構成を示す回路図である。FIG. 13 is a circuit diagram showing the electrical configuration of a wireless power feeder, which is a high-speed switching operation circuit according to the third embodiment of the present invention. 図１４は、駆動回路から第１スイッチング素子のゲートに供給される第１制御信号と、駆動回路から第２スイッチング素子のゲートに供給される第２制御信号と、高周波トランスの二次側巻線に導出される電圧波形とを示す波形図である。FIG. 14 shows the first control signal supplied from the drive circuit to the gate of the first switching element, the second control signal supplied from the drive circuit to the gate of the second switching element, and the secondary winding of the high frequency transformer. 3 is a waveform diagram showing voltage waveforms derived from . 図１５は、ワイヤレス給電装置の具体的な構成例を説明するための図解的な斜視図である。FIG. 15 is an illustrative perspective view for explaining a specific configuration example of the wireless power supply device. 図１６は、電極保持板に対する出力電極およびコイルの取付構造例を説明するための図解的な拡大断面図である。FIG. 16 is an illustrative enlarged cross-sectional view for explaining an example of the mounting structure of the output electrodes and coils to the electrode holding plate. 図１７は、高周波回路の構成例を示す図解的な斜視図である。FIG. 17 is an illustrative perspective view showing a configuration example of a high frequency circuit. 図１８は、第１配線層、第２配線層および第３配線層にそれぞれ形成された配線パターンの例を説明するための図解的な斜視図である。FIG. 18 is an illustrative perspective view for explaining examples of wiring patterns respectively formed in the first wiring layer, the second wiring layer, and the third wiring layer. 図１９は、図１５および図１６に示した電極保持板に代えて用いることができる電極保持板の構造例を示す部分拡大断面図である。19 is a partially enlarged sectional view showing a structural example of an electrode holding plate that can be used in place of the electrode holding plate shown in FIGS. 15 and 16. FIG.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る高速スイッチング動作回路であるＤＣ／ＤＣコンバータの電気回路図である。ＤＣ／ＤＣコンバータ１は、電源端子２，３に供給される直流電源電圧を変換して（この実施形態では降圧して）、変換後の直流電圧を出力端子４，５の間に出力するように構成されている。電源端子２，３の間には直流電源６が接続される。より具体的には、電源端子２に直流電源６の正極が接続され、電源端子３に直流電源６の負極が接続される。一方、出力端子４，５の間には変換後の直流電圧を供給すべき負荷７が接続される。 BEST MODE FOR CARRYING OUT THE INVENTION Below, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is an electric circuit diagram of a DC/DC converter, which is a high-speed switching operation circuit according to the first embodiment of the present invention. A DC/DC converter 1 converts (steps down in this embodiment) a DC power supply voltage supplied to power supply terminals 2 and 3, and outputs the converted DC voltage between output terminals 4 and 5. is configured to A DC power supply 6 is connected between the power supply terminals 2 and 3 . More specifically, the power terminal 2 is connected to the positive pole of the DC power supply 6 , and the power terminal 3 is connected to the negative pole of the DC power supply 6 . On the other hand, a load 7 is connected between the output terminals 4 and 5 to supply the DC voltage after conversion.

ＤＣ／ＤＣコンバータ１は、スイッチング素子１０と、駆動回路１１と、整流用素子としてのダイオード１２と、平滑回路１３と、電解コンデンサ１４とを備えている。電源端子２は電源電圧ライン８に接続されており、電源端子３はグランドライン９に接続されている。整流用素子としては、ダイオードに限らず、ＳｉＣ・ＭＯＳＦＥＴを使用してもよく、それによりさらに効率向上を期待できる。電解コンデンサ１４は、電源電圧ライン８とグランドライン９との間に接続されている。スイッチング素子１０は、この実施形態では、ｎチャネル型ＭＯＳＦＥＴで構成されていて、そのドレイン端子が電源電圧ライン８に接続され、そのソース端子がダイオード１２のカソードに接続されている。ダイオード１２のアノードは、グランドライン９に接続されている。ダイオード１２は、ショットキバリアダイオードであってもよい。後述するように、スイッチング素子１０は、ＳｉＣ（炭化シリコン）を半導体活性領域に適用したＭＯＳＦＥＴで構成されている。スイッチング素子１０のゲート端子には、駆動回路１１が接続されている。駆動回路１１は、スイッチング素子１０をスイッチングするための制御信号を供給するように構成されている。制御信号は、矩形波信号であってもよいし、正弦波信号であってもよい。 The DC/DC converter 1 includes a switching element 10 , a drive circuit 11 , a diode 12 as a rectifying element, a smoothing circuit 13 and an electrolytic capacitor 14 . The power terminal 2 is connected to the power voltage line 8 and the power terminal 3 is connected to the ground line 9 . The rectifying element is not limited to a diode, and may be a SiC MOSFET, thereby further improving efficiency. Electrolytic capacitor 14 is connected between power supply voltage line 8 and ground line 9 . The switching element 10 is composed of an n-channel MOSFET in this embodiment, and has its drain terminal connected to the power supply voltage line 8 and its source terminal connected to the cathode of the diode 12 . The anode of diode 12 is connected to ground line 9 . Diode 12 may be a Schottky barrier diode. As will be described later, the switching element 10 is composed of a MOSFET in which SiC (silicon carbide) is applied to a semiconductor active region. A driving circuit 11 is connected to a gate terminal of the switching element 10 . The drive circuit 11 is configured to provide control signals for switching the switching element 10 . The control signal may be a square wave signal or a sine wave signal.

平滑回路１３は、スイッチング素子１０とダイオード１２との接続点１５に導出される電圧を平滑して出力端子４に供給するように構成されている。平滑回路１３は、チョークコイル１６と電解コンデンサ１７とを含む。チョークコイル１６は、その一方の端子が接続点１５に接続されており、その他方の端子が出力端子４に接続されている。そして、当該他方の端子とグランドライン９との間に電解コンデンサ１７が接続されている。電解コンデンサ１７は、その正極側の端子が出力端子４側となるように接続されている。 The smoothing circuit 13 is configured to smooth the voltage derived to the connection point 15 between the switching element 10 and the diode 12 and supply it to the output terminal 4 . Smoothing circuit 13 includes choke coil 16 and electrolytic capacitor 17 . The choke coil 16 has one terminal connected to the connection point 15 and the other terminal connected to the output terminal 4 . An electrolytic capacitor 17 is connected between the other terminal and the ground line 9 . The electrolytic capacitor 17 is connected so that its positive terminal is on the output terminal 4 side.

駆動回路１１からの制御信号がスイッチング素子１０のゲートに供給されることにより、スイッチング素子１０がターンオンすると、直流電源６から供給される電流がチョークコイル１６へと流れ込み、このチョークコイル１６にエネルギーが蓄えられるとともに、電解コンデンサ１７が充電されて、出力端子４の電位が上がる。その後、駆動回路１１からの制御信号によってスイッチング素子１０がターンオフすると、チョークコイル１６は、接続点１５から出力端子４へと向かう電流を保とうとするので、ダイオード１２を通って電流が流れ、出力端子４に導出される電圧が保持される。チョークコイル１６の出力端子４側に現れる電圧が電解コンデンサ１７によって平滑されることにより、出力端子４には安定した電圧が導出される。このような動作により、電源端子２，３の間に供給される直流電圧がスイッチング素子１０のゲートに与えられる制御信号のデューティ比に応じて降圧され、その降圧された直流電圧が出力端子４，５の間に導出される。 When the switching element 10 is turned on by supplying a control signal from the driving circuit 11 to the gate of the switching element 10, the current supplied from the DC power supply 6 flows into the choke coil 16, and the choke coil 16 receives energy. Along with being stored, the electrolytic capacitor 17 is charged and the potential of the output terminal 4 rises. After that, when the switching element 10 is turned off by the control signal from the driving circuit 11, the choke coil 16 tries to keep the current flowing from the connection point 15 to the output terminal 4, so that the current flows through the diode 12 and the output terminal. 4 is held. A stable voltage is derived to the output terminal 4 by smoothing the voltage appearing on the output terminal 4 side of the choke coil 16 by the electrolytic capacitor 17 . By such operation, the DC voltage supplied between the power supply terminals 2 and 3 is stepped down according to the duty ratio of the control signal applied to the gate of the switching element 10, and the stepped-down DC voltage is output to the output terminals 4 and 4. 5.

電解コンデンサ１４は、直流電源６から供給される電圧を保持し、スイッチング素子１０の近くから当該スイッチング素子１０に電流を供給することにより、直流電源６から電源端子２，３に至るケーブルのインダクタンスの影響を低減する。
図２は、スイッチング素子１０の構造を説明するための図解的な平面図である。スイッチング素子１０は、ＭＯＳＦＥＴチップ２０と、リードフレーム２１と、モールド樹脂２２（図２では二点鎖線で示す）とを含む。 The electrolytic capacitor 14 holds the voltage supplied from the DC power supply 6, and by supplying current to the switching element 10 from near the switching element 10, the inductance of the cable from the DC power supply 6 to the power supply terminals 2 and 3 is reduced. Reduce impact.
FIG. 2 is an illustrative plan view for explaining the structure of the switching element 10. FIG. The switching element 10 includes a MOSFET chip 20, a lead frame 21, and a mold resin 22 (indicated by a two-dot chain line in FIG. 2).

ＭＯＳＦＥＴチップ２０は、一方の表面にゲート電極（パッド）２３およびソース電極（パッド）２４（第１電極）を有し、他方の表面にドレイン電極２５（第２電極。図４参照）を有している。
リードフレーム２１は、ゲート端子を構成するゲートリード２６と、ソース端子を構成するソースリード２７（第１電極リード）と、ドレイン端子を構成するドレインリード２８（第２電極リード）とを有している。この実施形態では、ゲートリード２６、ソースリード２７およびドレインリード２８は、同一平面上に位置するように配置された板状体からなっていて、ドレインリード２８がゲートリード２６およびソースリード２７の間に配置されている。ドレインリード２８には、ＭＯＳＦＥＴチップ２０を支持するチップ支持部（アイランド）２９が一体的に形成されている。 The MOSFET chip 20 has a gate electrode (pad) 23 and a source electrode (pad) 24 (first electrode) on one surface and a drain electrode 25 (second electrode, see FIG. 4) on the other surface. ing.
The lead frame 21 has a gate lead 26 forming a gate terminal, a source lead 27 (first electrode lead) forming a source terminal, and a drain lead 28 (second electrode lead) forming a drain terminal. there is In this embodiment, the gate lead 26, the source lead 27 and the drain lead 28 consist of plate-shaped bodies arranged so as to be positioned on the same plane, and the drain lead 28 is located between the gate lead 26 and the source lead 27. are placed in A chip supporting portion (island) 29 for supporting the MOSFET chip 20 is formed integrally with the drain lead 28 .

ＭＯＳＦＥＴチップ２０は、チップ支持部２９に対してドレイン電極２５を対向させて、いわゆるフェースアップ方式で当該チップ支持部２９上に実装（ダイボンディング）されている。これにより、ドレイン電極２５がドレインリード２８に電気的に接続されている。ゲート電極２３およびソース電極２４は、ゲートリード２６およびソースリード２７にそれぞれワイヤボンディングによって電気的に接続されている。より具体的には、ゲート電極２３にゲートワイヤ３０の一端が接続されており、そのゲートワイヤ３０の他端がゲートリード２６に接続されている。同様に、ソース電極２４に、ソースワイヤ３１の一端が接続されていて、そのソースワイヤ３１の他端がソースリード２７に接続されている。 The MOSFET chip 20 is mounted (die-bonded) on the chip supporting portion 29 by a so-called face-up method with the drain electrode 25 facing the chip supporting portion 29 . This electrically connects the drain electrode 25 to the drain lead 28 . Gate electrode 23 and source electrode 24 are electrically connected to gate lead 26 and source lead 27 by wire bonding, respectively. More specifically, one end of the gate wire 30 is connected to the gate electrode 23 and the other end of the gate wire 30 is connected to the gate lead 26 . Similarly, one end of a source wire 31 is connected to the source electrode 24 and the other end of the source wire 31 is connected to the source lead 27 .

ゲートワイヤ３０は、直径１００μｍ以上で、かつ長さ５ｍｍ以下であることが好ましく、ソースワイヤ３１は、直径３００μｍ以上で、かつ長さ５ｍｍ以下であることが好ましい。この実施形態では、ゲートワイヤ３０は、直径１５０μｍ、長さ４ｍｍであり、ソースワイヤ３１は、直径３５０μｍ、長さ４ｍｍである。
この実施形態ではＭＯＳＦＥＴチップ２０は、平面視においてほぼ矩形に形成されている。そして、その矩形のＭＯＳＦＥＴチップ２０の一方表面において、一辺の中央付近にゲート電極２３が形成されている。そして、その他の領域を覆うようにソース電極２４が形成されており、このソース電極２４は、ゲート電極２３に対応する凹部を一辺の中央付近に有している。 The gate wire 30 preferably has a diameter of 100 μm or more and a length of 5 mm or less, and the source wire 31 preferably has a diameter of 300 μm or more and a length of 5 mm or less. In this embodiment, the gate wire 30 is 150 μm in diameter and 4 mm long and the source wire 31 is 350 μm in diameter and 4 mm long.
In this embodiment, the MOSFET chip 20 is formed substantially rectangular in plan view. A gate electrode 23 is formed near the center of one side on one surface of the rectangular MOSFET chip 20 . A source electrode 24 is formed so as to cover other regions, and this source electrode 24 has a concave portion corresponding to the gate electrode 23 near the center of one side.

モールド樹脂２２は、ＭＯＳＦＥＴチップ２０、ゲートワイヤ３０、ソースワイヤ３１、ならびにゲートリード２６、ソースリード２７およびドレインリードの各根本部を覆うように形成されている。チップ支持部２９の一方表面は、ＭＯＳＦＥＴチップ２０が搭載されてモールド樹脂２２によって封止されたチップ搭載面である。チップ支持部２９の他方表面は、モールド樹脂２２から露出した放熱面とされていてもよい。また、チップ支持部２９は、ソースリード２７とは反対側の端部がモールド樹脂２２から突出していてもよい。 The mold resin 22 is formed to cover the MOSFET chip 20, the gate wire 30, the source wire 31, and the root portions of the gate lead 26, the source lead 27 and the drain lead. One surface of chip support portion 29 is a chip mounting surface on which MOSFET chip 20 is mounted and sealed with mold resin 22 . The other surface of chip support portion 29 may be a heat dissipation surface exposed from mold resin 22 . Also, the end of the chip support portion 29 opposite to the source lead 27 may protrude from the mold resin 22 .

図３は、ＭＯＳＦＥＴチップ２０のソース電極２４から下の構成を示す部分拡大平面図であり、図４は、図３の切断面線IV－IVから見た断面図である。ＭＯＳＦＥＴチップ２０は、平面視において格子状に形成されたゲートトレンチ３５を有するトレンチゲート型ＭＯＳＦＥＴとしての基本構造を有している。格子状のゲートトレンチ３５によって、平面視矩形（たとえばほぼ正方形）の複数のソース領域４４が区画されており、各ソース領域４４の中央にはボディ領域４３が露出している。複数のソース領域４４は、平面視において、一方向（第１方向）と、これに直交する他の方向（第２方向）とに沿って配列されている。 3 is a partially enlarged plan view showing the structure below the source electrode 24 of the MOSFET chip 20, and FIG. 4 is a cross-sectional view seen from the section line IV--IV in FIG. The MOSFET chip 20 has a basic structure as a trench gate type MOSFET having gate trenches 35 formed in a grid pattern in plan view. A plurality of source regions 44 that are rectangular (for example, substantially square) in plan view are partitioned by the lattice-shaped gate trenches 35 , and the body region 43 is exposed at the center of each source region 44 . The plurality of source regions 44 are arranged along one direction (first direction) and another direction (second direction) orthogonal thereto in plan view.

図４に最もよく表れているように、ＭＯＳＦＥＴチップ２０は、ｎ＋型ＳｉＣ基板４０と、このＳｉＣ基板４０の表面にエピタキシャル成長させられたＳｉＣエピタキシャル層４１とを有している。ｎ＋型ＳｉＣ基板４０およびエピタキシャル層４１は、ＭＯＳＦＥＴチップ２０の半導体活性領域を構成している。エピタキシャル層４１は、ＳｉＣ基板４０に接するｎ－型ドレイン領域４２と、ドレイン領域４２上に積層されたｐ型ボディ領域４３と、ｐ型ボディ領域４３上に積層されたｎ＋型ソース領域４４とを有している。前述のとおり、ボディ領域４３は、平面視矩形のソース領域４４のほぼ中央部でエピタキシャル層４１の表面に露出するように形成されている。 As best shown in FIG. 4, the MOSFET chip 20 has an n + -type SiC substrate 40 and a SiC epitaxial layer 41 epitaxially grown on the surface of this SiC substrate 40 . The n + -type SiC substrate 40 and epitaxial layer 41 constitute a semiconductor active region of the MOSFET chip 20 . The epitaxial layer 41 includes an n − -type drain region 42 in contact with the SiC substrate 40 , a p-type body region 43 laminated on the drain region 42 , and an n + -type source region 44 laminated on the p-type body region 43 . have. As described above, the body region 43 is formed so as to be exposed on the surface of the epitaxial layer 41 at substantially the center of the rectangular source region 44 in plan view.

ゲートトレンチ３５内には、ゲートトレンチ３５の底面および側壁面を覆うゲート絶縁膜４６が形成されている。すなわち、ゲート絶縁膜４６は、ゲートトレンチ３５の底面を覆う底面被覆部４７と、ゲートトレンチ３５の側壁面を覆う側壁被覆部４８とを有し、これらの底面被覆部４７および側壁被覆部４８は互いに連続している。そして、底面被覆部４７の厚さは、側壁被覆部４８の厚さよりも大きくされており、これにより、ゲート－ドレイン間寄生容量の低減が図られている。ゲート絶縁膜４６は、酸化膜であってもよいし、酸化膜以外の材料からなる絶縁膜であってもよいし、酸化膜と酸化膜以外の材料との組合せであってもよい。 A gate insulating film 46 is formed in the gate trench 35 to cover the bottom surface and side wall surfaces of the gate trench 35 . That is, the gate insulating film 46 has a bottom surface covering portion 47 covering the bottom surface of the gate trench 35 and a side wall covering portion 48 covering the sidewall surface of the gate trench 35. These bottom surface covering portion 47 and side wall covering portion 48 are are continuous with each other. The bottom surface covering portion 47 is thicker than the side wall covering portion 48, thereby reducing the gate-drain parasitic capacitance. The gate insulating film 46 may be an oxide film, an insulating film made of a material other than an oxide film, or a combination of an oxide film and a material other than an oxide film.

ゲートトレンチ３５は、エピタキシャル層４１の表面からソース領域４４およびボディ領域４３を貫通して、その底面がドレイン領域４２に達する深さに形成されている。そして、このゲートトレンチ３５内にポリシリコンゲート５０が埋め込まれて埋込ゲートを形成している。よって、ポリシリコンゲート５０は、ゲート絶縁膜４６の側壁被覆部４８を介して、ｐ型ボディ領域４３に臨んでいる。ポリシリコンゲート５０にしきい値以上の制御電圧を与えると、ｐ型ボディ領域４３においてゲートトレンチ３５の側壁を形成する部分（チャネル領域）の表面付近に反転層（チャネル）が形成される。このチャネルを介して、ソース領域４４およびドレイン領域４２の間が導通することになる。ポリシリコンゲート５０に与えられる制御電圧がしきい値未満のときは、チャネルが形成されず、ソース領域４４およびドレイン領域４２の間は遮断状態となる。 Gate trench 35 is formed from the surface of epitaxial layer 41 through source region 44 and body region 43 to such a depth that its bottom surface reaches drain region 42 . A polysilicon gate 50 is buried in the gate trench 35 to form a buried gate. Therefore, the polysilicon gate 50 faces the p-type body region 43 through the side wall covering portion 48 of the gate insulating film 46 . When a control voltage equal to or higher than the threshold value is applied to polysilicon gate 50, an inversion layer (channel) is formed near the surface of the portion (channel region) forming the side wall of gate trench 35 in p type body region 43. FIG. Conduction is established between the source region 44 and the drain region 42 through this channel. When the control voltage applied to polysilicon gate 50 is less than the threshold, no channel is formed and source region 44 and drain region 42 are cut off.

ゲートトレンチ３５上には、ゲートトレンチ３５の上方領域からソース領域４４にまではみ出す領域にわたって、層間絶縁膜５１が形成されている。したがって、層間絶縁膜５１は、ポリシリコンゲート５０を覆うゲート上絶縁膜を形成している。図４に表れているように、層間絶縁膜５１（ゲート上絶縁膜）は、エピタキシャル層４１の表面に対して傾斜したテーパーを有する側面を有している。この層間絶縁膜５１上に、ソース電極２４を形成する金属膜が形成されている。この金属膜は、層間絶縁膜５１が形成されていない領域において、ソース領域４４およびボディ領域４３に接している。したがって、ソース領域４４は、平面視において、層間絶縁膜５１の端部からはみ出した領域を有しており、ゲートトレンチ３５から層間絶縁膜５１の端部までの領域よりも広く形成されている。ポリシリコンゲート５０は、図４には表れていない場所で、エピタキシャル層４１の表面上へと引き出され、ゲート電極２３に接続されている。ドレイン電極２５は、ＳｉＣ基板４０の裏面（エピタキシャル層４１とは反対側の表面）にオーミック接触するように形成されている。 An interlayer insulating film 51 is formed on the gate trench 35 over a region protruding from the upper region of the gate trench 35 to the source region 44 . Therefore, interlayer insulating film 51 forms a gate insulating film covering polysilicon gate 50 . As shown in FIG. 4 , the interlayer insulating film 51 (gate insulating film) has side surfaces that are tapered with respect to the surface of the epitaxial layer 41 . A metal film forming the source electrode 24 is formed on the interlayer insulating film 51 . This metal film is in contact with source region 44 and body region 43 in a region where interlayer insulating film 51 is not formed. Therefore, the source region 44 has a region protruding from the end of the interlayer insulating film 51 in plan view, and is formed wider than the region from the gate trench 35 to the end of the interlayer insulating film 51 . Polysilicon gate 50 is brought out onto the surface of epitaxial layer 41 and connected to gate electrode 23 at a location not shown in FIG. The drain electrode 25 is formed in ohmic contact with the back surface of the SiC substrate 40 (the surface opposite to the epitaxial layer 41).

ＳｉＣで活性領域を構成したＭＯＳＦＥＴチップ２０は、９００Ｖ以上の破壊電圧を有することができる。
図５は、ＳｉＣで活性領域を構成したＭＯＳＦＥＴチップ２０と、Ｓｉ（シリコン）半導体で活性領域を構成したスーパージャンクション型ＭＯＳＦＥＴとの性能指数比較結果を示す。性能指数として、オン抵抗Ｒonと、全ゲート電荷量Ｑｇとの積Ｒon・Ｑｇを用い、耐圧９００Ｖで設計したＳｉＣ・ＭＯＳＦＥＴチップ２０および耐圧６００ＶのＳｉスーパージャンクション型ＭＯＳＦＥＴについて比較を行った。オン抵抗Ｒonは、ＭＯＳＦＥＴがオン状態のときのソース・ドレイン間の電気抵抗であり、全ゲート電荷量Ｑｇは、ＭＯＳＦＥＴをオンからオフに切り換えるときにゲートに注入する必要がある電荷量である。すなわち、全ゲート電荷量Ｑｇが少ないほど、高速なスイッチングが可能である。オン抵抗Ｒonはチップ面積が大きいほど小さくなり、全ゲート電荷量Ｑｇはチップ面積が大きくなるほど大きくなる。すなわち、オン抵抗Ｒonと全ゲート電荷量Ｑｇとはトレードオフの関係にあって、これらの積Ｒon・Ｑｇが小さいほど高性能なＭＯＳＦＥＴであるといえる。 A MOSFET chip 20 whose active region is made of SiC can have a breakdown voltage of 900V or more.
FIG. 5 shows the performance index comparison results between the MOSFET chip 20 whose active region is made of SiC and the superjunction MOSFET whose active region is made of Si (silicon) semiconductor. Using the product Ron·Qg of the on-resistance Ron and the total gate charge Qg as the figure of merit, a comparison was made between the SiC MOSFET chip 20 designed with a breakdown voltage of 900V and the Si superjunction MOSFET with a breakdown voltage of 600V. The on-resistance Ron is the electrical resistance between the source and drain when the MOSFET is on, and the total gate charge Qg is the amount of charge that needs to be injected into the gate when switching the MOSFET from on to off. That is, the smaller the total gate charge amount Qg, the faster switching is possible. The larger the chip area, the smaller the on-resistance Ron, and the larger the chip area, the larger the total gate charge amount Qg. That is, there is a trade-off relationship between the on-resistance Ron and the total gate charge amount Qg, and it can be said that the smaller the product Ron·Qg, the higher the performance of the MOSFET.

図５に示す通り、ＳｉＣで半導体活性領域を構成したＭＯＳＦＥＴチップ２０における性能指数Ｒon・Ｑｇは５ΩｎＣ未満（図５に示す測定値は４．４）であるのに対し、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおける性能指数Ｒon・Ｑｇは、１４ΩｎＣよりも大きく（図５に示す測定値は１４．６）なっている。つまり、ＳｉＣを半導体活性領域に用いたＭＯＳＦＥＴチップ２０は、Ｓｉスーパージャンクション型ＭＯＳＦＥＴよりもはるかに高性能であること、すなわち低オン抵抗および高速スイッチングを実現した素子であることがわかる。 As shown in FIG. 5, the figure of merit Ron Qg in the MOSFET chip 20 in which the semiconductor active region is made of SiC is less than 5ΩnC (the measured value shown in FIG. 5 is 4.4), whereas in the Si superjunction MOSFET The figure of merit Ron·Qg is larger than 14ΩnC (the measured value shown in FIG. 5 is 14.6). In other words, it can be seen that the MOSFET chip 20 using SiC for the semiconductor active region has much higher performance than the Si superjunction MOSFET, that is, it is an element realizing low on-resistance and high-speed switching.

なお、性能指数Ｒon・Ｑｇの測定に際し、ＳｉＣ・ＭＯＳＦＥＴチップ２０については、ゲート電圧Ｖgs＝１８Ｖ、ドレイン電流Ｉds＝１０Ａとする一方、Ｓｉスーパージャンクション型ＭＯＳＦＥＴについてはゲート電圧Ｖgs＝１０Ｖ、ドレイン電流Ｉds＝８Ａとした。ゲート電圧およびドレイン電流ともに、ＳｉＣ・ＭＯＳＦＥＴチップ２０に不利な条件であり、ＳｉＣ・ＭＯＳＦＥＴチップ２０に関する測定条件をＳｉスーパージャンクションＭＯＳＦＥＴと同等とすれば、性能指数Ｒon・Ｑｇはより一層小さくなる。測定時のソース・ドレイン電圧Ｖdsは、ＳｉＣ・ＭＯＳＦＥＴチップ２０およびＳｉスーパージャンクション型ＭＯＳＦＥＴのいずれにおいても３００Ｖとし、また、いずれもゲート抵抗Ｒｇは１０Ωとした。 In addition, when measuring the figure of merit Ron Qg, for the SiC MOSFET chip 20, the gate voltage Vgs = 18 V and the drain current Ids = 10 A, while for the Si superjunction MOSFET the gate voltage Vgs = 10 V and the drain current Ids = 8A. Both the gate voltage and the drain current are unfavorable conditions for the SiC-MOSFET chip 20, and if the measurement conditions for the SiC-MOSFET chip 20 are the same as those for the Si superjunction MOSFET, the figure of merit Ron·Qg becomes even smaller. The source-drain voltage Vds during measurement was set to 300 V for both the SiC MOSFET chip 20 and the Si superjunction MOSFET, and the gate resistance Rg was set to 10Ω for both.

図６は、ＳｉＣ・ＭＯＳＦＥＴチップ２０とＳｉスーパージャンクション型ＭＯＳＦＥＴとで容量を比較した測定結果を示す。容量には、入力容量Ｃissと、出力容量Ｃossと、帰還容量Ｃrssとがある。入力容量Ｃissとは、ゲート－ソース間寄生容量Ｃgsとゲート－ドレイン間寄生容量Ｃgdとの和であり、ゲートの充放電速度に関係するパラメータである。出力容量Ｃossとは、ドレイン－ソース間寄生容量Ｃdsとゲート－ドレイン間寄生容量Ｃgdとの和であり、ソース－ドレイン間のスイッチング速度に関係するパラメータである。帰還容量Ｃrssは、ゲート－ドレイン間寄生容量Ｃgdに等しい。ゲート電圧をスイッチングさせるときに見えるミラー効果成分は、帰還容量Ｃrssに電荷をチャージしている期間に相当している。つまり、帰還容量Ｃrssが小さければ、ゲート電圧が速くスイッチングし、立ち上がり遅延時間および立ち下がり遅延時間が低減する。したがって、上昇時間および下降時間がゲート電圧のスイッチングの遅さで制限されてしまっている場合に、帰還容量Ｃrssを低減することで、スイッチング時間を改善できる。また、上昇時間および下降時間が制限されていない場合でも、ブリッジ回路でＦＥＴを動作させるときに必須であるデッドタイム(ブリッジ内全てのＦＥＴをオフさせておく時間)の制御を容易にできるメリットもある。 FIG. 6 shows measurement results of comparing the capacitance between the SiC MOSFET chip 20 and the Si superjunction MOSFET. The capacitance includes an input capacitance Ciss, an output capacitance Coss, and a feedback capacitance Crss. The input capacitance Ciss is the sum of the gate-source parasitic capacitance Cgs and the gate-drain parasitic capacitance Cgd, and is a parameter related to the charge/discharge speed of the gate. The output capacitance Coss is the sum of the drain-source parasitic capacitance Cds and the gate-drain parasitic capacitance Cgd, and is a parameter related to the source-drain switching speed. The feedback capacitance Crss is equal to the gate-drain parasitic capacitance Cgd. The mirror effect component seen when switching the gate voltage corresponds to the period during which the feedback capacitor Crss is charged. That is, if the feedback capacitance Crss is small, the gate voltage switches quickly, and the rise delay time and fall delay time are reduced. Therefore, if the rise time and fall time are limited by the slow switching of the gate voltage, the switching time can be improved by reducing the feedback capacitance Crss. In addition, even if the rise time and fall time are not limited, it has the advantage of being able to easily control the dead time (the time during which all the FETs in the bridge are turned off), which is essential when operating the FETs in the bridge circuit. be.

ゲート寄生容量を測定する際は、ゲート電極に印加する基本電圧を０Ｖとしてソース－ドレイン間に大きな電流が流れないようにして、ドレイン-ソース間に任意の電圧（たとえば０．１Ｖ）が印加される。その状態で、ゲート電圧を基本電圧の周辺で高周波振動させる。たとえば、振動電圧Levelを０．１Ｖとし、振動周波数ｆを１ＭＨｚとしてもよい。こうして、ゲート電圧を高速振動させたときに流れる電流およびその変化率に基づいて、ゲート寄生容量を算出でき、併せてゲート抵抗を算出できる。 When measuring the gate parasitic capacitance, a basic voltage of 0 V is applied to the gate electrode, and an arbitrary voltage (for example, 0.1 V) is applied between the drain and source so that a large current does not flow between the source and the drain. be. In that state, the gate voltage is caused to oscillate at a high frequency around the base voltage. For example, the vibration voltage Level may be 0.1 V and the vibration frequency f may be 1 MHz. Thus, the gate parasitic capacitance can be calculated based on the current flowing when the gate voltage is oscillated at high speed and the rate of change thereof, and the gate resistance can also be calculated.

図６に示すとおり、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおいては、入力容量が１１５０ｐＦ程度、出力容量が１９５０ｐＦ程度、帰還容量が５４０ｐＦ程度である。これに対して、ＳｉＣ・ＭＯＳＦＥＴチップ２０においては入力容量が６００ｐＦ程度、出力容量が５６０ｐＦ程度、帰還容量が３５０ｐＦ程度であり、いずれもＳｉスーパージャンクション型ＭＯＳＦＥＴの値よりも小さくなっている。この結果からも、ＳｉＣ・ＭＯＳＦＥＴチップ２０は、Ｓｉスーパージャンクション型ＭＯＳＦＥＴよりもはるかに高速なスイッチングが可能な素子であることがわかる。 As shown in FIG. 6, the Si superjunction MOSFET has an input capacitance of about 1150 pF, an output capacitance of about 1950 pF, and a feedback capacitance of about 540 pF. In contrast, the SiC MOSFET chip 20 has an input capacitance of approximately 600 pF, an output capacitance of approximately 560 pF, and a feedback capacitance of approximately 350 pF, all of which are smaller than the Si superjunction MOSFET. This result also shows that the SiC MOSFET chip 20 is an element capable of much faster switching than the Si superjunction MOSFET.

ＳｉＣ・ＭＯＳＦＥＴチップ２０は、ドレイン-ソース間電圧Ｖds＝０．１Ｖ、振動周波数ｆ＝１ＭＨｚで測定したときに、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、帰還容量が４００ｐＦ未満であることが好ましい。さらにまた、ＳｉＣ・ＭＯＳＦＥＴチップ２０は、耐圧が９００Ｖ以上であることが好ましく、また、性能指数Ｒon・Ｑｇが５ΩｎＣ未満であることが好ましく、さらに、ゲート－ソース間電圧Ｖgsが１８Ｖのときに、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であることが好ましい。 The SiC MOSFET chip 20 has an input capacitance of less than 700 pF, an output capacitance of less than 600 pF, and a feedback capacitance of less than 400 pF when measured at a drain-source voltage Vds of 0.1 V and an oscillation frequency f of 1 MHz. preferable. Furthermore, the SiC MOSFET chip 20 preferably has a withstand voltage of 900 V or more, and preferably has a figure of merit Ron·Qg of less than 5ΩnC. The on-resistance normalized by area is preferably 4 mΩcm 2 or less.

図７は、ＳｉＣ・ＭＯＳＦＥＴチップ２０とＳｉスーパージャンクション型ＭＯＳＦＥＴとにおいて、スイッチング特性を測定した結果を示す。ＳｉＣ・ＭＯＳＦＥＴチップ２０のゲート電圧Ｖgsの変化が曲線Ｌ１で示されており、ＳｉＣ・ＭＯＳＦＥＴチップ２０のドレイン－ソース間の電圧Ｖdsの時間変化が曲線Ｌ２で示されている。一方、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおけるゲート電圧Ｖgsの時間変化が曲線Ｌ３で示されていて、そのドレイン－ソース間電圧Ｖdsの時間変化が曲線Ｌ４で示されている。曲線Ｌ１，Ｌ３に示すように、ゲート電圧Ｖgsをオン電圧からオフ電圧に降下させると、それに応答して、ＭＯＳＦＥＴがターンオフし、ドレイン－ソース間電圧Ｖdsが０Ｖ（導通状態）から１００Ｖ（遮断状態）へと変化する。ゲート電圧Ｖgsが下がり始めてからドレイン－ソース間電圧Ｖdsが立ち上がり始めるまでの時間は「ターンオフ遅延時間」と呼ばれる。また、ドレイン－ソース電圧Ｖdsが立ち上がり始めてから遮断電圧に達するまでの時間は、ソース・ドレイン間で電流が遮断されるのに要する時間であり、「下降時間」と呼ばれる。 FIG. 7 shows measurement results of switching characteristics of the SiC MOSFET chip 20 and the Si superjunction MOSFET. A change in gate voltage Vgs of the SiC-MOSFET chip 20 is indicated by a curve L1, and a change in voltage Vds between the drain and source of the SiC-MOSFET chip 20 over time is indicated by a curve L2. On the other hand, the curve L3 shows the time change of the gate voltage Vgs in the Si superjunction MOSFET, and the curve L4 shows the time change of the drain-source voltage Vds. As indicated by curves L1 and L3, when the gate voltage Vgs is lowered from the ON voltage to the OFF voltage, the MOSFET is turned off in response, and the drain-source voltage Vds changes from 0 V (conducting state) to 100 V (cutting state). ). The time from when the gate voltage Vgs begins to fall until when the drain-source voltage Vds begins to rise is called "turn-off delay time". Also, the time from when the drain-source voltage Vds starts to rise until it reaches the cutoff voltage is the time required for the current to cut off between the source and the drain, and is called "fall time".

図８は、スイッチング素子１０（Ｒon＝３．２ｍΩｃｍ２、９００Ｖ耐圧）とＳｉスーパージャンクション型ＭＯＳＦＥＴ（Ｒon＝２８ｍΩｃｍ２、６００Ｖ耐圧）とのターンオフ遅延時間および下降時間の測定結果を比較して示す図である。スイッチング素子１０においては、ターンオフ遅延時間は１９ｎsecであり、下降時間は１５ｎsecである。これに対して、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおいては、ターンオフ遅延時間が３４ｎsecであり、下降時間が２２．５ｎsecである。スイッチング素子１０における下降時間１５ｎsecは、電圧変化速度に換算すると、６．７×１０９Ｖ／秒（＝１００Ｖ／１５ｎsec）であり、Ｓｉデバイスでは実現できない、５×１０９Ｖ／秒以上（下降時間に換算して２０ｎsec以下）の電圧変化速度が実現されている。このように、スイッチング素子１０においては、Ｓｉスーパージャンクション型ＭＯＳＦＥＴに対して、ターンオフ遅延時間および下降時間が著しく短縮されていることがわかる。すなわち、スイッチング素子１０は、Ｓｉスーパージャンクション型ＭＯＳＦＥＴよりもはるかに高速なスイッチングが可能なスイッチング素子である。Ｓｉスーパージャンクション型ＭＯＳＦＥＴでは、Ｒonを犠牲にしてチップを小さくして高速化を図っているにも拘わらず、ＳｉＣデバイスを用いたスイッチング素子１０の方がより電圧変化速度が速いのである。 FIG. 8 is a graph showing a comparison of measurement results of turn-off delay time and fall time between the switching element 10 (Ron=3.2 mΩcm 2 , 900V withstand voltage) and Si superjunction MOSFET (Ron=28 mΩcm 2 , 600V withstand voltage). is. In switching element 10, the turn-off delay time is 19 nsec and the fall time is 15 nsec. In contrast, the Si superjunction MOSFET has a turn-off delay time of 34 nsec and a fall time of 22.5 nsec. The fall time of 15 nsec in the switching element 10 is 6.7×10 9 V/sec (=100 V/15 nsec) when converted to the voltage change speed, which is 5×10 9 V/sec or more (fall time), which cannot be realized with Si devices. A voltage change speed of 20 nsec or less in terms of time is realized. Thus, it can be seen that in switching element 10, the turn-off delay time and fall time are significantly shortened compared to the Si superjunction MOSFET. That is, the switching element 10 is a switching element capable of much faster switching than a Si superjunction MOSFET. In the Si superjunction MOSFET, although Ron is sacrificed to make the chip smaller and speed up, the switching element 10 using the SiC device has a faster voltage change speed.

図９は、図１に示したＤＣ／ＤＣコンバータ１において、スイッチング素子１０として、ＳｉＣ・ＭＯＳＦＥＴチップ２０を内蔵したもの（実施例）と、ＳｉＣ・ＭＯＳＦＥＴチップ２０に代えてＳｉスーパージャンクション型ＭＯＳＦＥＴを適用した比較例とで、効率を測定した測定結果を示す。スイッチング素子１０の駆動周波数、すなわちスイッチング周波数を、４００ｋＨｚから１３００ｋＨｚの範囲で変化させながら、入力電力に対する出力電力の比を測定した。入力電力とは、入力電流および入力電圧の各平均値の積であり、出力電力とは出力電流および出力電圧の各平均値の積である。電源電圧（動作電圧）は１００Ｖとし、スイッチング素子１０を駆動するときのデューティ比は２０％とした。また、負荷７として２０Ωの電気抵抗を接続し、チョークコイル１６のインダクタンスを４７μＨとし、電解コンデンサ１７には定格電圧５０Ｖ、容量４７０μＦのものを用いた。 FIG. 9 shows the DC/DC converter 1 shown in FIG. The results of measurement of the efficiency are shown with the applied comparative example. The ratio of the output power to the input power was measured while changing the driving frequency of the switching element 10, that is, the switching frequency, in the range of 400 kHz to 1300 kHz. The input power is the product of the average values of the input current and the input voltage, and the output power is the product of the average values of the output current and the output voltage. The power supply voltage (operating voltage) was set to 100 V, and the duty ratio when driving the switching element 10 was set to 20%. An electrical resistance of 20 Ω was connected as the load 7, the inductance of the choke coil 16 was 47 μH, and the electrolytic capacitor 17 had a rated voltage of 50 V and a capacity of 470 μF.

図９に示されているように、Ｓｉスーパージャンクション型ＭＯＳＦＥＴを用いた場合は、４００～６００ｋＨｚの周波数域では８８％を超える効率を達成しているものの、１０００ｋＨｚ以上の周波数域では効率が８７％未満にまで落ち込んでいる。一方、ＳｉＣ・ＭＯＳＦＥＴチップ２０を内蔵したスイッチング素子１０を適用した場合は、１０００ｋＨｚ付近の周波数域までほとんど効率が低下せず、１２００ｋＨｚ以上の周波数域においても８７％を超える効率が達成されている。すなわち、ゲート寄生容量が小さく、かつオン抵抗も低いＳｉＣ・ＭＯＳＦＥＴチップ２０を内蔵したスイッチング素子１０を用いることによって、高速なスイッチングが可能であり、その結果、ＤＣ／ＤＣコンバータ１を１ＭＨｚ以上の高速な駆動周波数でかつ高効率に駆動することが可能となる。 As shown in FIG. 9, when using a Si superjunction MOSFET, although the efficiency exceeds 88% in the frequency range of 400 to 600 kHz, the efficiency is 87% in the frequency range of 1000 kHz or higher. It has fallen below. On the other hand, when the switching element 10 containing the SiC MOSFET chip 20 is applied, the efficiency hardly decreases up to the frequency range of 1000 kHz, and the efficiency exceeds 87% even in the frequency range of 1200 kHz or higher. That is, by using the switching element 10 incorporating the SiC MOSFET chip 20 with small gate parasitic capacitance and low on-resistance, high-speed switching is possible. It is possible to drive at a high driving frequency and with high efficiency.

図１０は、スイッチング素子１０のパッケージ構造に関する変形例を示す図解的な平面図である。この変形例では、ＳｉＣ・ＭＯＳＦＥＴチップ２０が、ゲート電極２３およびソース電極２４をリードフレーム６１に対向させたフェースダウン方式でリードフレーム６１上に実装されている。
リードフレーム６１は、ゲートリード６２、ソースリード６３、およびドレインリード６４を含む。ゲートリード６２、ソースリード６３およびドレインリード６４は、たとえば同一平面上に位置するように配列された板状体からなる。ドレインリード６４は、ゲートリード６２およびソースリード６３の間に配置されており、ドレインワイヤ６５を介してＭＯＳＦＥＴチップ２０のドレイン電極２５に接続されている。すなわち、ドレインワイヤ６５の一端がドレインリード６４に接続されており、その他端がドレイン電極２５に接続されている。 FIG. 10 is an illustrative plan view showing a modification regarding the package structure of the switching element 10. As shown in FIG. In this modification, the SiC MOSFET chip 20 is mounted on the lead frame 61 in a face-down manner in which the gate electrode 23 and the source electrode 24 face the lead frame 61 .
Leadframe 61 includes gate lead 62 , source lead 63 and drain lead 64 . Gate lead 62, source lead 63 and drain lead 64 are formed of plate-like bodies arranged on the same plane, for example. Drain lead 64 is positioned between gate lead 62 and source lead 63 and is connected to drain electrode 25 of MOSFET chip 20 via drain wire 65 . That is, one end of the drain wire 65 is connected to the drain lead 64 and the other end is connected to the drain electrode 25 .

ＭＯＳＦＥＴチップ２０のゲート電極２３およびソース電極２４は、ボンディングワイヤを用いることなく、すなわちワイヤフリーで、ゲートリード６２およびソースリード６３にそれぞれ接続されている。具体的には、ソースリード６３は、ＭＯＳＦＥＴチップ２０を支持するためのチップ支持部６６を一体的に有しており、このチップ支持部６６にダイボンディング材（はんだ等）を用いてソース電極２４がダイボンディングされている。 The gate electrode 23 and the source electrode 24 of the MOSFET chip 20 are connected to the gate lead 62 and the source lead 63, respectively, without using bonding wires, that is, wire-free. Specifically, the source lead 63 integrally has a chip support portion 66 for supporting the MOSFET chip 20, and the source electrode 24 is attached to the chip support portion 66 using a die bonding material (such as solder). is die-bonded.

ソースリード６３のチップ支持部６６には、ゲートリード６２からＭＯＳＦＥＴチップ２０のゲート電極２３に至る経路に対応した切り欠き部６７が形成されている。ゲートリード６２には、切り欠き部６７によって区画された領域に沿って延びるゲートリード延長部６８が一体的に形成されている。このゲートリード延長部６８の先端部は、ＭＯＳＦＥＴチップ２０のゲート電極２３に対向する位置に達している。この先端部に、はんだ等のダイボンディング材を用いてゲート電極２３がダイボンディングされている。 A chip supporting portion 66 of the source lead 63 is formed with a notch portion 67 corresponding to the path from the gate lead 62 to the gate electrode 23 of the MOSFET chip 20 . The gate lead 62 is integrally formed with a gate lead extension 68 extending along a region defined by the notch 67 . The tip of this gate lead extension 68 reaches a position facing the gate electrode 23 of the MOSFET chip 20 . A gate electrode 23 is die-bonded to this tip using a die-bonding material such as solder.

このようにして、ＭＯＳＦＥＴチップ２０のゲート電極２３がワイヤフリーでゲートリード６２に接続されているので、寄生ゲート抵抗を低減（たとえば３０Ω以下）でき、かつゲート電極２３につながる信号線のインダクタンスを低減できる。同様に、ソース電極２４とソースリード６３とをワイヤフリーで接続することができるので、電源電圧とＭＯＳＦＥＴチップ２０との間のインダクタンスを低減できる。こうして、より高速で高効率のスイッチングを実現できる。 Since the gate electrode 23 of the MOSFET chip 20 is connected to the gate lead 62 in a wire-free manner in this way, the parasitic gate resistance can be reduced (for example, 30Ω or less), and the inductance of the signal line connected to the gate electrode 23 can be reduced. can. Similarly, since the source electrode 24 and the source lead 63 can be connected in a wire-free manner, the inductance between the power supply voltage and the MOSFET chip 20 can be reduced. Thus, faster and more efficient switching can be achieved.

図１１は、この発明の第２の実施形態に係る高速スイッチング動作回路であるＡＣ／ＤＣ電源回路（いわゆるＡＣアダプタ）の構成（フィードバック回路は省略）を示す電気回路図である。ＡＣ／ＤＣ電源回路７１は、交流電源７６に接続される電源端子７２，７３と、直流電圧を出力する出力端子７４，７５とを有している。すなわち、ＡＣ／ＤＣ電源回路７１は、交流電源７６からの交流電圧（たとえば１００Ｖ）を整流して、予め定められたレベルの直流電圧を出力端子７４，７５の間に出力するように構成されている。ＡＣ／ＤＣ電源回路７１は、整流回路７７と、平滑コンデンサ７８と、高周波トランス７９と、スイッチング素子８０と、駆動回路８１とを含む。交流電源７６からの電力は、一対の給電ライン８７，８８を介して、ダイオードブリッジで構成された整流回路７７の一対の入力端子に供給される。一方の給電ライン８８には、ヒューズ８９が介装されている。ヒューズ８９と整流回路７７との間には、ノイズフィルタ（入力ラインフィルタ）９２が設けられている。この例では、ノイズフィルタ９２は、バルントランス９０と、給電ライン８７，８８の間に接続されたバイパスコンデンサ９１とを含む。ヒューズ８９とノイズフィルタ９２の間において、給電ライン８７，８８間には、ノイズ吸収のための電気抵抗９３が接続されている。 FIG. 11 is an electric circuit diagram showing the configuration (feedback circuit omitted) of an AC/DC power supply circuit (so-called AC adapter), which is a high-speed switching operation circuit according to the second embodiment of the present invention. The AC/DC power supply circuit 71 has power supply terminals 72, 73 connected to an AC power supply 76, and output terminals 74, 75 for outputting a DC voltage. That is, AC/DC power supply circuit 71 is configured to rectify an AC voltage (for example, 100 V) from AC power supply 76 and output a DC voltage of a predetermined level between output terminals 74 and 75. there is AC/DC power supply circuit 71 includes a rectifier circuit 77 , a smoothing capacitor 78 , a high frequency transformer 79 , a switching element 80 and a drive circuit 81 . Electric power from an AC power supply 76 is supplied to a pair of input terminals of a rectifier circuit 77 configured as a diode bridge via a pair of power supply lines 87 and 88 . A fuse 89 is interposed in one feed line 88 . A noise filter (input line filter) 92 is provided between the fuse 89 and the rectifier circuit 77 . In this example, noise filter 92 includes balun transformer 90 and bypass capacitor 91 connected between feed lines 87 and 88 . Between the fuse 89 and the noise filter 92, an electrical resistor 93 for noise absorption is connected between the feed lines 87,88.

整流回路７７の一対の出力端子は、高電圧ライン８５および低電圧ライン８６にそれぞれ接続されている。平滑コンデンサ７８は、高電圧ライン８５および低電圧ライン８６の間に接続された電解コンデンサからなる。高周波トランス７９の１次側巻線７９ｐの一方の端子は高電圧ライン８５に接続されており、その他方の端子は低電圧ライン８６に接続されている。低電圧ライン８６には、高周波トランス７９の１次側巻線７９ｐと整流回路７７との間に、スイッチング素子８０および電気抵抗９４が直列に接続されている。 A pair of output terminals of the rectifier circuit 77 are connected to the high voltage line 85 and the low voltage line 86, respectively. Smoothing capacitor 78 comprises an electrolytic capacitor connected between high voltage line 85 and low voltage line 86 . One terminal of the primary winding 79p of the high frequency transformer 79 is connected to the high voltage line 85, and the other terminal is connected to the low voltage line 86. A switching element 80 and an electrical resistor 94 are connected in series between a primary winding 79 p of a high frequency transformer 79 and a rectifying circuit 77 in a low voltage line 86 .

さらに、高電圧ライン８５と低電圧ライン８６との間には、スイッチング素子８０よりも高周波トランス７９側において、１次側巻線７９ｐと並列にスナバ回路８２が接続されている。スナバ回路８２は、電気抵抗９５およびコンデンサ９６の並列回路と、この並列回路に直列に接続されたダイオード９７とを含む。スナバ回路は、スイッチング素子８０のスイッチングに伴うスパイク状の高電圧を吸収して電磁ノイズを最小化する。 Further, a snubber circuit 82 is connected in parallel with the primary winding 79p between the high voltage line 85 and the low voltage line 86 on the high frequency transformer 79 side of the switching element 80 . Snubber circuit 82 includes a parallel circuit of electrical resistor 95 and capacitor 96, and diode 97 connected in series with this parallel circuit. The snubber circuit absorbs a spike-like high voltage accompanying switching of the switching element 80 to minimize electromagnetic noise.

高周波トランス７９の２次側巻線７９ｓは、この実施形態では、１次側巻線７９ｐとは反対方向に巻かれている。この２次側巻線７９ｓの一端は出力高電圧ライン９８に接続されており、その他端は出力低電圧ライン９９に接続されている。
出力高電圧ライン９８には、整流素子としてのダイオード８３が介装されている。より具体的には、ダイオード８３のアノードが２次側巻線７９ｓに接続されており、そのカソードが出力端子７４に接続されている。また、出力低電圧ライン９９は出力端子７５接続されている。出力高電圧ライン９８と出力低電圧ライン９９との間には、平滑用の電解コンデンサ８４が接続されている。電解コンデンサ８４の正極側端子は、ダイオード８３と出力端子７４との間において出力高電圧ライン９８に接続されている。 The secondary winding 79s of the high frequency transformer 79 is wound in the opposite direction to the primary winding 79p in this embodiment. One end of the secondary winding 79 s is connected to the output high voltage line 98 and the other end is connected to the output low voltage line 99 .
A diode 83 is interposed in the output high voltage line 98 as a rectifying element. More specifically, the diode 83 has its anode connected to the secondary winding 79 s and its cathode connected to the output terminal 74 . Also, the output low voltage line 99 is connected to the output terminal 75 . A smoothing electrolytic capacitor 84 is connected between the output high voltage line 98 and the output low voltage line 99 . The positive terminal of electrolytic capacitor 84 is connected to output high voltage line 98 between diode 83 and output terminal 74 .

スイッチング素子８０は、前述の第１の実施形態におけるスイッチング素子１０と同様の構成を有し、ＳｉＣ半導体を活性領域に用いたトレンチゲート型ＭＯＳＦＥＴチップ２０を内蔵している。このスイッチング素子８０は、ｎチャネル型電界効果トランジスタであって、ドレインが高周波トランス７９の１次側巻線７９ｐに接続され、そのソースが電気抵抗９４を介して整流回路７７へと接続されている。この実施形態では、一次側巻線７９ｐは、スイッチング素子８０に接続されたチョークコイルと見なすことができる。 The switching element 80 has a configuration similar to that of the switching element 10 in the first embodiment, and incorporates a trench gate type MOSFET chip 20 using a SiC semiconductor as an active region. The switching element 80 is an n-channel field effect transistor having a drain connected to the primary winding 79p of the high frequency transformer 79 and a source connected to the rectifier circuit 77 via the electrical resistance 94. . In this embodiment, the primary winding 79p can be regarded as a choke coil connected to the switching element 80. FIG.

スイッチング素子８０のゲート端子には、駆動回路８１が出力する制御信号が入力されるようになっている。駆動回路８１は、たとえば１ＭＨｚ以上の周波数の矩形波駆動パルスを、制御信号として、スイッチング素子８０のゲートに供給する。
スイッチング素子８０がターンオンすると、高周波トランス７９の１次側巻線７９ｐに電流が流れ、その２次側巻線７９ｓに誘導起電力が生じる。この誘導起電力は、ダイオード８３に対して逆方向の電流を流そうとする向きの起電力であるため、高周波トランス７９の２次側では電流が流れず、２次側巻線７９ｓにエネルギーが蓄えられる。その後、スイッチング素子８０がターンオフすると、ダイオード８３に対して順方向の電流を流そうとする起電力が２次側巻線７９ｓに生じ、ダイオード８３が導通する。こうして、フライバック方式によって、高周波トランス７９の１次側巻線７９ｐから２次側巻線７９ｓへとエネルギーが伝達され、１次側巻線７９ｐおよび２次側巻線７９ｓの巻数の比に応じて変圧された電圧が２次側巻線７９ｓに生じる。この電圧が、ダイオード８３によって整流され、かつ電解コンデンサ８４によって平滑化されることにより、出力端子７４，７５には、予め定められたレベルの直流電圧が導出される。 A gate terminal of the switching element 80 receives a control signal output from the drive circuit 81 . Drive circuit 81 supplies, for example, a rectangular wave drive pulse with a frequency of 1 MHz or more to the gate of switching element 80 as a control signal.
When the switching element 80 is turned on, a current flows through the primary winding 79p of the high frequency transformer 79, and an induced electromotive force is generated in the secondary winding 79s. Since this induced electromotive force is an electromotive force in a direction that causes current to flow in the opposite direction to the diode 83, no current flows on the secondary side of the high-frequency transformer 79, and energy is generated in the secondary winding 79s. be stored. After that, when the switching element 80 is turned off, an electromotive force is generated in the secondary winding 79s to cause a forward current to flow through the diode 83, and the diode 83 becomes conductive. In this way, by the flyback method, energy is transmitted from the primary winding 79p of the high frequency transformer 79 to the secondary winding 79s, and depending on the ratio of the turns of the primary winding 79p and the secondary winding 79s, A voltage transformed by the voltage is generated in the secondary winding 79s. This voltage is rectified by the diode 83 and smoothed by the electrolytic capacitor 84 to derive a DC voltage of a predetermined level to the output terminals 74 and 75 .

図１２は、スイッチング素子８０をターンオフした後のソース－ドレイン間電圧の時間変化を示す波形図である。スイッチング素子８０は、ドレイン－ソース間容量Ｃdsを有しているので、この容量Ｃdsと１次側巻線７９ｐとでＬＣ共振回路が構成される。そのため、スイッチング素子８０をターンオフすると、一次側巻線７９ｐの起電によって、ソース－ドレイン間電圧が電源電圧以上の値に立ち上がり、しばらくすると、整流回路７７の出力電圧（たとえば１４４Ｖ）を基準にドレイン－ソース間電圧が振動することになる。 FIG. 12 is a waveform diagram showing temporal changes in the source-drain voltage after the switching element 80 is turned off. Since the switching element 80 has a drain-source capacitance Cds, this capacitance Cds and the primary winding 79p constitute an LC resonance circuit. Therefore, when the switching element 80 is turned off, the source-drain voltage rises to a value equal to or higher than the power supply voltage due to the electromotive force of the primary winding 79p. - The source-to-source voltage will oscillate.

そこで、ドレイン－ソース間電圧が極小値をとるタイミングにおいてスイッチング素子８０をターンオフするように駆動回路８１が構成されている。たとえば、交流電源７６からＡＣ１００Ｖが供給される場合に、整流回路７７の出力電圧は１４４Ｖとなる。したがって、共振による振幅が２８８Ｖ以上（たとえば３００Ｖ）であれば、ドレイン－ソース間電圧Ｖdsの極小値は０Ｖ以下になる。よって、ソース・ドレイン間電圧Ｖds＝０となるタイミングでスイッチング素子８０をターンオンさせることによって、スイッチングロスをなくすことができる。このような動作は、完全電圧共振と呼ばれる。 Therefore, the driving circuit 81 is configured to turn off the switching element 80 at the timing when the voltage between the drain and the source takes the minimum value. For example, when AC 100V is supplied from the AC power supply 76, the output voltage of the rectifier circuit 77 is 144V. Therefore, if the amplitude due to resonance is 288V or more (eg, 300V), the minimum value of the drain-source voltage Vds is 0V or less. Therefore, switching loss can be eliminated by turning on the switching element 80 at the timing when the source-drain voltage Vds=0. Such operation is called full voltage resonance.

ＳｉＣを活性領域に適用したＭＯＳＦＥＴチップ２０を含むスイッチング素子８０では、十分な耐圧を有しているため、ドレイン－ソース間電圧Ｖdsの振幅が２８８Ｖ以上となるように１次側巻線７９ｐのインダクタンス等の回路定数を設定することができ、スイッチングロスをなくすことが可能である。これに対して、Ｓｉ半導体を活性領域に適用したスイッチング素子を用いると、その耐圧による制限のために、ドレイン－ソース間電圧Ｖdsの振幅を２８８Ｖよりも低くしておかなければならない。そのため、ドレイン－ソース間電圧Ｖdsの極小点であっても、Ｖds＞０であるので、スイッチングロスをなくすことができない。したがって、ＳｉＣを半導体活性領域に適用したＭＯＳＦＥＴチップ２０を有するスイッチング素子８０を用いることで、完全電圧共振を用いたスイッチング動作が可能となり、それにより、ＡＣ／ＤＣ電源回路７１の効率を向上することができる。 Since the switching element 80 including the MOSFET chip 20 in which SiC is applied to the active region has a sufficient breakdown voltage, the inductance of the primary winding 79p is adjusted so that the amplitude of the drain-source voltage Vds is 288 V or more. etc. can be set, and switching loss can be eliminated. On the other hand, if a switching element in which a Si semiconductor is applied to the active region is used, the amplitude of the drain-source voltage Vds must be kept lower than 288V due to its breakdown voltage. Therefore, even at the minimum point of the drain-source voltage Vds, the switching loss cannot be eliminated because Vds>0. Therefore, by using the switching element 80 having the MOSFET chip 20 in which SiC is applied to the semiconductor active region, switching operation using complete voltage resonance becomes possible, thereby improving the efficiency of the AC/DC power supply circuit 71. can be done.

図１３は、この発明の第３の実施形態に係る高速スイッチング動作回路を含むワイヤレス給電装置の電気的構成を示す回路図である。ワイヤレス給電装置１１１は、受電機器１１２に対して、ワイヤレスで、すなわち給電部端の電極と受電部端の電極とが非接触状態で、電力を供給するための装置である。ワイヤレス給電装置１１１は、高周波回路１１３と、駆動回路１１４と、共振回路１１５（１１５Ａ，１１５Ｂ）とを含む。 FIG. 13 is a circuit diagram showing the electrical configuration of a wireless power feeder including a high-speed switching operation circuit according to the third embodiment of the invention. The wireless power supply device 111 is a device for supplying power to the power receiving device 112 wirelessly, that is, in a non-contact state between the electrode at the end of the power feeding portion and the electrode at the end of the power receiving portion. Wireless power supply device 111 includes high frequency circuit 113, drive circuit 114, and resonance circuit 115 (115A, 115B).

高周波回路１１３は、直流電源１１６からの電力供給を受けるための電源端子１１７，１１８を備えている。電源端子１１７は、直流電源１１６の正極に接続され、電源電圧ライン１１９に電源電圧を供給する。一方、電源端子１１８は、直流電源１１６の負極に接続され、グランドライン１２０にグランド電位を与える。高周波回路１１３は、第１および第２のスイッチング素子１２１，１２２と、高周波トランス１２３と、共振インダクタ１２４と、平滑コンデンサ１２５とを含む。電源電圧ライン１１９は、第１分岐ライン１１９Ａと、第２分岐ライン１１９Ｂとに分岐している。第１分岐ライン１１９Ａに第１スイッチング素子１２１が介装されており、第２分岐ライン１１９Ｂに第２スイッチング素子１２２が介装されている。第１スイッチング素子１２１および第２スイッチング素子１２２は、前述の第１の実施形態におけるスイッチング素子１０と同様の構成を有し、ＳｉＣ半導体からなる活性領域を有するＭＯＳＦＥＴチップ２０を内蔵したｎチャネル型電界効果トランジスタとしての基本構成を有している。第１スイッチング素子１２１および第２スイッチング素子１２２の各ゲートには、駆動回路１１４からの制御信号が供給されるようになっている。 The high frequency circuit 113 has power supply terminals 117 and 118 for receiving power supply from a DC power supply 116 . The power terminal 117 is connected to the positive pole of the DC power supply 116 and supplies power supply voltage to the power supply voltage line 119 . On the other hand, the power terminal 118 is connected to the negative pole of the DC power supply 116 and gives the ground potential to the ground line 120 . High frequency circuit 113 includes first and second switching elements 121 and 122 , high frequency transformer 123 , resonance inductor 124 and smoothing capacitor 125 . The power supply voltage line 119 branches into a first branch line 119A and a second branch line 119B. A first switching element 121 is interposed in the first branch line 119A, and a second switching element 122 is interposed in the second branch line 119B. The first switching element 121 and the second switching element 122 have the same configuration as the switching element 10 in the above-described first embodiment, and have an n-channel electric field that incorporates the MOSFET chip 20 having an active region made of SiC semiconductor. It has a basic configuration as an effect transistor. A control signal from the driving circuit 114 is supplied to each gate of the first switching element 121 and the second switching element 122 .

高周波トランス１２３は、第１一次側巻線１２７と、第２一次側巻線１２８と、二次側巻線１２９とを備えている。第１一次側巻線１２７と第２一次側巻線１２８とは、各一端が互いに接続されており、その接続点１２６にグランドライン１２０が接続されている。そして、グランドライン１２０に共振インダクタ１２４が介装されている。第１一次側巻線１２７において第２一次側巻線１２８の接続点１２６と反対側の端子に、第１スイッチング素子１２１が接続されている。同様に、第２一次側巻線１２８において第１一次側巻線１２７との接続点１２６と反対側の端子に第２スイッチング素子１２２が接続されている。第１スイッチング素子１２１および第２スイッチング素子１２２に対して高周波トランス１２３側において、第１分岐ライン１１９Ａと第２分岐ライン１１９Ｂとの間に平滑コンデンサ１２５が接続されている。この実施形態では、第１一次側巻線１２７は、第１スイッチング素子１２１に接続されたチョークコイルと見なすことができ、第２一次側巻線１２８は、第２スイッチング素子１２２に接続されたチョークコイルと見なすことができる。 The high frequency transformer 123 has a first primary winding 127 , a second primary winding 128 and a secondary winding 129 . One ends of the first primary winding 127 and the second primary winding 128 are connected to each other, and the connection point 126 thereof is connected to the ground line 120 . A resonance inductor 124 is interposed in the ground line 120 . The first switching element 121 is connected to the terminal of the first primary winding 127 opposite to the connection point 126 of the second primary winding 128 . Similarly, the second switching element 122 is connected to the terminal of the second primary winding 128 opposite to the connection point 126 with the first primary winding 127 . A smoothing capacitor 125 is connected between the first branch line 119A and the second branch line 119B on the high frequency transformer 123 side with respect to the first switching element 121 and the second switching element 122 . In this embodiment, the first primary winding 127 can be viewed as a choke coil connected to the first switching element 121 and the second primary winding 128 is a choke coil connected to the second switching element 122. can be viewed as a coil.

高周波トランス１２３の二次側巻線１２９には複数の共振回路１１５が接続されている。より具体的には、複数の共振回路１１５は、二次側巻線１２９の一方側端子に接続された複数の第１共振回路１１５Ａと、二次側巻線１２９の他方の端子に接続された複数の第２共振回路１１５Ｂとを含む。各共振回路１１５は、コイル１３１と、出力電極１３２とを直列接続して構成されている。出力電極１３２は、受電機器１１２に備えられた入力電極１３３に対してギャップ１３４を介して容量結合しており、これらの出力電極１３２および入力電極１３３によってコンデンサ１３５が形成されるようになっている。このコンデンサ１３５と、コイル１３１とで、予め定める共振周波数（たとえば６．７８ＭＨｚ）において共振する共振回路が構成されている。 A plurality of resonance circuits 115 are connected to the secondary winding 129 of the high frequency transformer 123 . More specifically, the plurality of resonant circuits 115 includes a plurality of first resonant circuits 115A connected to one terminal of the secondary winding 129 and a plurality of first resonant circuits 115A connected to the other terminal of the secondary winding 129. and a plurality of second resonant circuits 115B. Each resonance circuit 115 is configured by connecting a coil 131 and an output electrode 132 in series. The output electrode 132 is capacitively coupled via a gap 134 to an input electrode 133 provided in the power receiving device 112, and the output electrode 132 and the input electrode 133 form a capacitor 135. . This capacitor 135 and coil 131 constitute a resonance circuit that resonates at a predetermined resonance frequency (for example, 6.78 MHz).

受電機器１１２は、複数の入力電極１３３と、各入力電極１３３に対応した整流回路１４０と、平滑コンデンサ１４１と、ＤＣ／ＤＣコンバータ１４２と、内蔵された負荷１４３とを含む。各整流回路１４０は、電源電圧ライン１４４とグランドライン１４５との間に直列接続された一対のダイオードを有しており、それらの一対のダイオードの間の接続点に入力電極１３３が接続されている。平滑コンデンサ１４１は、電源電圧ライン１４４とグランドライン１４５との間に接続されている。ＤＣ／ＤＣコンバータ１４２は、電源電圧ライン１４４に接続されたｎｐｎトランジスタ１４６と、トランジスタ１４６のベースに接続されたスイッチング駆動回路１４７と、トランジスタ１４６のエミッタとグランドライン１４５との間に接続された整流素子としてのダイオード１４８と、トランジスタ１４６と負荷１４３との間に接続されたチョークコイル１４９と、チョークコイル１４９と負荷１４３との間においてグランドライン１４５との間に接続された平滑コンデンサ１５０とを含む。 Power receiving device 112 includes a plurality of input electrodes 133 , rectifier circuits 140 corresponding to each input electrode 133 , smoothing capacitor 141 , DC/DC converter 142 , and built-in load 143 . Each rectifier circuit 140 has a pair of diodes connected in series between the power supply voltage line 144 and the ground line 145, and the input electrode 133 is connected to the connection point between the pair of diodes. . Smoothing capacitor 141 is connected between power supply voltage line 144 and ground line 145 . DC/DC converter 142 includes an npn transistor 146 connected to power supply voltage line 144 , a switching drive circuit 147 connected to the base of transistor 146 , and a rectifier connected between the emitter of transistor 146 and ground line 145 . It includes a diode 148 as an element, a choke coil 149 connected between the transistor 146 and the load 143, and a smoothing capacitor 150 connected between the choke coil 149 and the load 143 and between the ground line 145. .

図１４は、駆動回路１１４から第１スイッチング素子１２１のゲートに供給される第１制御信号と、駆動回路１１４から第２スイッチング素子１２２のゲートに供給される第２制御信号と、高周波トランス１２３の二次側巻線１２９に導出される電圧波形とを示す波形図である。
第１および第２制御信号は、第１スイッチング素子１２１および第２スイッチング素子１２２を、交互にオン／オフさせるための矩形波信号である。第１制御信号がハイレベルの期間には第２制御信号がローレベルとなり、第２制御信号がハイレベルの期間には第１制御信号がローレベルとなる。第１制御信号のハイレベル期間と第２制御信号のハイレベル期間との間には、所定長のデッドタイムが確保されている。 FIG. 14 shows a first control signal supplied from the driving circuit 114 to the gate of the first switching element 121, a second control signal supplied from the driving circuit 114 to the gate of the second switching element 122, and a high-frequency transformer 123. 4 is a waveform diagram showing a voltage waveform derived to secondary winding 129. FIG.
The first and second control signals are rectangular wave signals for alternately turning on/off the first switching element 121 and the second switching element 122 . While the first control signal is high level, the second control signal is low level, and while the second control signal is high level, the first control signal is low level. A predetermined length of dead time is ensured between the high level period of the first control signal and the high level period of the second control signal.

第１制御信号のハイレベル期間に第１スイッチング素子１２１が導通し、第１制御信号のローレベル期間に第１スイッチング素子１２１が遮断される。同様に、第２制御信号のハイレベル期間に第２スイッチング素子１２２が導通し、第２制御信号のローレベル期間に第２スイッチング素子１２２が遮断状態となる。よって、第１スイッチング素子１２１および第２スイッチング素子１２２は、交互に導通して、直流電源１１６からの電流をそれぞれ第１一次側巻線１２７および第２一次側巻線１２８に供給する。 The first switching element 121 is turned on during the high level period of the first control signal, and cut off during the low level period of the first control signal. Similarly, the second switching element 122 is turned on during the high level period of the second control signal, and turned off during the low level period of the second control signal. Therefore, the first switching element 121 and the second switching element 122 are alternately turned on to supply the current from the DC power supply 116 to the first primary winding 127 and the second primary winding 128, respectively.

第１スイッチング素子１２１が導通すると、第１一次側巻線１２７には第１分岐ライン１１９Ａからグランドライン１２０に向かって電流が流れる。また第２スイッチング素子１２２が導通すると、第２一次側巻線１２８には、第２分岐ライン１１９Ｂからグランドライン１２０に向かって電流が流れる。
第１スイッチング素子１２１が遮断されると、第１一次側巻線１２７はグランドライン１２０から第１分岐ライン１１９Ａに向かって電流を流そうとする起電力を生じ、この起電力と第２スイッチング素子１２２の導通によって第２一次側巻線１２８に現れる電圧とが加算されて、大きな振幅の電圧が発生する。同様に、第２スイッチング素子１２２が遮断されると、第２一次側巻線１２８はグランドライン１２０から第２分岐ライン１１９Ｂに向かって電流を流そうとする起電力を生じ、第１スイッチング素子１２１の導通によって第１一次側巻線１２７に現れる電圧がこれに加算されることによって、大きな電圧が生じる。 When the first switching element 121 conducts, current flows through the first primary winding 127 from the first branch line 119A toward the ground line 120 . Further, when the second switching element 122 conducts, current flows through the second primary winding 128 from the second branch line 119B toward the ground line 120 .
When the first switching element 121 is cut off, the first primary winding 127 generates an electromotive force that causes a current to flow from the ground line 120 toward the first branch line 119A. The conduction of 122 adds to the voltage appearing at the second primary winding 128 to produce a voltage of large amplitude. Similarly, when the second switching element 122 is cut off, the second primary winding 128 generates an electromotive force that causes current to flow from the ground line 120 toward the second branch line 119B. The voltage appearing at the first primary winding 127 due to the conduction of is added to this resulting in a large voltage.

こうして、第１スイッチング素子および第２スイッチング素子１２１，１２２をプッシュプル動作させることによって、高周波トランス１２３の一次側から二次側へと高効率でエネルギーを伝達することができる。そして、二次側巻線１２９が発生する交流電圧が、共振回路１１５によって共振することにより、コンデンサ１３５を構成する出力電極１３２から入力電極１３３へと高効率で電力を供給することができる。 Thus, the push-pull operation of the first switching element and the second switching elements 121 and 122 allows energy to be transmitted from the primary side to the secondary side of the high-frequency transformer 123 with high efficiency. The AC voltage generated by the secondary winding 129 resonates with the resonance circuit 115, whereby power can be supplied from the output electrode 132 constituting the capacitor 135 to the input electrode 133 with high efficiency.

受電機器１１２においては、入力電極１３３から入力される交流電圧が整流回路１４０によって整流され、さらに平滑コンデンサ１４１によって平滑化されることにより、直流電圧に変換される。この直流電圧がＤＣ／ＤＣコンバータ１４２に入力される。ｎｐｎトランジスタ１４６が、スイッチング駆動回路１４７から出力される所定デューティ比の駆動信号によってオン／オフされることにより、そのデューティ比に応じた電圧に降圧された直流電圧が生じる。すなわち、ｎｐｎトランジスタ１４６が導通するとチョークコイル１４９に電流が供給され、ｎｐｎトランジスタ１４６が遮断されるとチョークコイル１４９が生じる起電力によってダイオード１４８が導通して負荷１４３に向かって電流が供給される。そして、平滑コンデンサ１５０の働きにより、安定した直流電圧が負荷１４３に供給されることになる。 In the power receiving device 112, the AC voltage input from the input electrode 133 is rectified by the rectifier circuit 140 and smoothed by the smoothing capacitor 141 to be converted into a DC voltage. This DC voltage is input to the DC/DC converter 142 . When npn transistor 146 is turned on/off by a drive signal having a predetermined duty ratio output from switching drive circuit 147, a DC voltage stepped down to a voltage corresponding to the duty ratio is generated. That is, when the npn transistor 146 is turned on, current is supplied to the choke coil 149 , and when the npn transistor 146 is cut off, the electromotive force generated by the choke coil 149 causes the diode 148 to turn on and current to be supplied to the load 143 . A stable DC voltage is supplied to the load 143 by the action of the smoothing capacitor 150 .

負荷１４３は、受電機器１１２に備えられたバッテリを充電する充電回路を含んでいてもよい。
図１５は、ワイヤレス給電装置１１１の具体的な構成例を説明するための図解的な斜視図である。複数の出力電極１３２は、プラスチック等の絶縁材料で構成された電極保持板１５５に配列されて固定されている。より具体的には、電極保持板１５５の表面には、複数の出力電極１３２をそれぞれ埋設するための凹所１５６が所定の配列パターンで間隔をあけて形成されている。各凹所１５６に出力電極１３２が１つずつ埋設されて固定されている。その状態で、電極保持板１５５の表面には、絶縁材料からなるシート体１５７（図１５では明瞭化のために電極保持板１５５から分離した状態で表してある。）が貼り付けられ、これによって、出力電極１３２が凹所１５６内に保持されている。 The load 143 may include a charging circuit that charges the battery provided in the power receiving device 112 .
FIG. 15 is an illustrative perspective view for explaining a specific configuration example of the wireless power supply device 111. As shown in FIG. A plurality of output electrodes 132 are arranged and fixed to an electrode holding plate 155 made of an insulating material such as plastic. More specifically, recesses 156 for embedding the plurality of output electrodes 132 are formed on the surface of the electrode holding plate 155 at intervals in a predetermined array pattern. One output electrode 132 is embedded and fixed in each recess 156 . In this state, a sheet body 157 made of an insulating material (shown separated from the electrode holding plate 155 for clarity in FIG. 15) is attached to the surface of the electrode holding plate 155, thereby , the output electrode 132 is held in the recess 156 .

電極保持板１５５の裏面側には、出力電極１３２とともに共振回路１１５を形成するコイル１３１が保持されていて、出力電極１３２の裏面側に直付けされて電気的に接続されている。各コイル１３１の他方の出力端子はケーブル１５８を介して高周波回路１１３に接続されている。高周波回路１１３には、電源ケーブル１５９を介して直流電源１１６が接続されている。さらに、高周波回路１１３には、信号ケーブル１６０を介して駆動回路１１４が接続されている。 A coil 131 that forms the resonance circuit 115 together with the output electrode 132 is held on the back side of the electrode holding plate 155 and is directly attached to the back side of the output electrode 132 and electrically connected. The other output terminal of each coil 131 is connected to the high frequency circuit 113 via a cable 158 . A DC power supply 116 is connected to the high frequency circuit 113 via a power cable 159 . Furthermore, the drive circuit 114 is connected to the high frequency circuit 113 via a signal cable 160 .

図１６は、電極保持板１５５に対する出力電極１３２およびコイル１３１の取付構造例を説明するための図解的な拡大断面図である。出力電極１３２を収容する凹所１５６の底面には貫通孔１６１が形成されている。この貫通孔１６１をコイル１３１の一方の端子１３１Ａが貫通して、出力電極１３２の裏面にはんだ付けされている。こうして、コイル１３１が、出力電極１３２に対して、ケーブル等を介することなく直付けされており、コイル１３１と出力電極１３２との間のインダクタンスが最小化されている。具体的には、コイル１３１から引き出された端子１３１Ａの長さは５ｍｍ以下であることが好ましい。コイル１３１は、電極保持板１５５の裏面にボルト１６２によって固定された保持キャップ１６３によって保持されている。保持キャップ１６３には貫通孔１６４が形成されていて、この貫通孔からコイル１３１の他方の端子１３１Ｂが引き出されている。端子１３１Ｂにケーブル１５８の一端がはんだ付けされている。 FIG. 16 is an illustrative enlarged cross-sectional view for explaining an example of the mounting structure of the output electrode 132 and the coil 131 to the electrode holding plate 155. As shown in FIG. A through hole 161 is formed in the bottom surface of the recess 156 that accommodates the output electrode 132 . One terminal 131A of the coil 131 passes through the through hole 161 and is soldered to the rear surface of the output electrode 132 . Thus, the coil 131 is directly attached to the output electrode 132 without a cable or the like, and the inductance between the coil 131 and the output electrode 132 is minimized. Specifically, it is preferable that the length of the terminal 131A drawn out from the coil 131 is 5 mm or less. The coil 131 is held by a holding cap 163 fixed to the back surface of the electrode holding plate 155 with bolts 162 . A through hole 164 is formed in the holding cap 163, and the other terminal 131B of the coil 131 is drawn out from this through hole. One end of cable 158 is soldered to terminal 131B.

受電機器１１２は、電極保持板１５５の表面の任意の位置に置かれ、その状態で給電を受けることができる。すなわち、電極保持板１５５の表面に複数の出力電極１３２が広い範囲にわたって分布しているので、受電機器１１２の入力電極１３３は、いずれかの出力電極１３２と容量結合して、コンデンサ１３５を形成する。これにより、受電機器１１２は、共振回路１１５を介して、高周波回路１１３から高周波電力の供給を受けることができる。 The power receiving device 112 is placed at an arbitrary position on the surface of the electrode holding plate 155 and can receive power in that state. That is, since the plurality of output electrodes 132 are distributed over a wide range on the surface of the electrode holding plate 155, the input electrode 133 of the power receiving device 112 is capacitively coupled with any one of the output electrodes 132 to form a capacitor 135. . As a result, the power receiving device 112 can receive high-frequency power from the high-frequency circuit 113 via the resonance circuit 115 .

駆動回路１１４は、第１および第２スイッチング素子１２１，１２２を１ＭＨｚ以上の高周波域の駆動周波数（好ましくは共振回路１１５の共振周波数）で駆動する。これにより、高周波電力は、出力電極１３２および入力電極１３３によって形成されるコンデンサ１３５を通過して、受電機器１１２へと効率的に供給される。
受電機器１１２側に設けられる入力電極１３３は、少なくとも一対設けられればよいが、広い面積の電極保持板１５５の表面上のいずれの位置においても効率的な高周波給電を可能とするためには、複数対の入力電極１３３を受電機器１１２に設けることが好ましい。多数の入力電極１３３を設けることによって、電極保持板１５５の表面上のいずれの位置に受電機器１１２が置かれた場合であっても、出力電極１３２と入力電極１３３とによって形成されるコンデンサ１３５の容量をある程度一定にすることができる。これによって、共振回路１１５における共振を保証することができるので、高周波回路から受電機器１１２への効率的なワイヤレス給電が可能となる。とくに、第１および第２スイッチング素子１２１，１２２にＳｉＣ半導体のＭＯＳＦＥＴを適用して、大電力を高周波で伝達するには、共振回路１１５における共振を保証することが重要であり、この観点から、多数対の入力電極１３３を受電機器１１２に備えることが好ましい。 Drive circuit 114 drives first and second switching elements 121 and 122 at a drive frequency in a high frequency range of 1 MHz or higher (preferably the resonance frequency of resonance circuit 115). Thereby, the high-frequency power passes through the capacitor 135 formed by the output electrode 132 and the input electrode 133 and is efficiently supplied to the power receiving device 112 .
At least one pair of input electrodes 133 may be provided on the power receiving device 112 side. A pair of input electrodes 133 is preferably provided on the power receiving device 112 . By providing a large number of input electrodes 133, even when the power receiving device 112 is placed on any position on the surface of the electrode holding plate 155, the capacity of the capacitor 135 formed by the output electrodes 132 and the input electrodes 133 can be increased. The capacity can be made constant to some extent. As a result, resonance in the resonant circuit 115 can be guaranteed, and efficient wireless power feeding from the high-frequency circuit to the power receiving device 112 is possible. In particular, in order to apply SiC semiconductor MOSFETs to the first and second switching elements 121 and 122 and transmit high power at high frequencies, it is important to ensure resonance in the resonance circuit 115. From this point of view, Preferably, the power receiving device 112 is provided with multiple pairs of input electrodes 133 .

図１７は、高周波回路１１３の構成例を示す図解的な斜視図である。高周波回路１１３は、多層プリント配線基板１６７を有している。この多層プリント配線基板１６７に、第１スイッチング素子１２１、第２スイッチング素子１２２、高周波トランス１２３、共振インダクタ１２４、および平滑コンデンサ１２５が実装されている。多層プリント配線基板１６７は、絶縁層１６８，１６９，１７０と、絶縁層１６９，１７０を挟んで積層された第１～第３配線層１７１，１７２，１７３とを含む。すなわち、下側から順に、絶縁層１６８、第１配線層１７１、絶縁層１６９、第２配線層１７２、絶縁層１７０、第３配線層１７１の順に、絶縁層と配線層とが交互に積層されている。 FIG. 17 is an illustrative perspective view showing a configuration example of the high frequency circuit 113. As shown in FIG. The high frequency circuit 113 has a multilayer printed wiring board 167 . A first switching element 121 , a second switching element 122 , a high frequency transformer 123 , a resonance inductor 124 and a smoothing capacitor 125 are mounted on this multilayer printed wiring board 167 . The multilayer printed wiring board 167 includes insulating layers 168, 169, 170 and first to third wiring layers 171, 172, 173 laminated with the insulating layers 169, 170 interposed therebetween. In other words, the insulating layers and the wiring layers are alternately laminated in the order from the bottom side: the insulating layer 168, the first wiring layer 171, the insulating layer 169, the second wiring layer 172, the insulating layer 170, and the third wiring layer 171. ing.

図１８は、第１配線層１７１、第２配線層１７２および第３配線層１７３にそれぞれ形成された配線パターンの例を説明するための図解的な斜視図である。第１配線層１７１は、それぞれ矩形に形成された第１グランドパターン１７５および第２グランドパターン１７６を有している。第１および第２グランドパターン１７５，１７６は互いに絶縁されている。第１および第２グランドパターン１７５および１７６は、平面視において、多層プリント配線基板１６７のほぼ全域を占めるように形成されている。第２グランドパターン１７６は、多層プリント配線基板１６７の厚さ方向に沿って層間を貫通するビア２０８によって、第３配線層１７３に形成されたグランド用ランド２０９に接続されている。 FIG. 18 is an illustrative perspective view for explaining examples of wiring patterns respectively formed in the first wiring layer 171, the second wiring layer 172 and the third wiring layer 173. FIG. The first wiring layer 171 has a first ground pattern 175 and a second ground pattern 176 each having a rectangular shape. The first and second ground patterns 175, 176 are insulated from each other. The first and second ground patterns 175 and 176 are formed so as to occupy substantially the entire area of the multilayer printed wiring board 167 in plan view. The second ground pattern 176 is connected to ground lands 209 formed on the third wiring layer 173 by vias 208 penetrating between the layers along the thickness direction of the multilayer printed wiring board 167 .

第２配線層１７２には、第１分岐ライン１１９Ａおよび第２分岐ライン１１９Ｂにそれぞれ対応する第１電源電圧パターン１８１および第２電源電圧パターン１８２が互いに分離されて形成されている。第１および第２電源電圧パターン１８１，１８２は、平面視において、第１グランドパターン１７５から第２グランドパターン１７６に跨がり、かつ大部分が第１および第２グランドパターン１７５，１７６とオーバレイするように形成されている。 A first power supply voltage pattern 181 and a second power supply voltage pattern 182 corresponding to the first branch line 119A and the second branch line 119B, respectively, are formed on the second wiring layer 172 so as to be separated from each other. The first and second power supply voltage patterns 181 and 182 extend from the first ground pattern 175 to the second ground pattern 176 and mostly overlap the first and second ground patterns 175 and 176 in plan view. is formed in

第１電源電圧パターン１８１は、たとえば細長い長方形の帯状に形成されており、その一端付近の直上には、第３配線層１７３にランド１８３が形成されている。ランド１８３と第１電源電圧パターン１８１とはビア１８６を介して接続されている。ランド１８３には高周波トランス１２３の第１一次側巻線１２７の一端が接続されている。第１一次側巻線１２７の他端は、同じく第３配線層１７３に形成されたランド１８４に接続されている。第２電源電圧パターン１８２も、第１電源電圧パターン１８１と同様に、細長い長方形の帯状に形成されており、その一方端には、ビア１８７を介して、第３配線層１７３に形成されたランド１８５が接続されている。このランド１８５に、第２一次側巻線１２８の一方の端子が接続されている。第２一次側巻線１２８の他方の端子は、前述のランド１８４に接続されている。ランド１８４は、ビア１８８を介して、第１配線層１７１の第１グランドパターン１７５に接続されている。 The first power supply voltage pattern 181 is formed, for example, in the shape of an elongated rectangular band, and a land 183 is formed on the third wiring layer 173 just above one end of the pattern. Land 183 and first power supply voltage pattern 181 are connected through via 186 . One end of the first primary winding 127 of the high frequency transformer 123 is connected to the land 183 . The other end of the first primary winding 127 is connected to a land 184 also formed on the third wiring layer 173 . Similarly to the first power supply voltage pattern 181, the second power supply voltage pattern 182 is also formed in the shape of an elongated rectangular strip. 185 are connected. One terminal of the second primary winding 128 is connected to the land 185 . The other terminal of the second primary winding 128 is connected to the aforementioned land 184 . Land 184 is connected to first ground pattern 175 of first wiring layer 171 through via 188 .

高周波トランス１２３の二次側巻線１２９は、第１および第２一次側巻線１２７，１２８と磁気的に結合されるように、それらの近傍において多層プリント配線基板１６７の表面に実装されている。第３配線層１７３は、二次側巻線１２９の一端に接続されたランド１９１と、二次側巻線１２９に接続された別のランド１９２とを有している。これらのランド１９１，１９２は、ケーブル１５８を介して電極保持板１５５に保持されたコイル１３１に電気的に接続されることになる（図１５参照）。 The secondary winding 129 of the high frequency transformer 123 is mounted on the surface of the multilayer printed wiring board 167 in the vicinity of the first and second primary windings 127, 128 so as to be magnetically coupled. . The third wiring layer 173 has a land 191 connected to one end of the secondary winding 129 and another land 192 connected to the secondary winding 129 . These lands 191 and 192 are electrically connected to the coil 131 held by the electrode holding plate 155 via the cable 158 (see FIG. 15).

第３配線層１７３には、さらに、共振インダクタ１２４の一対の端子が接続されるランド１７７，１７８が形成されている。ランド１７７は多層プリント配線基板１６７の厚さ方向に層間を貫通するビア１７９によって第１グランドパターン１７５に接続されている。もう１つのランド１７８は、多層プリント配線基板１６７の厚さ方向に層間を貫通するビア１８０によって第２グランドパターン１７６に接続されている。共振インダクタ１２４の一対の端子は、ランド１７７，１７８にはんだ付けされ、これによって多層プリント配線基板１６７上に共振インダクタ１２４が実装されている。こうして、第１グランドパターン１７５と第２グランドパターン１７６との間に共振インダクタ１２４が電気的に介装されることになる。 Lands 177 and 178 to which a pair of terminals of the resonance inductor 124 are connected are further formed on the third wiring layer 173 . Land 177 is connected to first ground pattern 175 by via 179 penetrating between layers in the thickness direction of multilayer printed wiring board 167 . Another land 178 is connected to the second ground pattern 176 by a via 180 penetrating between layers in the thickness direction of the multilayer printed wiring board 167 . A pair of terminals of resonant inductor 124 are soldered to lands 177 and 178 , thereby mounting resonant inductor 124 on multilayer printed wiring board 167 . In this way, the resonance inductor 124 is electrically interposed between the first ground pattern 175 and the second ground pattern 176 .

平滑コンデンサ１２５は、第３配線層１７３に形成されたランド１９５，１９６に一対の端子がそれぞれはんだ付けされて多層プリント配線基板１６７上に実装されている。ランド１９５は、ビア１８９を介して第１電源電圧パターン１８１に接続されており、ランド１９６は別のビア１９０を介して第２電源電圧パターン１８２に接続されている。
第１電源電圧パターン１８１において第１一次側巻線１２７とは反対側の端部は、幅狭に形成されており、これによって、第１電源電圧パターン１８１には平面視矩形の切り欠き部１８１ａが形成されている。同様に、第２電源電圧パターン１８２は、第２一次側巻線１２８とは反対側の端部に幅狭部を有していて、これにより平面視矩形の切り欠き部１８２ａが形成されている。第２配線層１７２は、第１および第２電源電圧パターン１８１，１８２から分離された第３電源電圧パターン２００を有している。第３電源電圧パターン２００は、切り欠き部１８１ａ，１８２ａにそれぞれ入り込む第１接続部１９８および第２接続部１９９を有している。 The smoothing capacitor 125 is mounted on the multilayer printed wiring board 167 by soldering a pair of terminals to lands 195 and 196 formed on the third wiring layer 173 . Land 195 is connected to first power supply voltage pattern 181 through via 189 and land 196 is connected to second power supply voltage pattern 182 through another via 190 .
The end of the first power supply voltage pattern 181 on the side opposite to the first primary winding 127 is formed to have a narrow width. is formed. Similarly, the second power supply voltage pattern 182 has a narrow portion at the end opposite to the second primary winding 128, forming a rectangular notch 182a in plan view. . The second wiring layer 172 has a third power supply voltage pattern 200 separated from the first and second power supply voltage patterns 181,182. The third power supply voltage pattern 200 has a first connection portion 198 and a second connection portion 199 that enter into the notches 181a and 182a, respectively.

第１電源電圧パターン１８１の幅狭部の直上には、第３配線層１７３にソース用ランド２０１が形成されており、ビア２１１を介して第１電源電圧パターン１８１に接続されている。また、第３電源電圧パターン２００の第１接続部１９８の直上には、第３配線層１７３にドレイン用ランド２０２が形成されていて、ビア２１２を介して第１接続部１９８に接続されている。ドレイン用ランド２０２の側方には帯状に形成されたゲート用ランド２０３の一端部が位置している。ソース用ランド２０１、ドレイン用ランド２０２、およびゲート用ランド２０３の端部には、第１スイッチング素子１２１のソースリード２７、ドレインリード２８およびゲートリード２６がはんだ付されて接合されている。これにより、第１スイッチング素子１２１が多層プリント配線基板１６７上に実装されている。 A source land 201 is formed in the third wiring layer 173 directly above the narrow portion of the first power supply voltage pattern 181 and connected to the first power supply voltage pattern 181 via a via 211 . A drain land 202 is formed in the third wiring layer 173 directly above the first connection portion 198 of the third power supply voltage pattern 200 and is connected to the first connection portion 198 via a via 212 . . One end of a belt-shaped gate land 203 is positioned on the side of the drain land 202 . Source lead 27 , drain lead 28 and gate lead 26 of first switching element 121 are soldered to the ends of source land 201 , drain land 202 and gate land 203 . Thereby, the first switching element 121 is mounted on the multilayer printed wiring board 167 .

同様に、第２電源電圧パターン１８２の幅狭部の直上には、第３配線層１７３にソース用ランド２０５が形成されており、ビア２１５を介して第２電源電圧パターン１８２に接続されている。さらに、第３電源電圧パターン２００の第２接続部１９９の直上において第３配線層１７３には、ドレイン用ランド２０６が形成されており、ビア２１６を介して第２接続部１９９に接続されている。ドレイン用ランド２０６の側方には、帯状に形成されたゲート用ランド２０７の一端部が位置している。ソース用ランド２０５、ドレイン用ランド２０６およびゲート用ランド２０７の端部には、第２スイッチング素子１２２のソースリード２７、ドレインリード２８およびゲートリード２６がそれぞれはんだ付けされて接続されている。これにより、第２スイッチング素子１２２が、多層プリント配線基板１６７の表面に実装されている。 Similarly, a source land 205 is formed on the third wiring layer 173 directly above the narrow portion of the second power supply voltage pattern 182 and connected to the second power supply voltage pattern 182 via a via 215 . . Furthermore, a drain land 206 is formed in the third wiring layer 173 directly above the second connection portion 199 of the third power supply voltage pattern 200 and is connected to the second connection portion 199 via a via 216 . . One end of a strip-shaped gate land 207 is positioned on the side of the drain land 206 . Source lead 27, drain lead 28 and gate lead 26 of second switching element 122 are connected by soldering to the ends of source land 205, drain land 206 and gate land 207, respectively. Thereby, the second switching element 122 is mounted on the surface of the multilayer printed wiring board 167 .

第３電源電圧パターン２００の一端部の直上には、第３配線層１７３に、電源接続用ランド２１０が形成されており、ビア２１７を介して電源電圧パターン２００に接続されている。
ゲート用ランド２０３，２０７には、信号ケーブル１６０（図１５参照）が接続される。また、電源接続用ランド２１０およびグランド用ランド２０９には、電源ケーブル１５９（図１５参照）が接続される。 A power supply connection land 210 is formed in the third wiring layer 173 directly above one end of the third power supply voltage pattern 200 and connected to the power supply voltage pattern 200 via a via 217 .
A signal cable 160 (see FIG. 15) is connected to the gate lands 203 and 207 . A power cable 159 (see FIG. 15) is connected to the power connection land 210 and the ground land 209 .

図１３から理解されるとおり、第１および第２分岐ライン１１９Ａおよび１１９Ｂに流れる電流の方向と、グランドライン１２０に流れる電流の方向とは逆向きになる。そこで、第１および第２分岐ライン１１９Ａおよび１１９Ｂとグランドライン１２０とを互いに平行にしておくことによって、これらの間の相互インダクタンスを低減することができる。図１７および図１８に示した構成では、第１配線層１７１の第１および第２グランドパターン１７５，１７６にオーバレイするように、第２配線層１７２の第１、第２および第３電源電圧パターン１８１，１８２，２００が形成されている。これによって、第１および第２分岐ライン１１９Ａ，１１９Ｂとグランドライン１２０との大部分を平行にすることができるので、相互インダクタンスを低減できる。これによって、高周波回路１１３の寄生インピーダンスを小さくすることができるので、ケーブル１５８（図１５参照）のインピーダンスと高周波回路１１３のインピーダンスとを整合させることができ、効率の一層の向上を図ることができる。 As understood from FIG. 13, the direction of the current flowing through the first and second branch lines 119A and 119B and the direction of the current flowing through the ground line 120 are opposite. Therefore, mutual inductance between the first and second branch lines 119A and 119B and the ground line 120 can be reduced by making them parallel to each other. In the configuration shown in FIGS. 17 and 18, the first, second and third power supply voltage patterns of the second wiring layer 172 are overlaid on the first and second ground patterns 175, 176 of the first wiring layer 171. 181, 182, 200 are formed. As a result, most of the first and second branch lines 119A and 119B and the ground line 120 can be made parallel, thereby reducing mutual inductance. As a result, the parasitic impedance of the high-frequency circuit 113 can be reduced, so that the impedance of the cable 158 (see FIG. 15) and the impedance of the high-frequency circuit 113 can be matched, and the efficiency can be further improved. .

図１９は、図１５および図１６に示した電極保持板１５５に代えて用いることができる電極保持板２２０の構造例を示す部分拡大断面図である。電極保持板２２０は、プリント配線基板としての基本形態を有しており、その一方表面に出力電極１３２を構成する薄膜電極が形成されている。そして、電極保持板２２０の他方の表面にコイル１３１が実装されている。コイル１３１の一方の端子１３１Ａは、電極保持板２２０の他方表面に形成されたランド２２１にはんだ付けされている。ランド２２１は、電極保持板２２０に形成された貫通ビア２２２を介して出力電極１３２としての薄膜電極に接続されている。このような構成によっても、出力電極１３２およびコイル１３１を電極保持板２２０に共通に保持し、かつコイル１３１と出力電極１３２とを５ｍｍ以下の配線長で互いに電気的に接続することができる。 FIG. 19 is a partially enlarged sectional view showing a structural example of an electrode holding plate 220 that can be used in place of the electrode holding plate 155 shown in FIGS. 15 and 16. FIG. The electrode holding plate 220 has a basic form as a printed wiring board, and a thin film electrode forming the output electrode 132 is formed on one surface thereof. A coil 131 is mounted on the other surface of the electrode holding plate 220 . One terminal 131 A of coil 131 is soldered to land 221 formed on the other surface of electrode holding plate 220 . The land 221 is connected to a thin film electrode as the output electrode 132 through a through via 222 formed in the electrode holding plate 220 . With such a configuration as well, the output electrode 132 and the coil 131 can be commonly held by the electrode holding plate 220, and the coil 131 and the output electrode 132 can be electrically connected to each other with a wiring length of 5 mm or less.

以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、第１の実施形態では、降圧型のＤＣ／ＤＣコンバータを例示したが、昇圧型のＤＣ／ＤＣコンバータにこの発明を適用してもよい。さらに、その他のスイッチング電源に対しても、この発明を適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Although one embodiment of the present invention has been described above, the present invention can also be implemented in other forms. For example, in the first embodiment, a step-down DC/DC converter was exemplified, but the present invention may be applied to a step-up DC/DC converter. Furthermore, the present invention can also be applied to other switching power supplies.
In addition, various design changes can be made within the scope of the matters described in the claims.

この明細書および添付図面から抽出され得る特徴の例を以下に記す。
項１．活性領域がＳｉＣ半導体からなるＭＩＳＦＥＴ(Metal-Insulator-Semiconductor
Field-Effect-Transistor)で構成されたスイッチング素子を有し、前記スイッチング素子が１ＭＨｚ以上の駆動周波数で駆動され、かつスイッチング時の電圧変化速度が５×１０９Ｖ／秒以上である、高速スイッチング動作回路。 Examples of features that can be extracted from this specification and the accompanying drawings are given below.
Section 1. MISFET (Metal-Insulator-Semiconductor) whose active region is made of SiC semiconductor
Field-Effect-Transistor), wherein the switching element is driven at a driving frequency of 1 MHz or more, and a voltage change speed during switching is 5 × 10 9 V / sec or more. operating circuit.

項２．前記ＭＩＳＦＥＴが、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有している、項１に記載の高速スイッチング動作回路。
項３．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ以上である、項１または項２に記載の高速スイッチング動作回路。 Section 2. The MISFET has a trench gate structure including a trench formed in the active region, an insulating film covering the bottom and wall surfaces of the trench, and a gate electrode facing the active region through the insulating film. Item 2. The high-speed switching operation circuit according to Item 1, wherein the high-speed switching operation circuit.
Item 3. Item 3. The high-speed switching operation circuit according to item 1 or item 2, wherein the operating voltage of the MISFET is 100 V or higher.

項４．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖである、項１～３のいずれか一項に記載の高速スイッチング動作回路。
項５．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項１～４のいずれか一項に記載の高速スイッチング動作回路。 Section 4. 4. The high-speed switching operation circuit according to any one of items 1 to 3, wherein the operating voltage of the MISFET is 100V to 300V.
Item 5. 5. The high-speed switching operation circuit according to any one of items 1 to 4, wherein the insulation film has a bottom surface covering portion that covers the bottom surface of the trench and is thicker than a wall surface covering portion that covers the wall surface of the trench. .

項６．前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項１～５のいずれか一項に記載の高速スイッチング動作回路。
項７．前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満であり、かつ前記ＭＩＳＦＥＴの帰還容量が４００ｐＦ未満である、項１～６のいずれか一項に記載の高速スイッチング動作回路。 Item 6. 6. The high-speed switching operation circuit according to any one of items 1 to 5, wherein the breakdown voltage of the MISFET is 900V or higher.
Item 7. The input capacitance of the MISFET is less than 700 pF and the output capacitance of the MISFET is less than 700 pF when the voltage between the drain and the source of the MISFET is set to 0.1 V and a signal with an oscillation frequency of 1 MHz is applied to the gate of the MISFET for measurement. is less than 600 pF, and the feedback capacitance of said MISFET is less than 400 pF.

項８．前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である、項１～７のいずれか一項に記載の高速スイッチング動作回路。
項９．前記ＭＩＳＦＥＴは、オン抵抗Ｒonと全ゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、項１～８のいずれか一項に記載の高速スイッチング動作回路。 Item 8. 8. The high-speed switching operation circuit according to any one of items 1 to 7, wherein the on-resistance of the MISFET is 4 mΩcm 2 or less when the voltage between the gate and the source of the MISFET is 18V.
Item 9. 9. The high-speed switching operation circuit according to any one of items 1 to 8, wherein the MISFET has a figure of merit Ron·Qg, which is the product of an on-resistance Ron and a total gate charge amount Qg, of less than 5ΩnC.

項１０．前記ＭＩＳＦＥＴの寄生ゲート抵抗が３０Ω以下である、項１～９のいずれか一項に記載の高速スイッチング動作回路。
項１１．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されており、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項１～１０のいずれか一項に記載の高速スイッチング動作回路。 Item 10. 10. The high-speed switching operation circuit according to any one of items 1 to 9, wherein the MISFET has a parasitic gate resistance of 30Ω or less.
Item 11. The MISFET comprises a chip having a gate electrode and a source electrode on one surface of the active region and a drain electrode on the other surface, and the chip is mounted face-up with the drain electrode bonded to a support substrate. A gate wire and a source wire are connected to the gate electrode and the source electrode, respectively, the gate wire has a diameter of 100 μm or more and a length of 5 mm or less, and the source wire has a diameter of 300 μm or more and a length of 5 mm or less. 11. The high-speed switching operation circuit according to any one of items 1 to 10, wherein:

項１２．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項１～１０のいずれか一項に記載の高速スイッチング動作回路。
項１３．前記スイッチング素子に一端が接続されたチョークコイルを有する、項１～１２のいずれか一項に記載の高速スイッチング動作回路。 Item 12. The MISFET comprises a chip having a gate electrode and a source electrode on one surface of the active region and a drain electrode on the other surface. A fast switching operation circuit according to any one of clauses 1 to 10 implemented.
Item 13. 13. The high-speed switching operation circuit according to any one of items 1 to 12, having a choke coil having one end connected to the switching element.

項１４．電源電圧ラインとグランドラインとが互いに平行に形成されている、項１～１３のいずれか一項に記載の高速スイッチング動作回路。
項１５．前記グランドラインが形成された第１配線層と、前記電源電圧ラインが前記グランドラインにオーバレイするように形成された第２配線層とを含む多層配線基板上に前記ＭＩＳＦＥＴが実装されている、項１４に記載の高速スイッチング動作回路。 Item 14. 14. The high-speed switching operation circuit according to any one of items 1 to 13, wherein the power supply voltage line and the ground line are formed parallel to each other.
Item 15. wherein the MISFET is mounted on a multi-layer wiring board including a first wiring layer formed with the ground line and a second wiring layer formed so that the power supply voltage line is overlaid on the ground line. 15. The high-speed switching operation circuit according to 14.

項１６．入力電極を有する受電機器に対してワイヤレスで電力を供給するためのワイヤレス給電装置であって、活性領域がＳｉＣ半導体からなり、スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上であるスイッチング素子と、前記スイッチング素子と高周波トランスとを含む高周波回路と、前記高周波回路に接続された共振回路と、前記スイッチング素子を１ＭＨｚ以上の駆動周波数で駆動する駆動回路と、前記入力電極にギャップを介して容量結合することにより、前記高周波回路から前記受電機器に高周波電力を供給するための複数の出力電極とを含む、ワイヤレス給電装置。 Item 16. A wireless power supply device for wirelessly supplying power to a power receiving device having an input electrode, wherein the active region is made of a SiC semiconductor, and the voltage change speed during switching is 5×10 9 V/sec or more. a high-frequency circuit including an element, the switching element, and a high-frequency transformer; a resonant circuit connected to the high-frequency circuit; a driving circuit for driving the switching element at a driving frequency of 1 MHz or higher; and a plurality of output electrodes for supplying high-frequency power from the high-frequency circuit to the power receiving device by capacitively coupling with each other.

項１７．一つの実施形態では、前記ワイヤレス給電装置は、絶縁材料で構成され、前記複数の出力電極を保持した電極保持板をさらに含む。
項１８．一つの実施形態では、前記共振回路は、前記電極保持板に保持され、一端が前記出力電極に接続され、他端が前記高周波回路に接続されたコイルを含む。
項１９．一つの実施形態では、前記電極保持板の表面側に前記出力電極が固定されており、前記電極保持板の裏面側に前記コイルが保持されており、前記出力電極の裏面側に前記コイルの前記一端が直付けされている。 Item 17. In one embodiment, the wireless power supply device further includes an electrode holding plate made of an insulating material and holding the plurality of output electrodes.
Item 18. In one embodiment, the resonance circuit includes a coil held by the electrode holding plate, one end of which is connected to the output electrode, and the other end of which is connected to the high-frequency circuit.
Item 19. In one embodiment, the output electrode is fixed to the front surface side of the electrode holding plate, the coil is held to the rear surface side of the electrode holding plate, and the coil is attached to the rear surface side of the output electrode. One end is straight attached.

項２０．一つの実施形態では、前記出力電極が、前記電極保持板の一方表面に形成された薄膜電極であり、前記電極保持板の他方表面にランドが形成されており、このランドが前記電極保持板に形成された貫通ビアを介して前記薄膜電極に接続されており、前記ランドに前記コイルの前記一端が半田付けされている。
項２１．一つの実施形態では、前記スイッチング素子が、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有しているＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)である。 Item 20. In one embodiment, the output electrode is a thin film electrode formed on one surface of the electrode holding plate, a land is formed on the other surface of the electrode holding plate, and the land is attached to the electrode holding plate. It is connected to the thin-film electrode through the formed through via, and the one end of the coil is soldered to the land.
Item 21. In one embodiment, the switching element includes a trench formed in the active region, an insulating film covering a bottom surface and wall surfaces of the trench, and a gate electrode facing the active region through the insulating film. , a MISFET (Metal-Insulator-Semiconductor Field-Effect-Transistor) having a trench gate structure.

項２２．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚いことが好ましい。
項２３．一つの実施形態においては、前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である。
項２４．一つの実施形態においては、前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満であり、かつ前記ＭＩＳＦＥＴの帰還容量が４００ｐＦ未満である。 Item 22. Preferably, in the insulating film, the thickness of the bottom surface covering portion covering the bottom surface of the trench is thicker than the thickness of the wall surface covering portion covering the wall surface of the trench.
Item 23. In one embodiment, the operating voltage of the MISFET is 100V to 300V, and the breakdown voltage of the MISFET is 900V or higher.
Item 24. In one embodiment, the input capacitance of the MISFET is less than 700 pF when the voltage between the drain and the source of the MISFET is set to 0.1 V and the input capacitance of the MISFET is measured by applying a signal with an oscillation frequency of 1 MHz to the gate of the MISFET. and the output capacitance of the MISFET is less than 600 pF, and the feedback capacitance of the MISFET is less than 400 pF.

項２５．一つの実施形態においては、前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である。
項２６．一つの実施形態においては、前記ＭＩＳＦＥＴは、オン抵抗Ｒonと全ゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である。
項２７．前記ＭＩＳＦＥＴの寄生ゲート抵抗は、３０Ω以下であることが好ましい。 Item 25. In one embodiment, the on-resistance of the MISFET is 4 mΩcm 2 or less when the gate-source voltage of the MISFET is 18V.
Item 26. In one embodiment, the MISFET has a figure of merit Ron·Qg, which is the product of the on-resistance Ron and the total gate charge Qg, of less than 5ΩnC.
Item 27. The parasitic gate resistance of the MISFET is preferably 30Ω or less.

項２８．一つの実施形態においては、前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板（たとえばリードフレームのアイランド）に接合したフェースアップ方式で前記チップが実装されており、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である。 Item 28. In one embodiment, the MISFET comprises a chip having a gate electrode and a source electrode on one surface of the active region and a drain electrode on the other surface, and the drain electrode is formed on a support substrate (for example, an island of a lead frame). ), and a gate wire and a source wire are connected to the gate electrode and the source electrode, respectively, and the gate wire has a diameter of 100 μm or more and a length of 5 mm or less. , the source wire has a diameter greater than or equal to 300 μm and a length less than or equal to 5 mm;

項２９．別の実施形態においては、前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板（たとえばリードフレームのアイランド）に接合したフェースダウン方式で前記チップが実装されている。
項３０．一つの実施形態においては、前記高周波トランスの一端が前記スイッチング素子に接続されており、前記高周波トランスに繋がる共振インダクタがさらに備えられている。 Item 29. In another embodiment, the MISFET comprises a chip having a gate electrode and a source electrode on one surface of the active region and a drain electrode on the other surface, and the gate electrode and the source electrode are connected to a support substrate (for example, a lead electrode). The chip is mounted by a face-down method bonded to the frame island).
Item 30. In one embodiment, one end of the high frequency transformer is connected to the switching element, and a resonance inductor connected to the high frequency transformer is further provided.

項３１．一つの実施形態においては、前記スイッチング素子の一端に繋がる電源電圧ラインと、前記高周波トランスを介して前記スイッチング素子の他端に繋がるグランドラインとが互いに平行な部分を有するように形成されている。
項３２．一つの実施形態においては、前記グランドラインが形成された第１配線層と、前記電源電圧ラインが前記グランドラインにオーバレイするように形成された第２配線層とを含む多層配線基板上に前記ＭＩＳＦＥＴが実装されている。 Item 31. In one embodiment, a power supply voltage line connected to one end of the switching element and a ground line connected to the other end of the switching element via the high-frequency transformer are formed to have portions parallel to each other.
Item 32. In one embodiment, the MISFET is formed on a multi-layer wiring board including a first wiring layer in which the ground line is formed and a second wiring layer in which the power supply voltage line is formed to overlay the ground line. is implemented.

項３３．交流電圧を整流して直流電圧を出力するＡＣ／ＤＣ電源回路であって、一次側巻線および二次側巻線を有する高周波トランスと、前記一次側巻線に接続され活性領域がＳｉＣ半導体からなり、スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上であるスイッチング素子と、前記スイッチング素子を１ＭＨｚ以上の駆動周波数で駆動する駆動回路と、前記二次側巻線に接続された整流素子と、を含む、ＡＣ／ＤＣ電源回路。 Item 33. An AC/DC power supply circuit that rectifies an AC voltage and outputs a DC voltage, comprising: a high-frequency transformer having a primary winding and a secondary winding; and an active region connected to the primary winding and made of a SiC semiconductor. A switching element having a voltage change rate of 5×10 9 V/sec or more during switching, a driving circuit for driving the switching element at a driving frequency of 1 MHz or more, and a rectifier connected to the secondary winding An AC/DC power supply circuit, comprising:

項３４．一つの実施形態では、前記一次側巻線の両端にそれぞれ接続された一対の電圧ラインの一方に前記スイッチング素子が直列に接続されている。
項３５．一つの実施形態では、前記二次側巻線の両端にそれぞれ接続された一対の出力電圧ラインの間に接続された平滑用コンデンサがさらに備えられる。
項３６．その他、スイッチング素子に関して、前記ワイヤレス給電装置の場合について説明したのと同様に、様々な形態での実施が可能である。 Item 34. In one embodiment, the switching element is connected in series to one of a pair of voltage lines respectively connected to both ends of the primary winding.
Item 35. In one embodiment, there is further provided a smoothing capacitor connected between a pair of output voltage lines respectively connected to both ends of the secondary winding.
Item 36. In addition, regarding the switching element, implementation in various forms is possible in the same manner as described in the case of the wireless power supply device.

項３７．負荷に電流を供給するスイッチング電源回路であって、
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を４００ｋＨｚ以上の駆動周波数で駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給する平滑回路と、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有するＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング電源回路。 Item 37. A switching power supply circuit that supplies current to a load,
a switching element whose active region is made of a SiC semiconductor;
a drive circuit that drives the switching element at a drive frequency of 400 kHz or higher;
a smoothing circuit for smoothing a current corresponding to the current flowing through the switching element and supplying it to a load;
The switching element has a trench gate structure including a trench formed in the active region, an insulating film covering the bottom surface and wall surfaces of the trench, and a gate electrode facing the active region through the insulating film. is a MISFET;
The switching power supply circuit, wherein the MISFET has a figure of merit Ron·Qg, which is a product of an on-resistance Ron and a gate charge amount Qg, of less than 5ΩnC.

項３８．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項３７に記載のスイッチング電源回路。
項３９．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項３７または３８に記載のスイッチング電源回路。
項４０．前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満であり、かつ前記ＭＩＳＦＥＴの帰還容量が４００ｐＦ未満である、項３７～３９のいずれか一項に記載のスイッチング電源回路。 Item 38. Item 38. A switching power supply circuit according to Item 37, wherein the insulation film has a bottom surface covering portion that covers the bottom surface of the trench and is thicker than a wall surface covering portion that covers the wall surface of the trench.
Item 39. 39. A switching power supply circuit according to Item 37 or 38, wherein the operating voltage of the MISFET is 100V to 300V, and the breakdown voltage of the MISFET is 900V or higher.
Item 40. The input capacitance of the MISFET is less than 700 pF and the output capacitance of the MISFET is less than 700 pF when the voltage between the drain and the source of the MISFET is set to 0.1 V and a signal with an oscillation frequency of 1 MHz is applied to the gate of the MISFET for measurement. is less than 600 pF, and the feedback capacitance of said MISFET is less than 400 pF.

項４１．前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である、項３７～４０のいずれか一項に記載のスイッチング電源回路。
項４２．前記ＭＩＳＦＥＴの寄生ゲート抵抗が３０Ω以下である、項３７～４１のいずれか一項に記載のスイッチング電源回路。 Item 41. 41. The switching power supply circuit according to any one of Items 37 to 40, wherein the on-resistance of the MISFET is 4 mΩcm 2 or less when the gate-source voltage of the MISFET is 18V.
Item 42. 42. The switching power supply circuit according to any one of items 37 to 41, wherein the MISFET has a parasitic gate resistance of 30Ω or less.

項４３．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されている、項３７～４２のいずれか一項に記載のスイッチング電源回路。
項４４．前記ＭＩＳＦＥＴは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項４３に記載のスイッチング電源回路。 Item 43. The MISFET comprises a chip having a gate electrode and a source electrode on one surface of the active region and a drain electrode on the other surface, and the chip is mounted face-up with the drain electrode bonded to a support substrate. Item 43. The switching power supply circuit according to any one of Items 37 to 42, wherein
Item 44. In the MISFET, a gate wire and a source wire are connected to the gate electrode and the source electrode, respectively, the gate wire has a diameter of 100 μm or more and a length of 5 mm or less, and the source wire has a diameter of 300 μm or more and a length of 44. A switching power supply circuit according to Item 43, which is 5 mm or less.

項４５．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項３７～４２のいずれか一項に記載のスイッチング電源回路。
項４６．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項４３～４５のいずれか一項に記載のスイッチング電源回路。 Item 45. The MISFET comprises a chip having a gate electrode and a source electrode on one surface of the active region and a drain electrode on the other surface. 43. A switching power supply circuit according to any one of clauses 37-42, implemented.
Item 46. The switching element has a gate lead to which the gate electrode is connected, a source lead to which the source electrode is connected, and a drain lead to which the drain electrode is connected,
46. A switching power supply circuit according to any one of Items 43 to 45, wherein said gate lead, said source lead and said drain lead are arranged on the same plane.

項４７．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記ＭＩＳＦＥＴを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項４５に記載のスイッチング電源回路。 Item 47. The switching element has a gate lead to which the gate electrode is connected, a source lead to which the source electrode is connected, and a drain lead to which the drain electrode is connected,
the gate lead, the source lead and the drain lead are arranged on the same plane,
Item 46. The item 45, wherein the source lead integrally has a chip supporting portion for supporting the MISFET, and the source electrode is die-bonded to the chip supporting portion using a die bonding material. switching power supply circuit.

項４８．前記チップ支持部には、前記ゲートリードから前記ＭＩＳＦＥＴの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、項４７に記載のスイッチング電源回路。
項４９．前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項４８に記載のスイッチング電源回路。 Item 48. 48. A switching power supply circuit according to Item 47, wherein the chip supporting portion is formed with a notch corresponding to a path from the gate lead to the gate electrode of the MISFET.
Item 49. Item 49. A switching power supply circuit according to Item 48, wherein the gate lead is integrally formed with a gate lead extension extending along the region defined by the notch.

項５０．前記ゲートリードの延長部の先端部は、前記ＭＩＳＦＥＴの前記ゲート電極に対向する位置に達している、項４９に記載のスイッチング電源回路。
項５１．前記先端部に、ダイボンディング材を用いて前記ＭＩＳＦＥＴの前記ゲート電極がダイボンディングされている、項５０に記載のスイッチング電源回路。
項５２．ＳｉＣ基板と、
前記ＳｉＣ基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成され、その側面がテーパーを有するように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、
平面視において、前記ゲートトレンチから前記ゲート上絶縁膜の端部までの領域よりも広く形成されたソース領域と、を含む、スイッチング素子であって、
前記スイッチング素子のオン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング素子。 Item 50. 50. A switching power supply circuit according to Item 49, wherein the tip of the extended portion of the gate lead reaches a position facing the gate electrode of the MISFET.
Item 51. Item 51. A switching power supply circuit according to Item 50, wherein the gate electrode of the MISFET is die-bonded to the tip using a die-bonding material.
Item 52. a SiC substrate;
a gate trench formed in the SiC substrate;
a gate insulating film covering the bottom and side surfaces of the gate trench;
a buried gate buried in the gate trench via the gate insulating film;
an on-gate insulating film formed to cover the buried gate and having a tapered side surface;
an electrode formed to cover the on-gate insulating film;
and a source region formed to be wider than a region from the gate trench to an edge of the on-gate insulating film in a plan view, the switching element comprising:
A switching element, wherein a figure of merit Ron·Qg represented by a product of an on-resistance Ron and a gate charge amount Qg of the switching element is less than 5ΩnC.

項５３．寄生ゲート抵抗が３０Ω以下である、項５２に記載のスイッチング素子。
項５４．ゲート－ソース間電圧が１８Ｖのときの前記オン抵抗が４ｍΩｃｍ２以下である、項５２または５３に記載のスイッチング素子。
項５５．動作電圧が１００Ｖ～３００Ｖであり、破壊電圧が９００Ｖ以上である、項５２～５４のいずれか一項に記載のスイッチング素子。 Item 53. 53. A switching element according to Clause 52, having a parasitic gate resistance of 30[Omega] or less.
Item 54. 54. A switching element according to Item 52 or 53, wherein the on-resistance at a gate-source voltage of 18V is 4 mΩcm 2 or less.
Item 55. 55. The switching element according to any one of items 52 to 54, which has an operating voltage of 100V to 300V and a breakdown voltage of 900V or more.

項５６．平面視において、複数の前記ソース領域が一方向に沿って配列されている、項５２～５５のいずれか一項に記載のスイッチング素子。
項５７．負荷に電流を供給するスイッチング電源回路であって、
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を駆動（好ましくは４００ｋＨｚ以上の駆動周波数で駆動）する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)であり、
前記ＭＩＳＦＥＴは、オン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、
前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング電源回路。 Item 56. 56. The switching element according to any one of Items 52 to 55, wherein the plurality of source regions are arranged along one direction in plan view.
Item 57. A switching power supply circuit that supplies current to a load,
a switching element whose active region is made of a SiC semiconductor;
a drive circuit that drives the switching element (preferably at a drive frequency of 400 kHz or higher);
a capacitor that smoothes a current corresponding to the current flowing through the switching element and supplies it to a load,
The switching element includes a trench formed in the active region, an insulating film covering a bottom surface and a wall surface of the trench, a buried gate buried in the trench through the insulating film, and the buried gate. A MISFET (Metal-Insulator-Semiconductor Field-Effect-Transistor) having a trench gate structure, including an on-gate insulating film formed as described above and an electrode formed to cover the on-gate insulating film,
The MISFET has an on-resistance normalized by area of 4 mΩcm 2 or less when turned on,
The switching power supply circuit, wherein the MISFET has an input capacitance of less than 700 pF, an output capacitance of less than 600 pF, and a feedback capacitance of less than 400 pF.

項５８．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項５７に記載のスイッチング電源回路。
項５９．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項５７または５８に記載のスイッチング電源回路。
項６０．前記ＭＩＳＦＥＴの寄生ゲート抵抗が３０Ω以下である、項５７～５９のいずれか一項に記載のスイッチング電源回路。 Item 58. Item 58. A switching power supply circuit according to Item 57, wherein the insulation film has a bottom surface covering portion that covers the bottom surface of the trench and is thicker than a wall surface covering portion that covers the wall surface of the trench.
Item 59. 59. A switching power supply circuit according to Item 57 or 58, wherein the operating voltage of the MISFET is 100V to 300V, and the breakdown voltage of the MISFET is 900V or higher.
Item 60. 60. The switching power supply circuit according to any one of Items 57 to 59, wherein the MISFET has a parasitic gate resistance of 30Ω or less.

項６１．前記ＭＩＳＦＥＴは、前記活性領域の一方表面側にゲート電極およびソース電極を有し、他方表面側にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されている、項５７～６０のいずれか一項に記載のスイッチング電源回路。
項６２．前記ＭＩＳＦＥＴは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項６１に記載のスイッチング電源回路。 Item 61. The MISFET comprises a chip having a gate electrode and a source electrode on one surface side of the active region and a drain electrode on the other surface side, and the chip is mounted face-up with the drain electrode bonded to a support substrate. Item 61. The switching power supply circuit according to any one of Items 57 to 60.
Item 62. In the MISFET, a gate wire and a source wire are connected to the gate electrode and the source electrode, respectively, the gate wire has a diameter of 100 μm or more and a length of 5 mm or less, and the source wire has a diameter of 300 μm or more and a length of 62. A switching power supply circuit according to Item 61, which is 5 mm or less.

項６３．前記ＭＩＳＦＥＴは、前記活性領域の一方表面側にゲート電極およびソース電極を有し、他方表面側にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項５７～６０のいずれか一項に記載のスイッチング電源回路。
項６４．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項６１～６３のいずれか一項に記載のスイッチング電源回路。 Item 63. The MISFET is composed of a chip having a gate electrode and a source electrode on one surface side of the active region and a drain electrode on the other surface side of the active region. 61. A switching power supply circuit according to any one of Clauses 57 to 60, on which a chip is mounted.
Item 64. The switching element has a gate lead to which the gate electrode is connected, a source lead to which the source electrode is connected, and a drain lead to which the drain electrode is connected,
64. A switching power supply circuit according to any one of Clauses 61 to 63, wherein said gate lead, said source lead and said drain lead are arranged on the same plane.

項６５．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記ＭＩＳＦＥＴを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項６３に記載のスイッチング電源回路。 Item 65. The switching element has a gate lead to which the gate electrode is connected, a source lead to which the source electrode is connected, and a drain lead to which the drain electrode is connected,
the gate lead, the source lead and the drain lead are arranged on the same plane,
Item 63. The item 63, wherein the source lead integrally has a chip supporting portion for supporting the MISFET, and the source electrode is die-bonded to the chip supporting portion using a die bonding material. switching power supply circuit.

項６６．前記チップ支持部には、前記ゲートリードから前記ＭＩＳＦＥＴの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、項６５に記載のスイッチング電源回路。
項６７．前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項６６に記載のスイッチング電源回路。 Item 66. Item 66. A switching power supply circuit according to Item 65, wherein the chip supporting portion is formed with a notch corresponding to a path from the gate lead to the gate electrode of the MISFET.
Item 67. 67. A switching power supply circuit according to Item 66, wherein the gate lead is integrally formed with a gate lead extension extending along the region defined by the notch.

項６８．前記ゲートリードの延長部の先端部は、前記ＭＩＳＦＥＴの前記ゲート電極に対向する位置に達している、項６７に記載のスイッチング電源回路。
項６９．前記先端部に、ダイボンディング材を用いて前記ＭＩＳＦＥＴの前記ゲート電極がダイボンディングされている、項６８に記載のスイッチング電源回路。
項７０．ＳｉＣ半導体層と、
前記ＳｉＣ半導体層の表面側に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
前記スイッチング素子のオン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング素子。 Item 68. Item 68. A switching power supply circuit according to Item 67, wherein the tip of the extended portion of the gate lead reaches a position facing the gate electrode of the MISFET.
Item 69. 69. A switching power supply circuit according to Item 68, wherein the gate electrode of the MISFET is die-bonded to the tip using a die-bonding material.
Item 70. a SiC semiconductor layer;
a gate trench formed on the surface side of the SiC semiconductor layer;
a gate insulating film covering the bottom and side surfaces of the gate trench;
a buried gate buried in the gate trench via the gate insulating film;
an on-gate insulating film formed to cover the embedded gate;
and an electrode formed to cover the on-gate insulating film,
When the switching element is on, the on-resistance normalized by area is 4 mΩcm 2 or less,
A switching element having an input capacitance of less than 700 pF, an output capacitance of less than 600 pF, and a feedback capacitance of less than 400 pF.

項７１．寄生ゲート抵抗が３０Ω以下である、項７０に記載のスイッチング素子。
項７２．動作電圧が１００Ｖ～３００Ｖであり、破壊電圧が９００Ｖ以上である、項７０または７１に記載のスイッチング素子。
項７３．平面視において、複数のソース領域が前記ゲートトレンチに沿って前記ＳｉＣ半導体層の表面側に配列されている、項７０～７２のいずれか一項に記載のスイッチング素子。 Item 71. 71. A switching element according to Clause 70, having a parasitic gate resistance of 30[Omega] or less.
Item 72. Item 70 or 71, wherein the switching element has an operating voltage of 100V to 300V and a breakdown voltage of 900V or more.
Item 73. 73. The switching element according to any one of Items 70 to 72, wherein a plurality of source regions are arranged along the gate trench on the surface side of the SiC semiconductor layer in plan view.

項７４．負荷に電流を供給するスイッチング電源回路であって、
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング電源回路。 Item 74. A switching power supply circuit that supplies current to a load,
a switching element whose active region is made of a SiC semiconductor;
a drive circuit that drives the switching element;
a capacitor that smoothes a current corresponding to the current flowing through the switching element and supplies it to a load,
The switching element includes a trench formed in the active region, an insulating film covering a bottom surface and a wall surface of the trench, a buried gate buried in the trench through the insulating film, and the buried gate. A MISFET having a trench gate structure, including an on-gate insulating film formed as described above and an electrode formed to cover the on-gate insulating film,
The switching power supply circuit, wherein the MISFET has an input capacitance of less than 700 pF, an output capacitance of less than 600 pF, and a feedback capacitance of less than 400 pF.

項７５．ＳｉＣ基板と、
前記ＳｉＣ基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング素子。 Item 75. a SiC substrate;
a gate trench formed in the SiC substrate;
a gate insulating film covering the bottom and side surfaces of the gate trench;
a buried gate buried in the gate trench via the gate insulating film;
an on-gate insulating film formed to cover the embedded gate;
and an electrode formed to cover the on-gate insulating film,
A switching element having an input capacitance of less than 700 pF, an output capacitance of less than 600 pF, and a feedback capacitance of less than 400 pF.

項７６．負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子であって、
前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成されたソース電極と、前記半導体層の他方表面側に形成されたドレイン電極とを含むＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、入力容量および出力容量がいずれも１０００ｐＦ未満である、スイッチング素子。 Item 76. A switching element used in a switching power supply circuit that supplies current to a load,
The switching element includes a semiconductor layer having one surface and the other surface, a trench formed from the one surface side of the semiconductor layer, an insulating film covering the bottom and wall surfaces of the trench, and the trench through the insulating film. an on-gate insulating film formed to cover the embedded gate; a gate electrode electrically connected to the embedded gate; and an on-gate insulating film covering the A MISFET including a formed source electrode and a drain electrode formed on the other surface side of the semiconductor layer,
The MISFET is a switching element having an input capacitance and an output capacitance of less than 1000 pF.

項７７．前記半導体層がＳｉＣ半導体からなり、前記ＭＩＳＦＥＴは、帰還容量も１０００ｐＦ未満である、項７６に記載のスイッチング素子。
項７８．前記入力容量は、ゲート－ソース間寄生容量とゲート－ドレイン間寄生容量との和であり、前記出力容量は、ドレイン－ソース間寄生容量と前記ゲート－ドレイン間寄生容量との和である、項７６または７７に記載のスイッチング素子。 Item 77. 77. A switching element according to Item 76, wherein the semiconductor layer is made of a SiC semiconductor, and the MISFET also has a feedback capacitance of less than 1000 pF.
Item 78. wherein said input capacitance is the sum of gate-source parasitic capacitance and gate-drain parasitic capacitance, and said output capacitance is the sum of drain-source parasitic capacitance and said gate-drain parasitic capacitance. 76 or 77 switching element.

項７９．前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、項７６～７８のいずれか一項に記載のスイッチング素子。
項８０．負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子であって、
前記スイッチング素子は、一方表面および他方表面を有するＳｉＣ半導体からなる半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記半導体層に対向するゲート電極と、前記ゲート電極によりスイッチングされるソース領域およびドレイン領域にそれぞれ電気的に接続されたソース電極およびドレイン電極とを含むＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング素子。 Item 79. 79. The switching element according to any one of Items 76 to 78, wherein the MISFET has an input capacitance of less than 700 pF, an output capacitance of less than 600 pF, and a feedback capacitance of less than 400 pF.
Item 80. A switching element used in a switching power supply circuit that supplies current to a load,
The switching element includes a semiconductor layer made of a SiC semiconductor having one surface and the other surface, a trench formed from the one surface side of the semiconductor layer, an insulating film covering a bottom surface and a wall surface of the trench, and the insulating film. A MISFET including a gate electrode facing the semiconductor layer via a gate electrode, and a source electrode and a drain electrode electrically connected to a source region and a drain region switched by the gate electrode, respectively,
The MISFET is a switching element having a figure of merit Ron·Qg, which is a product of an on-resistance Ron and a gate charge amount Qg, of less than 5ΩnC.

項８１．前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満である、項８０に記載のスイッチング素子。
項８２．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項７６～８１のいずれか一項に記載のスイッチング素子。 Item 81. The input capacitance of the MISFET is less than 700 pF and the output capacitance of the MISFET is less than 700 pF when the voltage between the drain and the source of the MISFET is set to 0.1 V and a signal with an oscillation frequency of 1 MHz is applied to the gate of the MISFET for measurement. 81. A switching element according to clause 80, wherein is less than 600 pF.
Item 82. 82. The switching element according to any one of Items 76 to 81, wherein the insulating film has a bottom surface covering portion that covers the bottom surface of the trench and is thicker than a wall surface covering portion that covers the wall surface of the trench.

項８３．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項７６～８２のいずれか一項に記載のスイッチング素子。
項８４．前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である、項７６～８３のいずれか一項に記載のスイッチング素子。 Item 83. 83. The switching element according to any one of Items 76 to 82, wherein the operating voltage of the MISFET is 100V to 300V, and the breakdown voltage of the MISFET is 900V or higher.
Item 84. 84. The switching element according to any one of Items 76 to 83, wherein the MISFET has an on-resistance of 4 mΩcm 2 or less when the gate-source voltage of the MISFET is 18V.

項８５．前記ゲート電極の寄生ゲート抵抗が３０Ω以下である、項７６～８４のいずれか一項に記載のスイッチング素子。
項８６．前記ＭＩＳＦＥＴは、前記半導体層の一方表面側に前記ゲート電極および前記ソース電極を有し、他方表面側に前記ドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されている、項７６～８５のいずれか一項に記載のスイッチング素子。 Item 85. 85. The switching element according to any one of Items 76 to 84, wherein the gate electrode has a parasitic gate resistance of 30Ω or less.
Item 86. The MISFET comprises a chip having the gate electrode and the source electrode on one surface side of the semiconductor layer and the drain electrode on the other surface side of the semiconductor layer. 86. A switching element according to any one of clauses 76 to 85, wherein the switching element is mounted with a chip.

項８７．前記ＭＩＳＦＥＴは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項８６に記載のスイッチング素子。
項８８．前記ＭＩＳＦＥＴは、前記半導体層の一方表面側に前記ゲート電極および前記ソース電極を有し、他方表面側に前記ドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項７６～８５のいずれか一項に記載のスイッチング素子。 Item 87. In the MISFET, a gate wire and a source wire are connected to the gate electrode and the source electrode, respectively, the gate wire has a diameter of 100 μm or more and a length of 5 mm or less, and the source wire has a diameter of 300 μm or more and a length of 87. A switching element according to Item 86, which is 5 mm or less.
Item 88. The MISFET comprises a chip having the gate electrode and the source electrode on one surface side of the semiconductor layer and the drain electrode on the other surface side of the semiconductor layer. 86. A switching element according to any one of clauses 76 to 85, wherein said chip is mounted in a manner.

項８９．前記スイッチング素子は、前記ゲート電極が電気的に接続されるゲートリードと、前記ソース電極が電気的に接続されるソースリードと、前記ドレイン電極が電気的に接続されるドレインリードと、前記チップと前記各リードの一部を封止する封止樹脂とを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項８６～８８のいずれか一項に記載のスイッチング素子。 Item 89. The switching element includes a gate lead electrically connected to the gate electrode, a source lead electrically connected to the source electrode, a drain lead electrically connected to the drain electrode, and the chip. and a sealing resin that seals a part of each lead,
89. A switching element according to any one of clauses 86 to 88, wherein said gate lead, said source lead and said drain lead are arranged in the same plane.

項９０．前記スイッチング素子は、前記ゲート電極が電気的に接続されるゲートリードと、前記ソース電極が電気的に接続されるソースリードと、前記ドレイン電極が電気的に接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記ソース電極が接合されている、項８８に記載のスイッチング素子。 Item 90. The switching element has a gate lead electrically connected to the gate electrode, a source lead electrically connected to the source electrode, and a drain lead electrically connected to the drain electrode,
the gate lead, the source lead and the drain lead are arranged on the same plane,
89. A switching element according to Item 88, wherein the source lead integrally has a chip supporting portion for supporting the chip, and the source electrode is bonded to the chip supporting portion using a bonding material. .

項９１．前記チップ支持部には、前記ゲートリードから前記ＭＩＳＦＥＴの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、項９０に記載のスイッチング素子。
項９２．前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項９１に記載のスイッチング素子。 Item 91. 91. A switching element according to Item 90, wherein the chip supporting portion is formed with a notch corresponding to a path from the gate lead to the gate electrode of the MISFET.
Item 92. 92. A switching element according to Clause 91, wherein the gate lead is integrally formed with a gate lead extension extending along the region defined by the cutout.

項９３．前記ゲートリードの延長部の先端部は、前記ＭＩＳＦＥＴの前記ゲート電極に対向する位置に達している、項９２に記載のスイッチング素子。
項９４．前記先端部に、接合材を用いて前記ＭＩＳＦＥＴの前記ゲート電極が接合されている、項９２に記載のスイッチング素子。
項９５．平面視において、前記半導体層に、複数のソース領域が前記トレンチに沿って配列されている、項７６～９４のいずれか一項に記載のスイッチング素子。 Item 93. Item 93. A switching element according to Item 92, wherein the tip of the extended portion of the gate lead reaches a position facing the gate electrode of the MISFET.
Item 94. Item 93. A switching element according to Item 92, wherein the gate electrode of the MISFET is bonded to the tip using a bonding material.
Item 95. 95. The switching element according to any one of Items 76 to 94, wherein a plurality of source regions are arranged along the trench in the semiconductor layer in plan view.

１ ＤＣ／ＤＣコンバータ
６ 直流電源
７ 負荷
１０ スイッチング素子
１１ 駆動回路
１２ ダイオード（整流用素子）
１３ 平滑回路
１４ 電解コンデンサ
１６ チョークコイル
１７ 電解コンデンサ
２０ ＭＯＳＦＥＴチップ
２１ リードフレーム
２２ モールド樹脂
２３ ゲート電極
２４ ソース電極
２５ ドレイン電極
２６ ゲートリード
２７ ソースリード
２８ ドレインリード
２９ チップ支持部
３０ ゲートワイヤ
３１ ソースワイヤ
３５ ゲートトレンチ
４０ ｎ＋型ＳｉＣ基板
４１ ＳｉＣエピタキシャル層
４２ ｎ－型ドレイン領域
４３ ｐ型ボディ領域
４４ ｎ＋型ソース領域
４６ ゲート絶縁膜
４７ 底面被覆部
４８ 側壁被覆部
５０ ポリシリコンゲート
５１ 層間絶縁膜
６１ リードフレーム
６２ ゲートリード
６３ ソースリード
６４ ドレインリード
６５ ドレインワイヤ
６６ チップ支持部
７１ ＡＣ／ＤＣ電源回路
７６ 交流電源
７７ 整流回路
７８ 平滑コンデンサ
７９ 高周波トランス
７９ｐ 一次側巻線
７９ｓ 二次側巻線
８０ スイッチング素子
８１ 駆動回路
８２ スナバ回路
８３ ダイオード（整流素子）
８４ 電解コンデンサ
１１１ ワイヤレス給電装置
１１２ 受電機器
１１３ 高周波回路
１１４ 駆動回路
１１５ 共振回路
１１６ 直流電源
１１９ 電源電圧ライン
１１９Ａ 第１分岐ライン
１１９Ｂ 第２分岐ライン
１２０ グランドライン
１２１ 第１スイッチング素子
１２２ 第２スイッチング素子
１２３ 高周波トランス
１２４ 共振インダクタ
１２５ 平滑コンデンサ
１２７ 第１一次側巻線
１２８ 第２一次側巻線
１２９ 二次側巻線
１３１ コイル
１３２ 出力電極
１３３ 入力電極
１３５ コンデンサ
１４０ 整流回路
１４１ 平滑コンデンサ
１４２ ＤＣ／ＤＣコンバータ
１４３ 負荷
１４６ ｎｐｎトランジスタ
１４７ スイッチング駆動回路
１４８ ダイオード
１４９ チョークコイル
１５０ 平滑コンデンサ
１５５ 電極保持板
１５６ 凹所
１５７ シート体
１５８ ケーブル
１５９ 電源ケーブル
１６０ 信号ケーブル
１６１ 貫通孔
１６７ 多層プリント配線基板
１７１ 第１配線層
１７２ 第２配線層
１７３ 第３配線層
１７５ 第１グランドパターン
１７６ 第２グランドパターン
１８１ 第１電源電圧パターン
１８２ 第２電源電圧パターン
２２０ 電極保持板 REFERENCE SIGNS LIST 1 DC/DC converter 6 DC power supply 7 load 10 switching element 11 drive circuit 12 diode (rectifying element)
13 smoothing circuit 14 electrolytic capacitor 16 choke coil 17 electrolytic capacitor 20 MOSFET chip 21 lead frame 22 mold resin 23 gate electrode 24 source electrode 25 drain electrode 26 gate lead 27 source lead 28 drain lead 29 chip supporting portion 30 gate wire 31 source wire 35 Gate trench 40 n + type SiC substrate 41 SiC epitaxial layer 42 n − type drain region 43 p type body region 44 n + type source region 46 gate insulating film 47 bottom covering portion 48 side wall covering portion 50 polysilicon gate 51 interlayer insulating film 61 Lead frame 62 Gate lead 63 Source lead 64 Drain lead 65 Drain wire 66 Chip support 71 AC/DC power supply circuit 76 AC power supply 77 Rectification circuit 78 Smoothing capacitor 79 High frequency transformer 79p Primary winding 79s Secondary winding 80 Switching element 81 drive circuit 82 snubber circuit 83 diode (rectifying element)
84 Electrolytic capacitor 111 Wireless power supply device 112 Power receiving device 113 High frequency circuit 114 Drive circuit 115 Resonance circuit 116 DC power supply 119 Power supply voltage line 119A First branch line 119B Second branch line 120 Ground line 121 First switching element 122 Second switching element 123 High frequency transformer 124 resonance inductor 125 smoothing capacitor 127 first primary winding 128 second primary winding 129 secondary winding 131 coil 132 output electrode 133 input electrode 135 capacitor 140 rectifier circuit 141 smoothing capacitor 142 DC/DC converter 143 Load 146 npn transistor 147 switching drive circuit 148 diode 149 choke coil 150 smoothing capacitor 155 electrode holding plate 156 recess 157 sheet body 158 cable 159 power cable 160 signal cable 161 through hole 167 multilayer printed wiring board 171 first wiring layer 172 second Wiring layer 173 Third wiring layer 175 First ground pattern 176 Second ground pattern 181 First power voltage pattern 182 Second power voltage pattern 220 Electrode holding plate

Claims (20)

負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子であって、
前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成された第１電極と、前記半導体層の他方表面側に形成された第２電極とを含み、
前記半導体層がＳｉＣ半導体からなり、
前記スイッチング素子の寄生ゲート抵抗が３０Ω以下であり、
１ＭＨｚ以上の駆動周波数で駆動される、スイッチング素子。 A switching element used in a switching power supply circuit that supplies current to a load,
The switching element includes a semiconductor layer having one surface and the other surface, a trench formed from the one surface side of the semiconductor layer, an insulating film covering the bottom and wall surfaces of the trench, and the trench through the insulating film. an on-gate insulating film formed to cover the embedded gate; a gate electrode electrically connected to the embedded gate; and an on-gate insulating film covering the A first electrode formed and a second electrode formed on the other surface side of the semiconductor layer,
The semiconductor layer is made of a SiC semiconductor,
The switching element has a parasitic gate resistance of 30Ω or less ,
A switching element driven at a drive frequency of 1 MHz or higher . スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上である、請求項１に記載のスイッチング素子。 2. The switching element according to claim 1, wherein the voltage change rate during switching is 5*10< 9 > V/sec or more. 前記ゲート上絶縁膜は、前記半導体層の前記一方表面に対して傾斜したテーパーを有する側面を有し、前記第１電極は、前記ゲート上絶縁膜の前記側面を覆っている、請求項１または２に記載のスイッチング素子。 2. The on-gate insulating film has a tapered side surface inclined with respect to the one surface of the semiconductor layer, and the first electrode covers the side surface of the on-gate insulating film. 3. The switching element according to 2. 前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、請求項１～３のいずれか一項に記載のスイッチング素子。 4. The switching element according to claim 1, wherein said insulating film has a bottom surface covering portion that covers the bottom surface of said trench and is thicker than a wall surface covering portion that covers wall surfaces of said trench. 前記スイッチング素子がＭＩＳＦＥＴであり、前記第１電極はソース電極であり、前記第２電極はドレイン電極である、請求項１～４のいずれか一項に記載のスイッチング素子。 The switching element according to any one of claims 1 to 4, wherein said switching element is a MISFET, said first electrode is a source electrode, and said second electrode is a drain electrode. 前記ＭＩＳＦＥＴは、入力容量および出力容量がいずれも１０００ｐＦ未満である、請求項５に記載のスイッチング素子。 6. The switching element according to claim 5, wherein said MISFET has both an input capacitance and an output capacitance of less than 1000 pF. 前記入力容量は、ゲート－ソース間寄生容量とゲート－ドレイン間寄生容量との和であり、前記出力容量は、ドレイン－ソース間寄生容量と前記ゲート－ドレイン間寄生容量との和である、請求項６に記載のスイッチング素子。 wherein said input capacitance is the sum of gate-source parasitic capacitance and gate-drain parasitic capacitance, and said output capacitance is the sum of drain-source parasitic capacitance and said gate-drain parasitic capacitance. Item 7. The switching element according to item 6. 前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、請求項５～７のいずれか一項に記載のスイッチング素子。 8. The switching element according to claim 5, wherein said MISFET has an operating voltage of 100V to 300V and a breakdown voltage of 900V or higher. 前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である、請求項５～８のいずれか一項に記載のスイッチング素子。 9. The switching element according to claim 5, wherein the MISFET has an on-resistance of 4 mΩcm 2 or less when the gate-source voltage of the MISFET is 18V. 平面視において、前記半導体層に、前記ソース電極に接続された複数のソース領域が前記トレンチに沿って配列されている、請求項５～９のいずれか一項に記載のスイッチング素子。 10. The switching element according to claim 5, wherein a plurality of source regions connected to said source electrode are arranged along said trench in said semiconductor layer in plan view. 前記半導体層の一方表面側に前記ゲート電極および前記第１電極を有し、前記半導体層の他方表面側に前記第２電極を有するチップと、
前記ゲート電極が電気的に接続されるゲートリードと、
前記第１電極が電気的に接続される第１電極リードと、
前記第２電極が電気的に接続される第２電極リードと、
前記チップと前記各リードの一部を封止する封止樹脂と、を含む、請求項１～１０のいずれか一項に記載のスイッチング素子。 a chip having the gate electrode and the first electrode on one surface side of the semiconductor layer and the second electrode on the other surface side of the semiconductor layer;
a gate lead to which the gate electrode is electrically connected;
a first electrode lead to which the first electrode is electrically connected;
a second electrode lead to which the second electrode is electrically connected;
11. The switching element according to claim 1, further comprising a sealing resin that seals a part of said chip and said leads. 前記ゲートリード、前記第１電極リードおよび前記第２電極リードは、同一平面上に配置されている、請求項１１に記載のスイッチング素子。 12. The switching element according to claim 11, wherein said gate lead, said first electrode lead and said second electrode lead are arranged on the same plane. 前記ゲート電極に、直径１００μｍ以上、長さ５ｍｍ以下のゲートワイヤが接続されており、
前記第１電極に、直径３００μｍ以上、長さ５ｍｍ以下のワイヤが接続されている、請求項１～１２のいずれか一項に記載のスイッチング素子。 A gate wire having a diameter of 100 μm or more and a length of 5 mm or less is connected to the gate electrode,
13. The switching element according to claim 1, wherein a wire having a diameter of 300 μm or more and a length of 5 mm or less is connected to said first electrode. 前記スイッチング素子は、前記第２電極を支持基板に接合するフェースアップ方式で前記支持基板に実装されている、請求項１～１３のいずれか一項に記載のスイッチング素子。 The switching element according to any one of claims 1 to 13, wherein said switching element is mounted on said supporting substrate by a face-up method in which said second electrode is joined to said supporting substrate. 前記スイッチング素子は、前記ゲート電極および前記第１電極を支持基板に接合するフェースダウン方式で前記支持基板に実装されている、請求項１～１２のいずれか一項に記載のスイッチング素子。 The switching element according to any one of claims 1 to 12, wherein said switching element is mounted on said supporting substrate by a face-down method in which said gate electrode and said first electrode are joined to said supporting substrate. 前記第１電極リードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記第１電極が接合されている、請求項１１または１２に記載のスイッチング素子。 12. The first electrode lead integrally has a chip supporting portion for supporting the chip, and the first electrode is bonded to the chip supporting portion using a bonding material. 13. The switching element according to 12. 前記チップ支持部には、前記ゲートリードから前記チップの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、請求項１６に記載のスイッチング素子。 17. The switching element according to claim 16, wherein said chip supporting portion is formed with a notch corresponding to a path from said gate lead to said gate electrode of said chip. 前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、請求項１７に記載のスイッチング素子。 18. The switching element according to claim 17, wherein the gate lead is integrally formed with a gate lead extension extending along the region defined by the notch. 前記ゲートリードの延長部の先端部は、前記チップの前記ゲート電極に対向する位置に達している、請求項１８に記載のスイッチング素子。 19. The switching element according to claim 18, wherein the tip of the extended portion of the gate lead reaches a position facing the gate electrode of the chip. 前記先端部に、接合材を用いて前記チップの前記ゲート電極が接合されている、請求項１９に記載のスイッチング素子。 20. The switching element according to claim 19, wherein said gate electrode of said chip is joined to said tip using a joining material.
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312003A (en) 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd Insulated gate type semiconductor element and manufacture thereof
JP2001111048A (en) 1999-10-08 2001-04-20 Denso Corp Semiconductor device and insulated gate type bipolar transistor
JP2004055812A (en) 2002-07-19 2004-02-19 Renesas Technology Corp Semiconductor device
JP2005175425A (en) 2003-11-20 2005-06-30 Fuji Electric Device Technology Co Ltd Insulative gate type semiconductor device
JP2008177588A (en) 2008-02-12 2008-07-31 Renesas Technology Corp Semiconductor device
JP2009111320A (en) 2007-11-01 2009-05-21 Fuji Electric Device Technology Co Ltd Silicon carbide trench mos type semiconductor device
JP3162018U (en) 2010-05-28 2010-08-19 有限会社ディアックス Power semiconductor lead frame
JP2010259278A (en) 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd Power conversion circuit
JP2011134984A (en) 2009-12-25 2011-07-07 Fuji Electric Co Ltd Semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3342412B2 (en) * 1997-08-08 2002-11-11 三洋電機株式会社 Semiconductor device and method of manufacturing the same
GB0327792D0 (en) * 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312003A (en) 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd Insulated gate type semiconductor element and manufacture thereof
JP2001111048A (en) 1999-10-08 2001-04-20 Denso Corp Semiconductor device and insulated gate type bipolar transistor
JP2004055812A (en) 2002-07-19 2004-02-19 Renesas Technology Corp Semiconductor device
JP2005175425A (en) 2003-11-20 2005-06-30 Fuji Electric Device Technology Co Ltd Insulative gate type semiconductor device
JP2009111320A (en) 2007-11-01 2009-05-21 Fuji Electric Device Technology Co Ltd Silicon carbide trench mos type semiconductor device
JP2008177588A (en) 2008-02-12 2008-07-31 Renesas Technology Corp Semiconductor device
JP2010259278A (en) 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd Power conversion circuit
JP2011134984A (en) 2009-12-25 2011-07-07 Fuji Electric Co Ltd Semiconductor device
JP3162018U (en) 2010-05-28 2010-08-19 有限会社ディアックス Power semiconductor lead frame

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