JP6093207B2 - Linear feedback shift register - Google Patents

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本発明は線形フィードバックシフトレジスタおよびそれを有したデータ処理装置に関する。   The present invention relates to a linear feedback shift register and a data processing apparatus having the same.

線形フィードバックシフトレジスタ（ＬＦＳＲ：linear feedback shift register）はガロア線形フィードバックシフトレジスタとフィボナッチ線形フィードバックシフトレジスタに分類される。両線形フィードバックシフトレジスタは用途によって使い分けられ、ガロア線形フィードバックシフトレジスタは暗号回路や符号理論(例えば、誤り訂正の符号化)に用いられ、フィボナッチ線形フィードバックシフトレジスタはＭ系列（maximal length sequence）の擬似乱数生成に用いられる。   Linear feedback shift registers (LFSR) are classified into Galois linear feedback shift registers and Fibonacci linear feedback shift registers. Both linear feedback shift registers are properly used depending on the application, the Galois linear feedback shift register is used for cryptographic circuits and coding theory (for example, error correction coding), and the Fibonacci linear feedback shift register is an M-sequence (maximal length sequence) pseudo. Used for random number generation.

これらの線形フィードバックシフトレジスタをハードウエアで構成する場合、従来的には既約多項式の次数に合わせてハードウエアを設計するため、既約多項式の次数は固定されてしまう。また、両タイプの線形フィードバックシフトレジスタを実装するシステムでは、それぞれの線形フィードバックシフトレジスタをハードウエアで実装することになるが、この場合、暗号の高度化に伴い、既約多項式の次数が大きくなる昨今では、回路規模が増大し、回路コストがますます増加するという問題がある。   When these linear feedback shift registers are configured by hardware, the hardware is conventionally designed in accordance with the degree of the irreducible polynomial, so the degree of the irreducible polynomial is fixed. In addition, in a system that implements both types of linear feedback shift registers, each linear feedback shift register is implemented by hardware. In this case, the degree of the irreducible polynomial increases with the advancement of encryption. Nowadays, there is a problem that the circuit scale increases and the circuit cost further increases.

特許文献１には、Montgomery乗算剰余方式を用いて任意の次数の演算を可能とする構成が開示されているが、Montgomery乗算に特化した構成の線形フィードバックシフトレジスタであり汎用性がない。   Japanese Patent Application Laid-Open No. 2004-228561 discloses a configuration that enables arithmetic operations of an arbitrary order using the Montgomery multiplication residue method, but is a linear feedback shift register specialized for Montgomery multiplication and is not versatile.

特許第４１７７５２６号公報Japanese Patent No. 4177526

本発明は上記のような問題点を解消するためになされたもので、符号理論および暗号理論で用いる場合でも、所望の用途に可変できる汎用性のある線形フィードバックシフトレジスタを提供でき、また、ガロアおよびフィボナッチの両タイプの線形フィードバックシフトレジスタを用いるシステムにおいて、低コスト化を図ることができる線形フィードバックシフトレジスタを提供することを目的とする。   The present invention has been made to solve the above problems, and can provide a versatile linear feedback shift register that can be changed to a desired application even when used in coding theory and encryption theory. An object of the present invention is to provide a linear feedback shift register capable of reducing the cost in a system using both types of linear feedback shift registers of Fibonacci type.

本発明に係る線形フィードバックシフトレジスタの第１の態様は、ビット列を構成する一部のビットの排他的論理和を入力ビットとしてフィードバックする線形フィードバックシフトレジスタであって、排他的論理和の対象であって前記入力ビットに影響を与えるビットを出力するタップを選択するタップ選択手段と、前記ビット列の何れのビットをフィードバックループの始めのビットとするかを選択するフィードバック開始位置選択手段と、を備え、前記タップ選択手段によって前記タップを選択することで、前記線形フィードバックシフトレジスタで実現される多項式の項を規定し、前記フィードバック開始位置選択手段によって前記フィードバックループの開始位置を設定することで、前記多項式の最大次数を決定し、前記線形フィードバックシフトレジスタが、シフトレジスタを構成する複数のフリップフロップのそれぞれの出力信号を受ける複数の排他的論理和素子を有し、前記タップ選択手段は、一方入力に、前記複数の排他的論理和素子のそれぞれを実質的に不活性状態とするか、活性状態を維持するかを設定するタップ選択信号を受け、他方入力に排他的論理和の対象となる信号を受け、その出力を前記複数の排他的論理和素子のそれぞれに与える複数の論理ゲートを有し、前記タップ選択信号によって活性状態を維持する排他的論理和素子に出力を与えるフリップフロップをタップとして選択し、前記フィードバック開始位置選択手段は、前記複数のフリップフロップのそれぞれの出力信号を一方の入力に受け、他方の入力にフィードバック信号を受け、フィードバック開始位置選択信号によりどちらかを選択して出力する複数のセレクタを有し、前記フィードバック開始位置選択信号により選択される所定のフリップフロップの出力信号を、前記フィードバックループの前記始めのビットとし、前記複数の排他的論理和素子は、複数の第１の排他的論理和素子と、複数の第２の排他的論理和素子とを含み、前記線形フィードバックシフトレジスタは、前記複数の第１の排他的論理和素子が、前記複数のフリップフロップのそれぞれの間に介挿されたガロア線形フィードバックシフトレジスタと、前記複数の第２の排他的論理和素子が、前記フィードバックループ中に介挿されたフィボナッチ線形フィードバックシフトレジスタとを有し、前記複数の論理ゲートは、複数の第１のＡＮＤゲートと、複数の第２のＡＮＤゲートと、を含み、前記タップ選択信号は、前記複数の第１のＡＮＤゲートの前記一方入力に与えられる第１のタップ選択信号と、前記複数の第２のＡＮＤゲートの前記一方入力に与えられる第２のタップ選択信号とを含み、前記複数の第１のＡＮＤゲートのそれぞれの前記他方入力には前記排他的論理和の対象となる信号として前記フィードバック信号を受け、前記複数の第２のＡＮＤゲートのそれぞれの前記他方入力には、前記排他的論理和の対象となる信号として、前記複数のフリップフロップのそれぞれの出力信号を受け、前記第１および第２のタップ選択信号の設定により、前記ガロア線形フィードバックシフトレジスタを使用するか、前記フィボナッチ線形フィードバックシフトレジスタを使用するかを切り替える。 A first aspect of the linear feedback shift register according to the present invention is a linear feedback shift register that feeds back an exclusive OR of a part of bits constituting a bit string as an input bit, and is an object of the exclusive OR. Tap selection means for selecting a tap that outputs a bit that affects the input bit, and feedback start position selection means for selecting which bit of the bit string is the first bit of a feedback loop, The polynomial is realized by the linear feedback shift register by selecting the tap by the tap selection means, and the polynomial is realized by setting the start position of the feedback loop by the feedback start position selection means. maximum order to determine the linear Fi of The back-shift register has a plurality of exclusive OR elements that receive respective output signals of the plurality of flip-flops constituting the shift register, and the tap selection means has one input with the plurality of exclusive OR elements Each receives a tap selection signal for setting whether to substantially inactivate or maintain the active state, and the other input receives a signal to be subjected to exclusive OR, and outputs the plurality of exclusive outputs. A flip-flop that has a plurality of logic gates to be applied to each of the logical OR elements, and that provides an output to the exclusive OR element that maintains an active state by the tap selection signal, and the feedback start position selection means includes: Each of the plurality of flip-flops receives the output signal at one input, receives the feedback signal at the other input, A plurality of selectors for selecting and outputting either of them according to a feedback start position selection signal, and an output signal of a predetermined flip-flop selected by the feedback start position selection signal as the first bit of the feedback loop, The plurality of exclusive OR elements include a plurality of first exclusive OR elements and a plurality of second exclusive OR elements, and the linear feedback shift register includes the plurality of first exclusive OR elements. A Galois linear feedback shift register in which a logical OR element is inserted between each of the plurality of flip-flops, and a Fibonacci in which the plurality of second exclusive OR elements are inserted in the feedback loop. A linear feedback shift register, and the plurality of logic gates include a plurality of first AND gates and a plurality of logic gates. A second AND gate, and the tap selection signal is a first tap selection signal applied to the one input of the plurality of first AND gates, and the second AND gate is the second AND gate. A second tap selection signal given to one input, and the other input of each of the plurality of first AND gates receives the feedback signal as a signal to be subjected to the exclusive OR, Each of the second inputs of the second AND gate receives an output signal of each of the plurality of flip-flops as a signal to be subjected to the exclusive OR, and the first and second tap selection signals. by setting, use the Galois linear feedback shift register, switching whether to use the Fibonacci linear feedback shift register .

本発明によれば、タップ選択手段によってタップを選択することで、線形フィードバックシフトレジスタで実現される多項式を任意に設定でき、フィードバック開始位置選択手段によってフィードバックループの開始位置を設定することで、最大次数以下であれば多項式の最大次数を任意に設定し、変更することができる。このように、次数を任意に設定でき、可変できることから、符号理論および暗号理論で用いる場合でも、所望の用途に可変できる汎用性のある線形フィードバックシフトレジスタを得ることができる。   According to the present invention, it is possible to arbitrarily set a polynomial realized by the linear feedback shift register by selecting a tap by the tap selection unit, and by setting the start position of the feedback loop by the feedback start position selection unit, If it is less than the order, the maximum order of the polynomial can be arbitrarily set and changed. Thus, since the order can be arbitrarily set and can be varied, a versatile linear feedback shift register that can be varied for a desired application can be obtained even when used in coding theory and encryption theory.

本発明に係る実施の形態１の動的可変型ガロア線形フィードバックシフトレジスタの構成を示す回路図である。It is a circuit diagram which shows the structure of the dynamic variable type Galois linear feedback shift register of Embodiment 1 which concerns on this invention. 本発明に係る実施の形態１の動的可変型ガロア線形フィードバックシフトレジスタの動作を説明する図である。It is a figure explaining operation | movement of the dynamic variable type Galois linear feedback shift register of Embodiment 1 which concerns on this invention. 本発明に係る実施の形態１の動的可変型ガロア線形フィードバックシフトレジスタの動作を説明する等価回路図である。It is an equivalent circuit diagram explaining operation | movement of the dynamic variable type Galois linear feedback shift register of Embodiment 1 which concerns on this invention. 本発明に係る実施の形態１の動的可変型ガロア線形フィードバックシフトレジスタの動作を説明する図である。It is a figure explaining operation | movement of the dynamic variable type Galois linear feedback shift register of Embodiment 1 which concerns on this invention. 本発明に係る実施の形態２の動的可変型フィボナッチ線形フィードバックシフトレジスタの構成を示す回路図である。It is a circuit diagram which shows the structure of the dynamically variable Fibonacci linear feedback shift register of Embodiment 2 which concerns on this invention. 本発明に係る実施の形態２の動的可変型フィボナッチ線形フィードバックシフトレジスタの動作を説明する図である。It is a figure explaining operation | movement of the dynamic variable type Fibonacci linear feedback shift register of Embodiment 2 which concerns on this invention. 本発明に係る実施の形態２の動的可変型フィボナッチ線形フィードバックシフトレジスタの動作を説明する等価回路図である。It is an equivalent circuit diagram explaining operation | movement of the dynamic variable type Fibonacci linear feedback shift register of Embodiment 2 which concerns on this invention. 本発明に係る実施の形態２の動的可変型フィボナッチ線形フィードバックシフトレジスタの動作を説明する図である。It is a figure explaining operation | movement of the dynamic variable type Fibonacci linear feedback shift register of Embodiment 2 which concerns on this invention. 本発明に係る実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタの構成を示す回路図である。It is a circuit diagram which shows the structure of the dynamic variable type Galois Fibonacci linear feedback shift register of Embodiment 3 which concerns on this invention. 本発明に係る実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタの動作を説明する図である。It is a figure explaining operation | movement of the dynamic variable type Galois Fibonacci linear feedback shift register of Embodiment 3 which concerns on this invention. 本発明に係る実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタの動作を説明する等価回路図である。It is an equivalent circuit diagram explaining operation | movement of the dynamic variable type Galois Fibonacci linear feedback shift register of Embodiment 3 which concerns on this invention. 本発明に係る実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタの動作を説明する図である。It is a figure explaining operation | movement of the dynamic variable type Galois Fibonacci linear feedback shift register of Embodiment 3 which concerns on this invention. 本発明に係る実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタの動作を説明する等価回路図である。It is an equivalent circuit diagram explaining operation | movement of the dynamic variable type Galois Fibonacci linear feedback shift register of Embodiment 3 which concerns on this invention. 本発明に係る実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタの動作を説明する図である。It is a figure explaining operation | movement of the dynamic variable type Galois Fibonacci linear feedback shift register of Embodiment 3 which concerns on this invention. 本発明に係る線形フィードバックシフトレジスタの適用例の構成を示すブロック図である。It is a block diagram which shows the structure of the example of application of the linear feedback shift register which concerns on this invention. 本発明に係る線形フィードバックシフトレジスタの適用例の構成を示すブロック図である。It is a block diagram which shows the structure of the example of application of the linear feedback shift register which concerns on this invention. 本発明に係る線形フィードバックシフトレジスタの適用例の動作を説明するフローチャートである。It is a flowchart explaining operation | movement of the application example of the linear feedback shift register which concerns on this invention. 本発明に係る線形フィードバックシフトレジスタの適用例の動作を説明するフローチャートである。It is a flowchart explaining operation | movement of the application example of the linear feedback shift register which concerns on this invention.

＜実施の形態１＞
＜装置構成＞
図１は本発明に係る実施の形態１の動的可変型ガロア線形フィードバックシフトレジスタ１００の構成を示す回路図である。 <Embodiment 1>
<Device configuration>
FIG. 1 is a circuit diagram showing a configuration of a dynamically variable Galois linear feedback shift register 100 according to the first embodiment of the present invention.

図１に示す動的可変型ガロア線形フィードバックシフトレジスタ１００は最大８次の既約多項式を規定することができ、フリップフロップＦ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７およびＦ８と、２入力のＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７およびＧ８と、２入力のセレクタＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６およびＳ７と、排他的論理和素子Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７およびＡ８を備えている。   The dynamic variable Galois linear feedback shift register 100 shown in FIG. 1 can define an irreducible polynomial of maximum 8th order, and has two inputs, flip-flops F1, F2, F3, F4, F5, F6, F7 and F8. AND gates G1, G2, G3, G4, G5, G6, G7 and G8, two-input selectors S1, S2, S3, S4, S5, S6 and S7, and exclusive OR elements A1, A2, A3 A4, A5, A6, A7 and A8 are provided.

入力データを受ける排他的論理和素子Ａ１の出力は、フリップフロップＦ１の入力に接続され、フリップフロップＦ１の出力は排他的論理和素子Ａ２の入力に接続され、排他的論理和素子Ａ２の出力はフリップフロップＦ２の入力に接続され、フリップフロップＦ２の出力は排他的論理和素子Ａ３の入力に接続され、排他的論理和素子Ａ３の出力はフリップフロップＦ３の入力に接続され、フリップフロップＦ３の出力は排他的論理和素子Ａ４の入力に接続され、排他的論理和素子Ａ４の出力はフリップフロップＦ４の入力に接続され、フリップフロップＦ４の出力は排他的論理和素子Ａ５の入力に接続され、排他的論理和素子Ａ５の出力はフリップフロップＦ５の入力に接続され、フリップフロップＦ５の出力は排他的論理和素子Ａ６の入力に接続され、排他的論理和素子Ａ６の出力はフリップフロップＦ６の入力に接続され、フリップフロップＦ６の出力は排他的論理和素子Ａ７の入力に接続され、排他的論理和素子Ａ７の出力はフリップフロップＦ７の入力に接続され、フリップフロップＦ７の出力は排他的論理和素子Ａ８の入力に接続され、排他的論理和素子Ａ８の出力はフリップフロップＦ８の入力に接続され、フリップフロップＦ８の出力が出力データとなる。   The output of the exclusive OR element A1 that receives the input data is connected to the input of the flip-flop F1, the output of the flip-flop F1 is connected to the input of the exclusive OR element A2, and the output of the exclusive OR element A2 is The output of the flip-flop F2 is connected to the input of the exclusive OR element A3, the output of the exclusive OR element A3 is connected to the input of the flip-flop F3, and the output of the flip-flop F3. Is connected to the input of the exclusive OR element A4, the output of the exclusive OR element A4 is connected to the input of the flip-flop F4, and the output of the flip-flop F4 is connected to the input of the exclusive OR element A5. The output of the logical OR element A5 is connected to the input of the flip-flop F5, and the output of the flip-flop F5 is the input of the exclusive OR element A6. , The output of the exclusive OR element A6 is connected to the input of the flip-flop F6, the output of the flip-flop F6 is connected to the input of the exclusive OR element A7, and the output of the exclusive OR element A7 is a flip-flop Connected to the input of the flip-flop F7, the output of the flip-flop F7 is connected to the input of the exclusive OR element A8, the output of the exclusive OR element A8 is connected to the input of the flip-flop F8, and the output of the flip-flop F8 is Output data.

フリップフロップＦ８の出力はＡＮＤゲートＧ８の一方入力に接続されると共に、セレクタＳ７の「０」入力に接続されている。なお、セレクタＳ７の「１」入力にはフリップフロップＦ７の出力が接続され、セレクタＳ７の選択入力には次数を決める選択信号ＳＥＬ[６]が与えられる。そして、ＡＮＤゲートＧ８の他方入力にはタップを選択するタップ選択信号ＰＡ[７]が与えられ、ＡＮＤゲートＧ８の出力は排他的論理和素子Ａ８の入力に接続されている。   The output of the flip-flop F8 is connected to one input of the AND gate G8 and also connected to the “0” input of the selector S7. Note that the output of the flip-flop F7 is connected to the “1” input of the selector S7, and the selection signal SEL [6] for determining the order is given to the selection input of the selector S7. A tap selection signal PA [7] for selecting a tap is given to the other input of the AND gate G8, and the output of the AND gate G8 is connected to the input of the exclusive OR element A8.

セレクタＳ７の出力はＡＮＤゲートＧ７の一方入力に接続されると共に、セレクタＳ６の「０」入力に接続されている。なお、セレクタＳ６の「１」入力にはフリップフロップＦ６の出力が接続され、セレクタＳ６の選択入力には次数を決める選択信号ＳＥＬ[５]が与えられる。そして、ＡＮＤゲートＧ７の他方入力にはタップを選択するタップ選択信号ＰＡ[６]が与えられ、ＡＮＤゲートＧ７の出力は排他的論理和素子Ａ７の入力に接続されている。   The output of the selector S7 is connected to one input of the AND gate G7 and also connected to the “0” input of the selector S6. Note that the output of the flip-flop F6 is connected to the “1” input of the selector S6, and the selection signal SEL [5] for determining the order is given to the selection input of the selector S6. A tap selection signal PA [6] for selecting a tap is given to the other input of the AND gate G7, and the output of the AND gate G7 is connected to the input of the exclusive OR element A7.

セレクタＳ６の出力はＡＮＤゲートＧ６の一方入力に接続されると共に、セレクタＳ５の「０」入力に接続されている。なお、セレクタＳ５の「１」入力にはフリップフロップＦ５の出力が接続され、セレクタＳ５の選択入力には次数を決める選択信号ＳＥＬ[４]が与えられる。そして、ＡＮＤゲートＧ６の他方入力にはタップを選択するタップ選択信号ＰＡ[５]が与えられ、ＡＮＤゲートＧ６の出力は排他的論理和素子Ａ６の入力に接続されている。   The output of the selector S6 is connected to one input of the AND gate G6 and also connected to the “0” input of the selector S5. Note that the output of the flip-flop F5 is connected to the “1” input of the selector S5, and the selection signal SEL [4] for determining the order is given to the selection input of the selector S5. A tap selection signal PA [5] for selecting a tap is given to the other input of the AND gate G6, and the output of the AND gate G6 is connected to the input of the exclusive OR element A6.

セレクタＳ５の出力はＡＮＤゲートＧ５の一方入力に接続されると共に、セレクタＳ４の「０」入力に接続されている。なお、セレクタＳ４の「１」入力にはフリップフロップＦ４の出力が接続され、セレクタＳ４の選択入力には次数を決める選択信号ＳＥＬ[３]が与えられる。そして、ＡＮＤゲートＧ５の他方入力にはタップを選択するタップ選択信号ＰＡ[４]が与えられ、ＡＮＤゲートＧ５の出力は排他的論理和素子Ａ５の入力に接続されている。   The output of the selector S5 is connected to one input of the AND gate G5 and to the “0” input of the selector S4. Note that the output of the flip-flop F4 is connected to the “1” input of the selector S4, and the selection signal SEL [3] for determining the order is given to the selection input of the selector S4. A tap selection signal PA [4] for selecting a tap is given to the other input of the AND gate G5, and the output of the AND gate G5 is connected to the input of the exclusive OR element A5.

セレクタＳ４の出力はＡＮＤゲートＧ４の一方入力に接続されると共に、セレクタＳ３の「０」入力に接続されている。なお、セレクタＳ３の「１」入力にはフリップフロップＦ３の出力が接続され、セレクタＳ３の選択入力には次数を決める選択信号ＳＥＬ[２]が与えられる。そして、ＡＮＤゲートＧ４の他方入力にはタップを選択するタップ選択信号ＰＡ[３]が与えられ、ＡＮＤゲートＧ４の出力は排他的論理和素子Ａ４の入力に接続されている。   The output of the selector S4 is connected to one input of the AND gate G4 and to the “0” input of the selector S3. Note that the output of the flip-flop F3 is connected to the “1” input of the selector S3, and the selection signal SEL [2] for determining the order is given to the selection input of the selector S3. A tap selection signal PA [3] for selecting a tap is given to the other input of the AND gate G4, and the output of the AND gate G4 is connected to the input of the exclusive OR element A4.

セレクタＳ３の出力はＡＮＤゲートＧ３の一方入力に接続されると共に、セレクタＳ２の「０」入力に接続されている。なお、セレクタＳ２の「１」入力にはフリップフロップＦ２の出力が接続され、セレクタＳ２の選択入力には次数を決める選択信号ＳＥＬ[１]が与えられる。そして、ＡＮＤゲートＧ３の他方入力にはタップを選択するタップ選択信号ＰＡ[２]が与えられ、ＡＮＤゲートＧ３の出力は排他的論理和素子Ａ３の入力に接続されている。   The output of the selector S3 is connected to one input of the AND gate G3 and also connected to the “0” input of the selector S2. Note that the output of the flip-flop F2 is connected to the “1” input of the selector S2, and the selection signal SEL [1] for determining the order is given to the selection input of the selector S2. A tap selection signal PA [2] for selecting a tap is given to the other input of the AND gate G3, and the output of the AND gate G3 is connected to the input of the exclusive OR element A3.

セレクタＳ２の出力はＡＮＤゲートＧ２の一方入力に接続されると共に、セレクタＳ１の「０」入力に接続されている。なお、セレクタＳ１の「１」入力にはフリップフロップＦ１の出力が接続され、セレクタＳ１の選択入力には次数を決める選択信号ＳＥＬ[０]が与えられる。そして、ＡＮＤゲートＧ２の他方入力にはタップを選択するタップ選択信号ＰＡ[１]が与えられ、ＡＮＤゲートＧ２の出力は排他的論理和素子Ａ２の入力に接続されている。   The output of the selector S2 is connected to one input of the AND gate G2, and is also connected to the “0” input of the selector S1. Note that the output of the flip-flop F1 is connected to the “1” input of the selector S1, and the selection signal SEL [0] for determining the order is given to the selection input of the selector S1. A tap selection signal PA [1] for selecting a tap is given to the other input of the AND gate G2, and the output of the AND gate G2 is connected to the input of the exclusive OR element A2.

セレクタＳ１の出力はＡＮＤゲートＧ１の一方入力に接続され、ＡＮＤゲートＧ１の他方入力にはタップを選択するタップ選択信号ＰＡ[０]が与えられ、ＡＮＤゲートＧ１の出力は排他的論理和素子Ａ１の入力に接続されている。   The output of the selector S1 is connected to one input of the AND gate G1, the tap selection signal PA [0] for selecting a tap is given to the other input of the AND gate G1, and the output of the AND gate G1 is the exclusive OR element A1. Connected to the input.

＜動作＞
このような構成を有する動的可変型ガロア線形フィードバックシフトレジスタ１００においては、８ビットのタップ選択信号ＰＡと７ビットの選択信号ＳＥＬを適宜設定することで、最大８次の既約多項式を規定することができる。 <Operation>
In the dynamic variable Galois linear feedback shift register 100 having such a configuration, an 8-bit tap selection signal PA and a 7-bit selection signal SEL are appropriately set to define a maximum 8-order irreducible polynomial. be able to.

例えば、既約多項式Ｘ４＋Ｘ３＋Ｘ２＋１を規定したい場合には、タップ選択信号ＰＡ[７：０]＝００００１１０１とすることで、図２に示されるように、排他的論理和素子を不活性状態または活性状態としてタップを選択し、また、選択信号ＳＥＬ[６：０]＝０００１０００とすることで、図２に示されるように、フィードバックループを何れのフリップフロップの出力から始めるかを選択する。 For example, when it is desired to define the irreducible polynomial X 4 + X 3 + X 2 +1, by setting the tap selection signal PA [7: 0] = 00001011, the exclusive OR element is made non-conductive as shown in FIG. By selecting the tap as the active state or the active state, and selecting the selection signal SEL [6: 0] = 0001000, as shown in FIG. 2, it is selected which flip-flop output the feedback loop starts from To do.

すなわち、図２に示されるように、選択信号ＳＥＬ[３]＝１とすることで、フリップフロップＦ４の出力が循環する構成となり、フリップフロップＦ４よりデータの流れで下流側となるフリップフロップＦ５〜Ｆ８はフィードバックシフトレジスタとしては機能しなくなり、フリップフロップＦ４の出力が出力データとなる。   That is, as shown in FIG. 2, by setting the selection signal SEL [3] = 1, the output of the flip-flop F4 circulates, and the flip-flops F5 to F5 that are downstream in the data flow from the flip-flop F4. F8 does not function as a feedback shift register, and the output of the flip-flop F4 becomes output data.

このように、セレクタＳ１〜Ｓ７は、どのフリップフロップの出力をフィードバックループの始めのビットとするかを選択するので、フィードバック開始位置選択手段と呼称することができ、選択信号ＳＥＬは、フィードバック開始位置選択信号と呼称することができる。   Thus, since the selectors S1 to S7 select which flip-flop output is the first bit of the feedback loop, they can be referred to as feedback start position selection means, and the selection signal SEL is the feedback start position. It can be called a selection signal.

また、タップ選択信号ＰＡ[１]＝０とすることでＡＮＤゲートＧ２の出力は０となり、排他的論理和素子Ａ２はフリップフロップＦ１の出力をそのままフリップフロップＦ２に送るだけの実質的に不活性な状態となる。一方、排他的論理和素子Ａ３、Ａ４は活性状態を維持する。この結果、動的可変型ガロア線形フィードバックシフトレジスタ１００は、図３に示す等価回路のように、フリップフロップＦ４、Ｆ３およびＦ２がいわゆるタップとなり、既約多項式Ｘ４＋Ｘ３＋Ｘ２＋１が規定されることとなる。 Further, by setting the tap selection signal PA [1] = 0, the output of the AND gate G2 becomes 0, and the exclusive OR element A2 is substantially inactive just to send the output of the flip-flop F1 to the flip-flop F2 as it is. It becomes a state. On the other hand, the exclusive OR elements A3 and A4 maintain the active state. As a result, in the dynamic variable Galois linear feedback shift register 100, the flip-flops F4, F3, and F2 become so-called taps as in the equivalent circuit shown in FIG. 3, and the irreducible polynomial X 4 + X 3 + X 2 +1 is defined. The Rukoto.

このように、ＡＮＤゲートＧ２〜Ｇ８は、排他的論理和の対象であって入力ビットに影響を与えるビットを出力するタップを選択するタップ選択手段と呼称することができる。   As described above, the AND gates G2 to G8 can be referred to as tap selection means for selecting a tap that outputs a bit that is an exclusive OR target and affects the input bit.

また、動的可変型ガロア線形フィードバックシフトレジスタ１００においては、全ての排他的論理和素子を実質的に不活性状態とし、８ビットの単純なシフトレジスタとすることも可能である。   Further, in the dynamically variable Galois linear feedback shift register 100, it is possible to make all the exclusive OR elements substantially inactive and form a simple shift register of 8 bits.

すなわち、タップ選択信号ＰＡ[７：０]＝００００００００とし、選択信号ＳＥＬ[６：０]＝０００００００とすることで、動的可変型ガロア線形フィードバックシフトレジスタ１００は、図４に示されるようにフリップフロップＦ１〜Ｆ８が直列に接続された８ビットのシフトレジスタとなる。   That is, by setting the tap selection signal PA [7: 0] = 00000000 and the selection signal SEL [6: 0] = 0000000, the dynamic variable Galois linear feedback shift register 100 is flip-flops as shown in FIG. This is an 8-bit shift register in which the groups F1 to F8 are connected in series.

以上説明したように、実施の形態１の動的可変型ガロア線形フィードバックシフトレジスタ１００によれば、選択信号ＳＥＬを適宜に設定することで、ハードウエアとして設定された最大次数以下であれば既約多項式の次数を任意に設定し、変更することができる。次数を任意に設定できることから、符号理論で用いる場合には符号長を可変にでき、また、誤り訂正能力を可変にすることができる。また、暗号理論で用いる場合には、異なる次数の剰余乗算に可変することができる。   As described above, according to the dynamically variable Galois linear feedback shift register 100 of the first embodiment, by appropriately setting the selection signal SEL, if the order is less than the maximum order set as hardware, The degree of the polynomial can be arbitrarily set and changed. Since the order can be arbitrarily set, the code length can be made variable and the error correction capability can be made variable when used in code theory. In addition, when used in cryptography, it can be changed to a remainder multiplication of different orders.

また、タップ選択信号ＰＡを適宜に設定することで、タップとなるフリップフロップを任意に設定できるので、ハードウエアとして設定された最大次数以下であれば既約多項式を任意に設定し、また、変更することができる。タップとなるフリップフロップを任意に設定することでタップ位置を可変できることから、符号理論や暗号理論で用いる場合には、所望の既約多項式への対応が可能となる。   In addition, by appropriately setting the tap selection signal PA, it is possible to arbitrarily set the flip-flop to be a tap, so that the irreducible polynomial can be arbitrarily set and changed if it is less than the maximum order set as hardware. can do. Since the tap position can be varied by arbitrarily setting a flip-flop to be a tap, it is possible to cope with a desired irreducible polynomial when used in coding theory or encryption theory.

また、線形フィードバックシフトレジスタとして使用しない場合には、単純なシフトレジスタとして使用することもできるので、汎用性を高めることができる。   Further, when not used as a linear feedback shift register, it can be used as a simple shift register, so that versatility can be improved.

＜実施の形態２＞
＜装置構成＞
図５は本発明に係る実施の形態２の動的可変型フィボナッチ線形フィードバックシフトレジスタ２００の構成を示す回路図である。 <Embodiment 2>
<Device configuration>
FIG. 5 is a circuit diagram showing a configuration of a dynamically variable Fibonacci linear feedback shift register 200 according to the second embodiment of the present invention.

図５に示す動的可変型フィボナッチ線形フィードバックシフトレジスタ２００は最大８次の既約多項式を規定することができ、フリップフロップＦ１１，Ｆ１２，Ｆ１３，Ｆ１４，Ｆ１５，Ｆ１６，Ｆ１７およびＦ１８と、２入力のＡＮＤゲートＧ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６，Ｇ１７およびＧ１８と、２入力のセレクタＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６およびＳ１７と、排他的論理和素子Ａ１１，Ａ１２，Ａ１３，Ａ１４，Ａ１５，Ａ１６，Ａ１７およびＡ１８を備えている。   The dynamic variable type Fibonacci linear feedback shift register 200 shown in FIG. 5 can define an irreducible polynomial of maximum 8th order, and has two inputs, flip-flops F11, F12, F13, F14, F15, F16, F17 and F18. AND gates G11, G12, G13, G14, G15, G16, G17 and G18, two-input selectors S11, S12, S13, S14, S15, S16 and S17, exclusive OR elements A11, A12, A13, A14, A15, A16, A17 and A18 are provided.

入力データを受ける排他的論理和素子Ａ１１の出力は、フリップフロップＦ１１の入力に接続され、フリップフロップＦ１１の出力はフリップフロップＦ１２の入力に接続され、フリップフロップＦ１２の出力はフリップフロップＦ１３の入力に接続され、フリップフロップＦ１３の出力はフリップフロップＦ１４の入力に接続され、フリップフロップＦ１４の出力はフリップフロップＦ１５の入力に接続され、フリップフロップＦ１５の出力はフリップフロップＦ１６の入力に接続され、フリップフロップＦ１６の出力はフリップフロップＦ１７の入力に接続され、フリップフロップＦ１７の出力はフリップフロップＦ１８の入力に接続され、フリップフロップＦ１８の出力が出力データとなる。   The output of the exclusive OR element A11 that receives the input data is connected to the input of the flip-flop F11, the output of the flip-flop F11 is connected to the input of the flip-flop F12, and the output of the flip-flop F12 is connected to the input of the flip-flop F13. The output of the flip-flop F13 is connected to the input of the flip-flop F14, the output of the flip-flop F14 is connected to the input of the flip-flop F15, the output of the flip-flop F15 is connected to the input of the flip-flop F16, The output of F16 is connected to the input of flip-flop F17, the output of flip-flop F17 is connected to the input of flip-flop F18, and the output of flip-flop F18 becomes output data.

フリップフロップＦ１８の出力は排他的論理和素子Ａ１８の入力に接続され、フリップフロップＦ１７の出力はＡＮＤゲートＧ１８の一方入力に接続されると共に、セレクタＳ１７の「１」入力に接続されている。なお、セレクタＳ１７の選択入力には次数を決める選択信号ＳＥＬ[６]が与えられる。そして、ＡＮＤゲートＧ１８の他方入力にはタップを選択するタップ選択信号ＰＡ[７]が与えられ、ＡＮＤゲートＧ１８の出力は排他的論理和素子Ａ１８の入力に接続され、排他的論理和素子Ａ１８の出力はセレクタＳ１７の「０」入力に接続されている。   The output of the flip-flop F18 is connected to the input of the exclusive OR element A18, and the output of the flip-flop F17 is connected to one input of the AND gate G18 and to the “1” input of the selector S17. Note that a selection signal SEL [6] for determining the order is given to the selection input of the selector S17. A tap selection signal PA [7] for selecting a tap is given to the other input of the AND gate G18, and the output of the AND gate G18 is connected to the input of the exclusive OR element A18. The output is connected to the “0” input of the selector S17.

セレクタＳ１７の出力は排他的論理和素子Ａ１７の入力に接続され、排他的論理和素子Ａ１７の出力はセレクタＳ１６の「０」入力に接続されている。   The output of the selector S17 is connected to the input of the exclusive OR element A17, and the output of the exclusive OR element A17 is connected to the “0” input of the selector S16.

フリップフロップＦ１６の出力はＡＮＤゲートＧ１６の一方入力に接続されると共に、セレクタＳ１６の「１」入力に接続されている。なお、セレクタＳ１６の選択入力には次数を決める選択信号ＳＥＬ[５]が与えられる。そして、ＡＮＤゲートＧ１７の他方入力にはタップを選択するタップ選択信号ＰＡ[６]が与えられ、ＡＮＤゲートＧ１７の出力は排他的論理和素子Ａ１７の入力に接続されている。   The output of the flip-flop F16 is connected to one input of the AND gate G16 and also connected to the “1” input of the selector S16. A selection signal SEL [5] for determining the order is given to the selection input of the selector S16. A tap selection signal PA [6] for selecting a tap is given to the other input of the AND gate G17, and the output of the AND gate G17 is connected to the input of the exclusive OR element A17.

セレクタＳ１６の出力は排他的論理和素子Ａ１６の入力に接続され、排他的論理和素子Ａ１６の出力はセレクタＳ１５の「０」入力に接続されている。   The output of the selector S16 is connected to the input of the exclusive OR element A16, and the output of the exclusive OR element A16 is connected to the “0” input of the selector S15.

フリップフロップＦ１５の出力はＡＮＤゲートＧ１６の一方入力に接続されると共に、セレクタＳ１５の「１」入力に接続されている。なお、セレクタＳ１５の選択入力には次数を決める選択信号ＳＥＬ[４]が与えられる。そして、ＡＮＤゲートＧ１６の他方入力にはタップを選択するタップ選択信号ＰＡ[５]が与えられ、ＡＮＤゲートＧ１６の出力は排他的論理和素子Ａ１６の入力に接続されている。   The output of the flip-flop F15 is connected to one input of the AND gate G16 and to the “1” input of the selector S15. A selection signal SEL [4] for determining the order is given to the selection input of the selector S15. A tap selection signal PA [5] for selecting a tap is given to the other input of the AND gate G16, and the output of the AND gate G16 is connected to the input of the exclusive OR element A16.

セレクタＳ１５の出力は排他的論理和素子Ａ１５の入力に接続され、排他的論理和素子Ａ１５の出力はセレクタＳ１４の「０」入力に接続されている。   The output of the selector S15 is connected to the input of the exclusive OR element A15, and the output of the exclusive OR element A15 is connected to the “0” input of the selector S14.

フリップフロップＦ１４の出力はＡＮＤゲートＧ１５の一方入力に接続されると共に、セレクタＳ１４の「１」入力に接続されている。なお、セレクタＳ１４の選択入力には次数を決める選択信号ＳＥＬ[３]が与えられる。そして、ＡＮＤゲートＧ１５の他方入力にはタップを選択するタップ選択信号ＰＡ[４]が与えられ、ＡＮＤゲートＧ１５の出力は排他的論理和素子Ａ１５の入力に接続されている。   The output of the flip-flop F14 is connected to one input of the AND gate G15 and to the “1” input of the selector S14. Note that a selection signal SEL [3] for determining the order is given to the selection input of the selector S14. A tap selection signal PA [4] for selecting a tap is given to the other input of the AND gate G15, and the output of the AND gate G15 is connected to the input of the exclusive OR element A15.

セレクタＳ１４の出力は排他的論理和素子Ａ１４の入力に接続され、排他的論理和素子Ａ１４の出力はセレクタＳ１３の「０」入力に接続されている。   The output of the selector S14 is connected to the input of the exclusive OR element A14, and the output of the exclusive OR element A14 is connected to the “0” input of the selector S13.

フリップフロップＦ１３の出力はＡＮＤゲートＧ１４の一方入力に接続されると共に、セレクタＳ１３の「１」入力に接続されている。なお、セレクタＳ１３の選択入力には次数を決める選択信号ＳＥＬ[２]が与えられる。そして、ＡＮＤゲートＧ１４の他方入力にはタップを選択するタップ選択信号ＰＡ[３]が与えられ、ＡＮＤゲートＧ１４の出力は排他的論理和素子Ａ１４の入力に接続されている。   The output of the flip-flop F13 is connected to one input of the AND gate G14 and to the “1” input of the selector S13. Note that a selection signal SEL [2] for determining the order is given to the selection input of the selector S13. The other input of the AND gate G14 is provided with a tap selection signal PA [3] for selecting a tap, and the output of the AND gate G14 is connected to the input of the exclusive OR element A14.

セレクタＳ１３の出力は排他的論理和素子Ａ１３の入力に接続され、排他的論理和素子Ａ１３の出力はセレクタＳ１２の「０」入力に接続されている。   The output of the selector S13 is connected to the input of the exclusive OR element A13, and the output of the exclusive OR element A13 is connected to the “0” input of the selector S12.

フリップフロップＦ１２の出力はＡＮＤゲートＧ１３の一方入力に接続されると共に、セレクタＳ１２の「１」入力に接続されている。なお、セレクタＳ１２の選択入力には次数を決める選択信号ＳＥＬ[１]が与えられる。そして、ＡＮＤゲートＧ１３の他方入力にはタップを選択するタップ選択信号ＰＡ[２]が与えられ、ＡＮＤゲートＧ１３の出力は排他的論理和素子Ａ１３の入力に接続されている。   The output of the flip-flop F12 is connected to one input of the AND gate G13 and also connected to the “1” input of the selector S12. A selection signal SEL [1] for determining the order is given to the selection input of the selector S12. A tap selection signal PA [2] for selecting a tap is given to the other input of the AND gate G13, and the output of the AND gate G13 is connected to the input of the exclusive OR element A13.

セレクタＳ１２の出力は排他的論理和素子Ａ１２の入力に接続され、排他的論理和素子Ａ１２の出力はセレクタＳ１１の「０」入力に接続されている。   The output of the selector S12 is connected to the input of the exclusive OR element A12, and the output of the exclusive OR element A12 is connected to the “0” input of the selector S11.

フリップフロップＦ１１の出力はＡＮＤゲートＧ１２の一方入力に接続されると共に、セレクタＳ１１の「１」入力に接続されている。なお、セレクタＳ１１の選択入力には次数を決める選択信号ＳＥＬ[０]が与えられる。そして、ＡＮＤゲートＧ１２の他方入力にはタップを選択するタップ選択信号ＰＡ[１]が与えられ、ＡＮＤゲートＧ１２の出力は排他的論理和素子Ａ１２の入力に接続されている。   The output of the flip-flop F11 is connected to one input of the AND gate G12 and to the “1” input of the selector S11. A selection signal SEL [0] for determining the order is given to the selection input of the selector S11. A tap selection signal PA [1] for selecting a tap is given to the other input of the AND gate G12, and the output of the AND gate G12 is connected to the input of the exclusive OR element A12.

セレクタＳ１１の出力はＡＮＤゲートＧ１１の一方入力に接続され、ＡＮＤゲートＧ１１の他方入力にはタップを選択するタップ選択信号ＰＡ[０]が与えられ、ＡＮＤゲートＧ１１の出力は排他的論理和素子Ａ１１の入力に接続されている。   The output of the selector S11 is connected to one input of the AND gate G11, the tap input signal PA [0] for selecting a tap is given to the other input of the AND gate G11, and the output of the AND gate G11 is the exclusive OR element A11. Connected to the input.

＜動作＞
このような構成を有する動的可変型フィボナッチ線形フィードバックシフトレジスタ２００においては、８ビットのタップ選択信号ＰＡと７ビットの選択信号ＳＥＬを適宜設定することで、最大８次の既約多項式を規定することができる。 <Operation>
In the dynamically variable Fibonacci linear feedback shift register 200 having such a configuration, an 8-bit tap selection signal PA and a 7-bit selection signal SEL are appropriately set to define a maximum 8-degree irreducible polynomial. be able to.

例えば、既約多項式Ｘ４＋Ｘ２＋１を規定したい場合には、タップ選択信号ＰＡ[７：０]＝０００００１０１とすることで、図６に示されるように、排他的論理和素子を不活性状態または活性状態としてタップを選択し、また、選択信号ＳＥＬ[６：０]＝０００１０００とすることで、図６に示されるようにフィードバックループを何れのフリップフロップの出力から始めるかを選択する。 For example, to specify the irreducible polynomial X 4 + X 2 +1, by setting the tap selection signal PA [7: 0] = 00000101, as shown in FIG. 6, the exclusive OR element is in an inactive state. Alternatively, the tap is selected as the active state, and the selection signal SEL [6: 0] = 0001000 is selected to select from which flip-flop the output of the feedback loop starts as shown in FIG.

すなわち、図６に示されるように、選択信号ＳＥＬ[３]＝１とすることで、フリップフロップＦ１４の出力が循環する構成となり、フリップフロップＦ１４よりデータの流れで下流側となるフリップフロップＦ１５〜Ｆ１８はフィードバックシフトレジスタとしては機能しなくなり、フリップフロップＦ１４の出力が出力データとなる。   That is, as shown in FIG. 6, by setting the selection signal SEL [3] = 1, the output of the flip-flop F14 circulates, and the flip-flops F15˜ F18 does not function as a feedback shift register, and the output of the flip-flop F14 becomes output data.

このように、セレクタＳ１１〜Ｓ１７は、どのフリップフロップの出力をフィードバックループの始めのビットとするかを選択するので、フィードバック開始位置選択手段と呼称することができ、選択信号ＳＥＬは、フィードバック開始位置選択信号と呼称することができる。   Thus, since the selectors S11 to S17 select which flip-flop output is the first bit of the feedback loop, they can be referred to as feedback start position selection means, and the selection signal SEL is the feedback start position. It can be called a selection signal.

また、タップ選択信号ＰＡ[１]＝０およびＰＡ[３]＝０とすることでＡＮＤゲートＧ１２およびＧ１４の出力は０となり、排他的論理和素子Ａ１２およびＡ１４は、それぞれセレクタＳ１２およびＳ１４の出力をそのままセレクタＳ１１およびＳ１３に送るだけの実質的に不活性な状態となる。一方、排他的論理和素子Ａ１３は活性状態を維持する。この結果、動的可変型フィボナッチ線形フィードバックシフトレジスタ２００は、図７に示す等価回路のように、フリップフロップＦ１４およびＦ１２がいわゆるタップとなり、既約多項式Ｘ４＋Ｘ２＋１が規定されることとなる。 Further, by setting the tap selection signals PA [1] = 0 and PA [3] = 0, the outputs of the AND gates G12 and G14 become 0, and the exclusive OR elements A12 and A14 output the outputs of the selectors S12 and S14, respectively. Is sent to the selectors S11 and S13 as it is, and it becomes a substantially inactive state. On the other hand, the exclusive OR element A13 maintains the active state. As a result, in the dynamically variable Fibonacci linear feedback shift register 200, the flip-flops F14 and F12 become so-called taps as in the equivalent circuit shown in FIG. 7, and the irreducible polynomial X 4 + X 2 +1 is defined. .

このように、ＡＮＤゲートＧ１２〜Ｇ１８は、排他的論理和の対象であって入力ビットに影響を与えるビットを出力するタップを選択するタップ選択手段と呼称することができる。   As described above, the AND gates G12 to G18 can be referred to as tap selection means for selecting a tap that outputs a bit that is an exclusive OR target and affects the input bit.

また、動的可変型フィボナッチ線形フィードバックシフトレジスタ２００においては、全ての排他的論理和素子を実質的に不活性状態とし、８ビットの単純なシフトレジスタとすることも可能である。   Further, in the dynamically variable Fibonacci linear feedback shift register 200, it is possible to make all the exclusive OR elements substantially inactive and form a simple shift register of 8 bits.

すなわち、タップ選択信号ＰＡ[７：０]＝００００００００とし、選択信号ＳＥＬ[６：０]＝０００００００とすることで、動的可変型フィボナッチ線形フィードバックシフトレジスタ２００は、図８に示されるようにフリップフロップＦ１１〜Ｆ１８が直列に接続された８ビットのシフトレジスタとなる。   That is, by setting the tap selection signal PA [7: 0] = 00000000 and the selection signal SEL [6: 0] = 0000000, the dynamically variable Fibonacci linear feedback shift register 200 is flip-flops as shown in FIG. This is an 8-bit shift register in which the groups F11 to F18 are connected in series.

以上説明したように、実施の形態２の動的可変型フィボナッチ線形フィードバックシフトレジスタ２００によれば、選択信号ＳＥＬを適宜に設定することで、ハードウエアとして設定された最大次数以下であれば既約多項式の次数を任意に設定し、変更することができる。次数を任意に設定できることから、乱数生成に用いる場合には、乱数生成器の乱数発生の周期を可変することができる。   As described above, according to the dynamically variable Fibonacci linear feedback shift register 200 of the second embodiment, by appropriately setting the selection signal SEL, if the order is less than the maximum order set as hardware, The degree of the polynomial can be arbitrarily set and changed. Since the order can be arbitrarily set, when used for random number generation, the random number generation cycle of the random number generator can be varied.

また、タップ選択信号ＰＡを適宜に設定することで、タップとなるフリップフロップを任意に設定できるので、ハードウエアとして設定された最大次数以下であれば既約多項式を任意に設定し、また、変更することができる。タップとなるフリップフロップを任意に設定することでタップ位置を可変できることから、所望の既約多項式への対応が可能となる。   In addition, by appropriately setting the tap selection signal PA, it is possible to arbitrarily set the flip-flop to be a tap, so that the irreducible polynomial can be arbitrarily set and changed if it is less than the maximum order set as hardware. can do. Since the tap position can be varied by arbitrarily setting the flip-flop to be a tap, it is possible to cope with a desired irreducible polynomial.

また、線形フィードバックシフトレジスタとして使用しない場合には、単純なシフトレジスタとして使用することもできるので、汎用性を高めることができる。   Further, when not used as a linear feedback shift register, it can be used as a simple shift register, so that versatility can be improved.

＜実施の形態３＞
＜装置構成＞
図９は本発明に係る実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００の構成を示す回路図である。 <Embodiment 3>
<Device configuration>
FIG. 9 is a circuit diagram showing a configuration of a dynamically variable Galois Fibonacci linear feedback shift register 300 according to the third embodiment of the present invention.

図９に示す動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００は最大５次の既約多項式を規定することができ、フリップフロップＦ２１，Ｆ２２，Ｆ２３，Ｆ２４およびＦ２５と、２入力のＯＲゲートＧ２０と、２入力のＡＮＤゲートＧ２１，Ｇ２２，Ｇ２３，Ｇ２４、Ｇ２５、Ｇ３１，Ｇ３２，Ｇ３３およびＧ３４と、２入力のセレクタＳ２１，Ｓ２２，Ｓ２３およびＳ２４と、排他的論理和素子Ａ２１，Ａ２２，Ａ２３，Ａ２４，Ａ２５，Ａ３１，Ａ３２，Ａ３３およびＡ３４を備えている。   The dynamic variable Galois-Fibonacci linear feedback shift register 300 shown in FIG. 9 can define a maximum fifth degree irreducible polynomial, and includes flip-flops F21, F22, F23, F24 and F25, and a two-input OR gate G20. Two-input AND gates G21, G22, G23, G24, G25, G31, G32, G33 and G34, two-input selectors S21, S22, S23 and S24, and exclusive OR elements A21, A22, A23, A24, A25, A31, A32, A33 and A34 are provided.

入力データを受ける排他的論理和素子Ａ２１の出力は、フリップフロップＦ２１の入力に接続され、フリップフロップＦ２１の出力は排他的論理和素子Ａ２２の入力に接続され、排他的論理和素子Ａ２２の出力はフリップフロップＦ２２の入力に接続され、フリップフロップＦ２２の出力は排他的論理和素子Ａ２３の入力に接続され、排他的論理和素子Ａ２３の出力はフリップフロップＦ２３の入力に接続され、フリップフロップＦ２３の出力は排他的論理和素子Ａ２４の入力に接続され、排他的論理和素子Ａ２４の出力はフリップフロップＦ２４の入力に接続され、フリップフロップＦ２４の出力は排他的論理和素子Ａ２５の入力に接続され、排他的論理和素子Ａ２５の出力はフリップフロップＦ２５の入力に接続され、リップフロップＦ２５の出力が出力データとなる。   The output of the exclusive OR element A21 that receives the input data is connected to the input of the flip-flop F21, the output of the flip-flop F21 is connected to the input of the exclusive OR element A22, and the output of the exclusive OR element A22 is The output of the flip-flop F22 is connected to the input of the exclusive OR element A23, the output of the exclusive OR element A23 is connected to the input of the flip-flop F23, and the output of the flip-flop F23. Is connected to the input of the exclusive OR element A24, the output of the exclusive OR element A24 is connected to the input of the flip-flop F24, and the output of the flip-flop F24 is connected to the input of the exclusive OR element A25. The output of the logical OR element A25 is connected to the input of the flip-flop F25, and the lip-flop F Output of 5 becomes the output data.

フリップフロップＦ２５の出力はＡＮＤゲートＧ２５の一方入力に接続されると共に、排他的論理和素子Ａ３４の入力に接続されている。そして、ＡＮＤゲートＧ２５の他方入力にはタップを選択するタップ選択信号ＧＰＡ[４]が与えられ、ＡＮＤゲートＧ２５の出力は排他的論理和素子Ａ２５の入力に接続されている。   The output of the flip-flop F25 is connected to one input of the AND gate G25 and also connected to the input of the exclusive OR element A34. A tap selection signal GPA [4] for selecting a tap is supplied to the other input of the AND gate G25, and an output of the AND gate G25 is connected to an input of the exclusive OR element A25.

フリップフロップＦ２４の出力は排他的論理和素子Ａ２５の入力に接続される共に、ＡＮＤゲートＧ３４の一方入力およびセレクタＳ２４の「１」入力に接続されている。なお、セレクタＳ２４の選択入力には次数を決める選択信号ＤＳＥＬ[３]が与えられる。そして、ＡＮＤゲートＧ３４の他方入力にはタップを選択するタップ選択信号ＦＰＡ[４]が与えられ、ＡＮＤゲートＧ３４の出力は排他的論理和素子Ａ３４の入力に接続され、排他的論理和素子Ａ３４の出力はセレクタＳ２４の「０」入力に接続されている。   The output of the flip-flop F24 is connected to the input of the exclusive OR element A25, and is also connected to one input of the AND gate G34 and the “1” input of the selector S24. Note that a selection signal DSEL [3] for determining the order is given to the selection input of the selector S24. A tap selection signal FPA [4] for selecting a tap is given to the other input of the AND gate G34, and an output of the AND gate G34 is connected to an input of the exclusive OR element A34. The output is connected to the “0” input of the selector S24.

セレクタＳ２４の出力はＡＮＤゲートＧ２４の一方入力に接続されると共に、排他的論理和素子Ａ３３の入力に接続されている。そして、ＡＮＤゲートＧ２４の他方入力にはタップを選択するタップ選択信号ＧＰＡ[３]が与えられ、ＡＮＤゲートＧ２４の出力は排他的論理和素子Ａ２４の入力に接続されている。   The output of the selector S24 is connected to one input of the AND gate G24 and also connected to the input of the exclusive OR element A33. A tap selection signal GPA [3] for selecting a tap is given to the other input of the AND gate G24, and the output of the AND gate G24 is connected to the input of the exclusive OR element A24.

フリップフロップＦ２３の出力は排他的論理和素子Ａ２４の入力に接続される共に、ＡＮＤゲートＧ３３の一方入力およびセレクタＳ２３の「１」入力に接続されている。なお、セレクタＳ２３の選択入力には次数を決める選択信号ＤＳＥＬ[２]が与えられる。そして、ＡＮＤゲートＧ３３の他方入力にはタップを選択するタップ選択信号ＦＰＡ[３]が与えられ、ＡＮＤゲートＧ３３の出力は排他的論理和素子Ａ３３の入力に接続され、排他的論理和素子Ａ３３の出力はセレクタＳ２３の「０」入力に接続されている。   The output of the flip-flop F23 is connected to the input of the exclusive OR element A24, and is also connected to one input of the AND gate G33 and the “1” input of the selector S23. Note that the selection signal DSEL [2] for determining the order is given to the selection input of the selector S23. A tap selection signal FPA [3] for selecting a tap is given to the other input of the AND gate G33, and an output of the AND gate G33 is connected to an input of the exclusive OR element A33. The output is connected to the “0” input of the selector S23.

セレクタＳ２３の出力はＡＮＤゲートＧ２３の一方入力に接続されると共に、排他的論理和素子Ａ３２の入力に接続されている。そして、ＡＮＤゲートＧ２３の他方入力にはタップを選択するタップ選択信号ＧＰＡ[２]が与えられ、ＡＮＤゲートＧ２３の出力は排他的論理和素子Ａ２３の入力に接続されている。   The output of the selector S23 is connected to one input of the AND gate G23 and also connected to the input of the exclusive OR element A32. A tap selection signal GPA [2] for selecting a tap is given to the other input of the AND gate G23, and the output of the AND gate G23 is connected to the input of the exclusive OR element A23.

フリップフロップＦ２２の出力は排他的論理和素子Ａ２３の入力に接続される共に、ＡＮＤゲートＧ３２の一方入力およびセレクタＳ２２の「１」入力に接続されている。なお、セレクタＳ２２の選択入力には次数を決める選択信号ＤＳＥＬ[１]が与えられる。そして、ＡＮＤゲートＧ３２の他方入力にはタップを選択するタップ選択信号ＦＰＡ[２]が与えられ、ＡＮＤゲートＧ３２の出力は排他的論理和素子Ａ３２の入力に接続され、排他的論理和素子Ａ３２の出力はセレクタＳ２２の「０」入力に接続されている。   The output of the flip-flop F22 is connected to the input of the exclusive OR element A23, and is also connected to one input of the AND gate G32 and the “1” input of the selector S22. Note that a selection signal DSEL [1] for determining the order is given to the selection input of the selector S22. A tap selection signal FPA [2] for selecting a tap is given to the other input of the AND gate G32, and an output of the AND gate G32 is connected to an input of the exclusive OR element A32. The output is connected to the “0” input of the selector S22.

セレクタＳ２２の出力はＡＮＤゲートＧ２２の一方入力に接続されると共に、排他的論理和素子Ａ３１の入力に接続されている。そして、ＡＮＤゲートＧ２２の他方入力にはタップを選択するタップ選択信号ＧＰＡ[１]が与えられ、ＡＮＤゲートＧ２２の出力は排他的論理和素子Ａ２２の入力に接続されている。   The output of the selector S22 is connected to one input of the AND gate G22 and also connected to the input of the exclusive OR element A31. A tap selection signal GPA [1] for selecting a tap is given to the other input of the AND gate G22, and an output of the AND gate G22 is connected to an input of the exclusive OR element A22.

フリップフロップＦ２１の出力は排他的論理和素子Ａ２２の入力に接続される共に、ＡＮＤゲートＧ３１の一方入力およびセレクタＳ２１の「１」入力に接続されている。なお、セレクタＳ２１の選択入力には次数を決める選択信号ＤＳＥＬ[０]が与えられる。そして、ＡＮＤゲートＧ３１の他方入力にはタップを選択するタップ選択信号ＦＰＡ[１]が与えられ、ＡＮＤゲートＧ３１の出力は排他的論理和素子Ａ３１の入力に接続され、排他的論理和素子Ａ３１の出力はセレクタＳ２１の「０」入力に接続されている。   The output of the flip-flop F21 is connected to the input of the exclusive OR element A22, and is also connected to one input of the AND gate G31 and the “1” input of the selector S21. Note that the selection signal DSEL [0] for determining the order is given to the selection input of the selector S21. A tap selection signal FPA [1] for selecting a tap is given to the other input of the AND gate G31, and an output of the AND gate G31 is connected to an input of the exclusive OR element A31. The output is connected to the “0” input of the selector S21.

セレクタＳ２１の出力はＡＮＤゲートＧ２１の一方入力に接続され、ＡＮＤゲートＧ２１の他方入力にはＯＲゲートＧ２０の出力が与えられる。なお、ＯＲゲートＧ２０の入力にはタップを選択するタップ選択信号ＦＰＡ[０]およびＧＰＡ[０]が与えられる。   The output of the selector S21 is connected to one input of the AND gate G21, and the output of the OR gate G20 is given to the other input of the AND gate G21. Note that tap selection signals FPA [0] and GPA [0] for selecting a tap are applied to the input of the OR gate G20.

＜動作＞
このような構成を有する動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００においては、５ビットのタップ選択信号ＧＰＡ（第１のタップ選択信号）、タップ選択信号ＦＰＡ（第２のタップ選択信号）および４ビットの選択信号ＤＳＥＬを適宜設定することで、ガロア線形フィードバックシフトレジスタまたはフィボナッチ線形フィードバックシフトレジスタとして構成し、最大５次の既約多項式を規定することができる。 <Operation>
In the dynamically variable Galois-Fibonacci linear feedback shift register 300 having such a configuration, a 5-bit tap selection signal GPA (first tap selection signal), a tap selection signal FPA (second tap selection signal), and By appropriately setting the 4-bit selection signal DSEL, it can be configured as a Galois linear feedback shift register or a Fibonacci linear feedback shift register, and a maximum fifth order irreducible polynomial can be defined.

例えば、ガロア線形フィードバックシフトレジスタを構成し、既約多項式Ｘ４＋Ｘ３＋Ｘ２＋１を規定したい場合には、タップ選択信号ＧＰＡ[４：０]＝０１１０１およびタップ選択信号ＦＰＡ[４：０]＝０００００とすることで、図１０に示されるように、排他的論理和素子を不活性状態または活性状態としてタップを選択し、また、選択信号ＤＳＥＬ[３：０]＝１０００とすることで、図１０に示されるようにフィードバックループを何れのフリップフロップの出力から始めるかを選択する。 For example, when configuring a Galois linear feedback shift register and defining an irreducible polynomial X 4 + X 3 + X 2 +1, tap selection signal GPA [4: 0] = 01011 and tap selection signal FPA [4: 0] = By setting 00000, as shown in FIG. 10, the tap is selected with the exclusive OR element inactive or active, and the selection signal DSEL [3: 0] = 1000. As shown in FIG. 10, select which flip-flop output the feedback loop starts from.

すなわち、図１０に示されるように、選択信号ＤＳＥＬ[３]＝１とすることで、フリップフロップＦ２４の出力が循環する構成となり、フリップフロップＦ２４よりデータの流れで下流側となるフリップフロップＦ２５はフィードバックシフトレジスタとしては機能しなくなり、フリップフロップＦ２４の出力が出力データとなる。   That is, as shown in FIG. 10, by setting the selection signal DSEL [3] = 1, the output of the flip-flop F24 circulates, and the flip-flop F25 on the downstream side in the data flow from the flip-flop F24 It does not function as a feedback shift register, and the output of the flip-flop F24 becomes output data.

このように、セレクタＳ２１〜Ｓ２４は、どのフリップフロップの出力をフィードバックループの始めのビットとするかを選択するので、フィードバック開始位置選択手段と呼称することができ、選択信号ＤＳＥＬは、フィードバック開始位置選択信号と呼称することができる。   Thus, since the selectors S21 to S24 select which flip-flop output is the first bit of the feedback loop, they can be referred to as feedback start position selection means. The selection signal DSEL is the feedback start position. It can be called a selection signal.

また、タップ選択信号ＧＰＡ[１]＝０とすることでＡＮＤゲートＧ２２の出力は０となり、排他的論理和素子Ａ２２はフリップフロップＦ２１の出力をそのままフリップフロップＦ２２に送るだけの実質的に不活性な状態となる。一方、排他的論理和素子Ａ２３、Ａ２４は活性状態を維持する。また、タップ選択信号ＦＰＡ[３]、ＦＰＡ[２]およびＦＰＡ[１]は何れも０であるので排他的論理和素子Ａ３３、Ａ３２およびＡ３１は何れも実質的に不活性な状態となる。この結果、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００は、図１１に示す等価回路のように、フリップフロップＦ２４、Ｆ２３およびＦ２２がいわゆるタップとなり、既約多項式Ｘ４＋Ｘ３＋Ｘ２＋１が規定されることとなる。 Further, by setting the tap selection signal GPA [1] = 0, the output of the AND gate G22 becomes 0, and the exclusive OR element A22 is substantially inactive only by sending the output of the flip-flop F21 to the flip-flop F22 as it is. It becomes a state. On the other hand, the exclusive OR elements A23 and A24 maintain the active state. Further, since the tap selection signals FPA [3], FPA [2], and FPA [1] are all 0, the exclusive OR elements A33, A32, and A31 are substantially inactive. As a result, in the dynamic variable Galois-Fibonacci linear feedback shift register 300, as in the equivalent circuit shown in FIG. 11, the flip-flops F24, F23 and F22 become so-called taps, and the irreducible polynomial X 4 + X 3 + X 2 +1 is It will be specified.

このように、ＡＮＤゲートＧ２２〜Ｇ２５は、排他的論理和の対象であって入力ビットに影響を与えるビットを出力するタップを選択するタップ選択手段と呼称することができる。   Thus, the AND gates G22 to G25 can be referred to as tap selection means for selecting a tap that outputs a bit that is an exclusive-OR target and affects the input bit.

また、フィボナッチ線形フィードバックシフトレジスタを構成し、既約多項式Ｘ４＋Ｘ２＋１を規定したい場合には、タップ選択信号ＧＰＡ[４：０]＝０００００とし、タップ選択信号ＦＰＡ[４：０]＝００１０１とすることで、図１２に示されるように、排他的論理和素子を不活性状態または活性状態としてタップを選択し、また、選択信号ＤＳＥＬ[３：０]＝１０００とすることで、図１２に示されるようにフィードバックループを何れのフリップフロップの出力から始めるかを選択する。 When a Fibonacci linear feedback shift register is configured and the irreducible polynomial X 4 + X 2 +1 is desired to be defined, the tap selection signal GPA [4: 0] = 00000 and the tap selection signal FPA [4: 0] = 00101. Thus, as shown in FIG. 12, the exclusive OR element is inactivated or activated to select the tap, and the selection signal DSEL [3: 0] = 1000 is set, so that FIG. Select which flip-flop output the feedback loop starts from as shown in FIG.

すなわち、図１２に示されるように、選択信号ＤＳＥＬ[３]＝１とすることで、フリップフロップＦ２４の出力が循環する構成となり、フリップフロップＦ２４よりデータの流れで下流側となるフリップフロップＦ２５はフィードバックシフトレジスタとしては機能しなくなり、フリップフロップＦ２４の出力が出力データとなる。   That is, as shown in FIG. 12, by setting the selection signal DSEL [3] = 1, the output of the flip-flop F24 circulates, and the flip-flop F25 downstream from the flip-flop F24 in the data flow becomes It does not function as a feedback shift register, and the output of the flip-flop F24 becomes output data.

また、タップ選択信号ＦＰＡ[１]＝０およびＦＰＡ[３]＝０とすることでＡＮＤゲートＧ３１およびＧ３３の出力は０となり、排他的論理和素子Ａ３１およびＡ３３は、それぞれセレクタＳ２２およびＳ２４の出力をそのままセレクタＳ２１およびＳ２３に送るだけの実質的に不活性な状態となる。一方、排他的論理和素子Ａ３２は活性状態を維持する。この結果、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００は、図１３に示す等価回路のように、フリップフロップＦ２４およびＦ２２がいわゆるタップとなり、既約多項式Ｘ４＋Ｘ２＋１が規定されることとなる。 Also, by setting the tap selection signals FPA [1] = 0 and FPA [3] = 0, the outputs of the AND gates G31 and G33 become 0, and the exclusive OR elements A31 and A33 output the outputs of the selectors S22 and S24, respectively. Is sent to the selectors S21 and S23 as it is, and it becomes a substantially inactive state. On the other hand, the exclusive OR element A32 maintains the active state. As a result, in the dynamically variable Galois-Fibonacci linear feedback shift register 300, the flip-flops F24 and F22 become so-called taps and the irreducible polynomial X 4 + X 2 +1 is defined as in the equivalent circuit shown in FIG. It becomes.

このように、ＡＮＤゲートＧ３１〜Ｇ３４は、排他的論理和の対象であって入力ビットに影響を与えるビットを出力するタップを選択するタップ選択手段と呼称することができる。   As described above, the AND gates G31 to G34 can be referred to as tap selection means for selecting a tap that outputs a bit that is an exclusive OR target and affects the input bit.

また、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００においては、全ての排他的論理和素子を実質的に不活性状態とし、５ビットの単純なシフトレジスタとすることも可能である。   Further, in the dynamically variable Galois-Fibonacci linear feedback shift register 300, it is possible to make all the exclusive OR elements substantially inactive and form a simple 5-bit shift register.

すなわち、タップ選択信号ＧＰＡ[４：０]およびＦＰＡ[４：０]を何れも０００００とし、選択信号ＤＳＥＬ[３：０]＝００００とすることで、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００は、図１４に示されるようにフリップフロップＦ２１〜Ｆ２５が直列に接続された５ビットのシフトレジスタとなる。   That is, the tap selection signals GPA [4: 0] and FPA [4: 0] are both set to 00000, and the selection signal DSEL [3: 0] = 0000, so that the dynamically variable Galois Fibonacci linear feedback shift register is set. Reference numeral 300 denotes a 5-bit shift register in which flip-flops F21 to F25 are connected in series as shown in FIG.

以上説明したように、実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００によれば、タップ選択信号ＧＰＡおよびＦＰＡの設定により、ガロア線形フィードバックシフトレジスタまたはフィボナッチ線形フィードバックシフトレジスタとして使用することができるので、例えば、１つのシステムで、ガロア、フィボナッチの両線形フィードバックシフトレジスタを備える必要がある場合に、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタを１つ実装すれば、用途に応じて変形させて使い分けると言った柔軟な使用が可能となる。   As described above, according to the dynamically variable Galois-Fibonacci linear feedback shift register 300 of the third embodiment, it is used as a Galois linear feedback shift register or a Fibonacci linear feedback shift register depending on the settings of the tap selection signals GPA and FPA. For example, if it is necessary to provide both Galois and Fibonacci linear feedback shift registers in one system, if one dynamic variable Galois Fibonacci linear feedback shift register is implemented, It is possible to use it flexibly by changing it accordingly.

また、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタでは、フリップフロップはガロア、フィボナッチの両線形フィードバックシフトレジスタで共用できるので、回路規模の増大を抑制したシステムを構築でき、回路コストの増加を抑制して低コスト化を図ることができる。   In the dynamic variable Galois-Fibonacci linear feedback shift register, the flip-flop can be shared by both the Galois and Fibonacci linear feedback shift registers, so it is possible to construct a system that suppresses the increase in circuit scale and suppresses the increase in circuit cost. Thus, cost reduction can be achieved.

また、選択信号ＤＳＥＬを適宜に設定することで、ハードウエアとして設定された最大次数以下であれば既約多項式の次数を任意に設定し、変更することができる。次数を任意に設定できることから、ガロア線形フィードバックシフトレジスタとして符号理論で用いる場合には、符号長を可変にでき、また誤り訂正能力を可変にすることができる。また、暗号理論で用いる場合には、異なる次数の剰余乗算に可変することができる。また、フィボナッチ線形フィードバックシフトレジスタとして乱数生成に用いる場合には、乱数生成器の乱数発生の周期を可変することができる。   Further, by appropriately setting the selection signal DSEL, the degree of the irreducible polynomial can be arbitrarily set and changed as long as it is less than the maximum degree set as hardware. Since the order can be arbitrarily set, the code length can be made variable and the error correction capability can be made variable when used in the code theory as a Galois linear feedback shift register. In addition, when used in cryptography, it can be changed to a remainder multiplication of different orders. Further, when the Fibonacci linear feedback shift register is used for random number generation, the random number generation cycle of the random number generator can be varied.

また、タップ選択信号ＧＰＡおよびＦＰＡを適宜に設定することで、タップとなるフリップフロップを任意に設定できるので、ハードウエアとして設定された最大次数以下であれば既約多項式を任意に設定し、また、変更することができる。タップとなるフリップフロップを任意に設定することでタップ位置を可変できることから、ガロア線形フィードバックシフトレジスタとして符号理論や暗号理論で用いる場合には、所望の既約多項式への対応が可能となる。また、フィボナッチ線形フィードバックシフトレジスタとして用いる場合には、所望の既約多項式への対応が可能となる。   Also, by appropriately setting the tap selection signals GPA and FPA, the flip-flop to be a tap can be arbitrarily set, so that the irreducible polynomial is arbitrarily set if it is less than the maximum order set as hardware, and Can be changed. Since the tap position can be varied by arbitrarily setting a flip-flop as a tap, it is possible to cope with a desired irreducible polynomial when used as a Galois linear feedback shift register in code theory or cryptography. Further, when used as a Fibonacci linear feedback shift register, it is possible to cope with a desired irreducible polynomial.

また、線形フィードバックシフトレジスタとして使用しない場合には、単純なシフトレジスタとして使用することもできるので、汎用性を高めることができる。   Further, when not used as a linear feedback shift register, it can be used as a simple shift register, so that versatility can be improved.

なお、以上説明した実施の形態１および２の動的可変型ガロア線形フィードバックシフトレジスタ１００および動的可変型フィボナッチ線形フィードバックシフトレジスタ２００においては、最大８次の既約多項式を規定できる構成を示し、実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００においては、最大５次の既約多項式を規定できる構成を示したがこれに限定されるものではなく、フリップフロップ等を増加すれば、規定できる次数は任意に増やすことができる。   In the dynamic variable Galois linear feedback shift register 100 and the dynamic variable Fibonacci linear feedback shift register 200 of the first and second embodiments described above, a configuration that can define a maximum 8th degree irreducible polynomial is shown. In the dynamically variable Galois-Fibonacci linear feedback shift register 300 of the third embodiment, a configuration capable of defining a maximum fifth-order irreducible polynomial is shown, but the present invention is not limited to this, and the number of flip-flops can be increased. For example, the order that can be defined can be arbitrarily increased.

＜変形例＞
以上説明した実施の形態１および２の動的可変型ガロア線形フィードバックシフトレジスタ１００および動的可変型フィボナッチ線形フィードバックシフトレジスタ２００、実施の形態３の動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３００は、ハードウエアにより実装されるものとして説明したが、ソフトウェアにより実装することも可能である。 <Modification>
The dynamic variable Galois linear feedback shift register 100 and the dynamic variable Fibonacci linear feedback shift register 200 of the first and second embodiments described above and the dynamic variable Galois-Fibonacci linear feedback shift register 300 of the third embodiment are as follows. Although described as being implemented by hardware, it can also be implemented by software.

＜適用例＞
次に、以上説明した動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタを適用したシステムの一例について図１５〜図１８を用いて説明する。 <Application example>
Next, an example of a system to which the above-described dynamic variable Galois Fibonacci linear feedback shift register is applied will be described with reference to FIGS.

図１５および図１６は、ＮＡＮＤフラッシュメモリ３０の制御装置１０の構成を示すブロック図であり、図１５は書き込み動作を説明する図であり、図１６は読み出し動作を説明する図である。   15 and FIG. 16 are block diagrams showing the configuration of the control device 10 of the NAND flash memory 30, FIG. 15 is a diagram for explaining the write operation, and FIG. 16 is a diagram for explaining the read operation.

図１５および図１６に示すように、制御装置１０は、ＣＰＵ等のホスト装置２０との間で信号の授受を行うホストインタフェース１と、ホストインタフェース１に接続されたデータデスクランブル制御部２と、データデスクランブル制御部２との間で信号の授受を行う動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３と、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３およびホストインタフェース１に接続されたデータスクランブル制御部４と、データデスクランブル制御部２に接続されたデコーダ部５および誤り訂正回路６と、ＮＡＮＤフラッシュメモリ３０との間で信号の授受を行うメモリインタフェース７と、メモリインタフェース７およびデータスクランブル制御部４に接続された誤り訂正回路８とを備えている。なお、制御装置１０は、電子データを処理するので、データ処理装置と呼称することができる。   As shown in FIGS. 15 and 16, the control device 10 includes a host interface 1 that exchanges signals with a host device 20 such as a CPU, a data descrambling control unit 2 connected to the host interface 1, Dynamically variable Galois-Fibonacci linear feedback shift register 3 that exchanges signals with data descrambling control unit 2, data that is connected to dynamic variable Galois-Fibonacci linear feedback shift register 3 and host interface 1 A memory interface 7 for exchanging signals with the NAND flash memory 30, a memory interface 7, and a data scrambler, a scramble control unit 4, a decoder unit 5 and an error correction circuit 6 connected to the data descrambling control unit 2 Error connected to control unit 4 And a positive circuit 8. In addition, since the control apparatus 10 processes electronic data, it can be called a data processing apparatus.

ここで、データデスクランブル制御部２およびデータスクランブル制御部４は、Ｍ系列の擬似乱数を扱う部位であり、誤り訂正回路６は誤り訂正に用いるシンドロームを生成する部位であり、誤り訂正回路８は復号化の際の誤り訂正を行う部位である。   Here, the data descrambling control unit 2 and the data scramble control unit 4 are parts for handling M-sequence pseudo-random numbers, the error correction circuit 6 is a part for generating a syndrome used for error correction, and the error correction circuit 8 is This is a part for error correction at the time of decoding.

動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３は、誤り訂正回路６との間でも信号の授受を行うと共に、デコーダ部５からの信号を受ける。また、デコーダ部５および誤り訂正回路６はメモリインタフェース７にも接続されている。   The dynamically variable Galois-Fibonacci linear feedback shift register 3 exchanges signals with the error correction circuit 6 and receives signals from the decoder unit 5. The decoder unit 5 and the error correction circuit 6 are also connected to the memory interface 7.

次に、図１５を参照しつつ、図１７に示すフローチャートを用いて、ＮＡＮＤフラッシュメモリ３０へのデータの書き込み動作を説明する。   Next, a data write operation to the NAND flash memory 30 will be described with reference to FIG. 15 and a flowchart shown in FIG.

書き込み動作の開始にあたって、ホスト装置２０に電源が投入されていない場合、ホスト装置２０の電源スイッチＳＷがオンされることで制御装置１０も起動し、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３は予め定めた次数とタップを有するフィボナッチ線形フィードバックシフトレジスタ３として初期化される（ステップＳＴ１）。   When the host device 20 is not powered on at the start of the write operation, the control device 10 is also activated by turning on the power switch SW of the host device 20, and the dynamically variable Galois-Fibonacci linear feedback shift register 3 Is initialized as a Fibonacci linear feedback shift register 3 having a predetermined order and tap (step ST1).

次に、ホスト装置２０はスクランブル済み書き込みコマンドと書き込みデータをホストインタフェース１に送信する（ステップＳＴ２）。   Next, the host device 20 transmits a scrambled write command and write data to the host interface 1 (step ST2).

ホストインタフェース１は、ホスト装置２０から受信したスクランブル済み書き込みコマンドおよびスクランブル済み書き込みデータを、データデスクランブル制御部２に転送する（ステップＳＴ３）。   The host interface 1 transfers the scrambled write command and the scrambled write data received from the host device 20 to the data descrambling controller 2 (step ST3).

次に、データデスクランブル制御部２は、フィボナッチ線形フィードバックシフトレジスタ３にスクランブル済み書き込みコマンドおよびスクランブル済み書き込みデータを転送する（ステップＳＴ４）。   Next, the data descrambling control unit 2 transfers the scrambled write command and the scrambled write data to the Fibonacci linear feedback shift register 3 (step ST4).

フィボナッチ線形フィードバックシフトレジスタ３は、受け取ったスクランブル済み書き込みコマンドおよびスクランブル済み書き込みデータをデスクランブルし、デスクランブル済み書き込みコマンドおよびデスクランブル済み書き込みデータとしてデータデスクランブル制御部２に転送する（ステップＳＴ５）。なお、デスクランブルにおいては、例えば図１２に示したフィボナッチ線形フィードバックシフトレジスタの構成において入力データとしてスクランブル済み書き込みコマンドおよびスクランブル済み書き込みデータを入力することで、デスクランブル済み書き込みコマンドおよびデスクランブル済み書き込みデータが出力データとして出力される。   The Fibonacci linear feedback shift register 3 descrambles the received scrambled write command and scrambled write data, and transfers them to the data descrambling control unit 2 as a descrambled write command and descrambled write data (step ST5). In descrambling, for example, the scrambled write command and the scrambled write data are input as input data in the configuration of the Fibonacci linear feedback shift register shown in FIG. Is output as output data.

次に、データデスクランブル制御部２は、デスクランブル済み書き込みコマンドをデコーダ部５に転送し（ステップＳＴ６）、また、デスクランブル済み書き込みデータを誤り訂正回路６に転送する（ステップＳＴ７）。   Next, the data descrambling control unit 2 transfers the descrambled write command to the decoder unit 5 (step ST6), and transfers the descrambled write data to the error correction circuit 6 (step ST7).

デコーダ部５は、書き込みコマンドを認識し、それに基づいて動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３を、予め定めた次数とタップを有するガロア線形フィードバックシフトレジスタ３に変更する（ステップＳＴ８）。   The decoder unit 5 recognizes the write command, and changes the dynamic variable Galois-Fibonacci linear feedback shift register 3 to the Galois linear feedback shift register 3 having a predetermined order and tap based on the write command (step ST8).

そして、誤り訂正回路６は、デスクランブル済み書き込みデータをガロア線形フィードバックシフトレジスタ３に転送する（ステップＳＴ９）。   Then, the error correction circuit 6 transfers the descrambled write data to the Galois linear feedback shift register 3 (step ST9).

ガロア線形フィードバックシフトレジスタ３は、デスクランブル済み書き込みデータからシンドロームを生成し、誤り訂正回路６に転送する（ステップＳＴ１０）。なお、シンドロームの生成においては、例えば図１０に示したガロア線形フィードバックシフトレジスタの構成において入力データとしてデスクランブル済み書き込みデータを入力することで、シンドロームが出力データとして出力される。   The Galois linear feedback shift register 3 generates a syndrome from the descrambled write data and transfers it to the error correction circuit 6 (step ST10). In the generation of the syndrome, for example, when the descrambled write data is input as input data in the configuration of the Galois linear feedback shift register shown in FIG. 10, the syndrome is output as output data.

また、デコーダ部５は、書き込みコマンドから書き込みアドレスを抽出し、書き込み制御信号を生成してメモリインタフェース７に転送する（ステップＳＴ１１）。   The decoder unit 5 extracts a write address from the write command, generates a write control signal, and transfers it to the memory interface 7 (step ST11).

誤り訂正回路６では、デスクランブル済み書き込みデータとシンドロームをメモリインタフェース７に転送する（ステップＳＴ１２）。   The error correction circuit 6 transfers the descrambled write data and syndrome to the memory interface 7 (step ST12).

メモリインタフェース７は、書き込み制御信号に基づいてＮＡＮＤフラッシュメモリ３０にデスクランブル済み書き込みデータとシンドロームの書き込み制御を開始する（ステップＳＴ１３）。   The memory interface 7 starts write control of descrambled write data and syndrome to the NAND flash memory 30 based on the write control signal (step ST13).

デコーダ部５は、書き込み制御が終了すると、動的可変型ガロア・フィボナッチ線形フィードバックシフトレジスタ３を、予め定めた次数とタップを有するフィボナッチ型フィードバックシフトレジスタ３に変更し（ステップＳＴ１４）、一連の書き込み動作が終了する。   When the write control is completed, the decoder unit 5 changes the dynamic variable Galois-Fibonacci linear feedback shift register 3 to the Fibonacci feedback shift register 3 having a predetermined order and tap (step ST14), and a series of writing The operation ends.

次に、図１６を参照しつつ、図１８に示すフローチャートを用いて、ＮＡＮＤフラッシュメモリ３０からのデータの読み出し動作を説明する。   Next, a data read operation from the NAND flash memory 30 will be described using the flowchart shown in FIG. 18 with reference to FIG.

読み出し動作を開始すると、まず、ホスト装置２０はスクランブル済み読み出しコマンドをホストインタフェース１に送信する（ステップＳＴ２１）。   When the read operation is started, first, the host device 20 transmits a scrambled read command to the host interface 1 (step ST21).

ホストインタフェース１は、ホスト装置２０から受信したスクランブル済み読み出しコマンドを、データデスクランブル制御部２に転送する（ステップＳＴ２２）。   The host interface 1 transfers the scrambled read command received from the host device 20 to the data descrambling control unit 2 (step ST22).

次に、データデスクランブル制御部２は、フィボナッチ線形フィードバックシフトレジスタ３にスクランブル済み読み出しコマンドを転送する（ステップＳＴ２３）。   Next, the data descrambling controller 2 transfers the scrambled read command to the Fibonacci linear feedback shift register 3 (step ST23).

フィボナッチ線形フィードバックシフトレジスタ３は、受け取ったスクランブル済み読み出しコマンドをデスクランブルし、デスクランブル済み読み出しコマンドとしてデータデスクランブル制御部２に転送する（ステップＳＴ２４）。なお、デスクランブルにおいては、例えば図１２に示したフィボナッチ線形フィードバックシフトレジスタの構成において入力データとしてスクランブル済み読み出しコマンドを入力することで、デスクランブル済み読み出しコマンドが出力データとして出力される。   The Fibonacci linear feedback shift register 3 descrambles the received scrambled read command and transfers it to the data descrambling control unit 2 as a descrambled read command (step ST24). In descrambling, for example, by inputting a scrambled read command as input data in the configuration of the Fibonacci linear feedback shift register shown in FIG. 12, the descrambled read command is output as output data.

次に、データデスクランブル制御部２は、デスクランブル済み読み出しコマンドをデコーダ部５に転送する（ステップＳＴ２５）。   Next, the data descrambling control unit 2 transfers the descrambled read command to the decoder unit 5 (step ST25).

デコーダ部５は、読み出しコマンドを認識し、読み出しコマンドから読み出しアドレスを抽出し、読み出し制御信号をメモリインタフェース７に転送する（ステップＳＴ２６）。   The decoder unit 5 recognizes the read command, extracts a read address from the read command, and transfers a read control signal to the memory interface 7 (step ST26).

メモリインタフェース７は、読み出し制御信号に基づいてＮＡＮＤフラッシュメモリ３０からのデータの読み出し制御を開始する（ステップＳＴ２７）。   The memory interface 7 starts reading data from the NAND flash memory 30 based on the read control signal (step ST27).

ＮＡＮＤフラッシュメモリ３０は、読み出したデータとシンドロームをメモリインタフェース７に送信する（ステップＳＴ２８）。   The NAND flash memory 30 transmits the read data and syndrome to the memory interface 7 (step ST28).

メモリインタフェース７は、ＮＡＮＤフラッシュメモリ３０から読み出したデータとシンドロームを誤り訂正回路８に転送する（ステップＳＴ２９）。   The memory interface 7 transfers the data and syndrome read from the NAND flash memory 30 to the error correction circuit 8 (step ST29).

誤り訂正回路８は、読み出したシンドロームを用い、読み出したデータの誤りを訂正し、誤り訂正済み読み出しデータとしてデータスクランブル制御部４に転送する（ステップＳＴ３０）。   The error correction circuit 8 corrects the error of the read data using the read syndrome, and transfers it to the data scramble control unit 4 as error corrected read data (step ST30).

データスクランブル制御部４は、フィボナッチ線形フィードバックシフトレジスタ３に誤り訂正済み読み出しデータを転送する（ステップＳＴ３１）。   The data scramble control unit 4 transfers the error-corrected read data to the Fibonacci linear feedback shift register 3 (step ST31).

フィボナッチ線形フィードバックシフトレジスタ３は、データスクランブル制御部４から受け取った誤り訂正済み読み出しデータをスクランブルし、スクランブル済み読み出しデータとしてデータスクランブル制御部４に転送する（ステップＳＴ３２）。なお、スクランブルにおいては、例えば図１２に示したフィボナッチ線形フィードバックシフトレジスタの構成において入力データとして誤り訂正済み読み出しデータを入力することで、スクランブル済み読み出しデータが出力データとして出力される。   The Fibonacci linear feedback shift register 3 scrambles the error-corrected read data received from the data scramble control unit 4, and transfers the scrambled read data to the data scramble control unit 4 (step ST32). In scramble, for example, by inputting error-corrected read data as input data in the configuration of the Fibonacci linear feedback shift register shown in FIG. 12, the scrambled read data is output as output data.

データスクランブル制御部４は、スクランブル済み読み出しデータをホストインタフェース１に転送する（ステップＳＴ３３）。   The data scramble control unit 4 transfers the scrambled read data to the host interface 1 (step ST33).

ホストインタフェース１は、スクランブル済み読み出しデータをホスト装置２０に送信し（ステップＳＴ３４）、一連の読み出し動作が終了する。   The host interface 1 transmits the scrambled read data to the host device 20 (step ST34), and the series of read operations ends.

Ｇ１〜Ｇ８，Ｇ１１〜Ｇ１８，Ｇ２１〜Ｇ２４，Ｇ３１〜Ｇ３４ ＡＮＤゲート
Ｓ１〜Ｓ７，Ｓ１１〜Ｓ１７，Ｓ２１〜Ｓ２４ セレクタ
Ａ１〜Ａ８，Ａ１１〜Ａ１８，Ａ２１〜Ａ２５，Ａ３１〜Ａ３４ 排他的論理和素子 G1 to G8, G11 to G18, G21 to G24, G31 to G34 AND gates S1 to S7, S11 to S17, S21 to S24 selectors A1 to A8, A11 to A18, A21 to A25, A31 to A34 exclusive OR elements

Claims (1)

ビット列を構成する一部のビットの排他的論理和を入力ビットとしてフィードバックする線形フィードバックシフトレジスタであって、
排他的論理和の対象であって前記入力ビットに影響を与えるビットを出力するタップを選択するタップ選択手段と、
前記ビット列の何れのビットをフィードバックループの始めのビットとするかを選択するフィードバック開始位置選択手段と、を備え、
前記タップ選択手段によって前記タップを選択することで、前記線形フィードバックシフトレジスタで実現される多項式の項を規定し、
前記フィードバック開始位置選択手段によって前記フィードバックループの開始位置を設定することで、前記多項式の最大次数を決定し、
前記線形フィードバックシフトレジスタは、
シフトレジスタを構成する複数のフリップフロップのそれぞれの出力信号を受ける複数の排他的論理和素子を有し、
前記タップ選択手段は、
一方入力に、前記複数の排他的論理和素子のそれぞれを実質的に不活性状態とするか、活性状態を維持するかを設定するタップ選択信号を受け、他方入力に排他的論理和の対象となる信号を受け、その出力を前記複数の排他的論理和素子のそれぞれに与える複数の論理ゲートを有し、
前記タップ選択信号によって活性状態を維持する排他的論理和素子に出力を与えるフリップフロップをタップとして選択し、
前記フィードバック開始位置選択手段は、
前記複数のフリップフロップのそれぞれの出力信号を一方の入力に受け、他方の入力にフィードバック信号を受け、フィードバック開始位置選択信号によりどちらかを選択して出力する複数のセレクタを有し、
前記フィードバック開始位置選択信号により選択される所定のフリップフロップの出力信号を、前記フィードバックループの前記始めのビットとし、
前記複数の排他的論理和素子は、複数の第１の排他的論理和素子と、複数の第２の排他的論理和素子とを含み、
前記線形フィードバックシフトレジスタは、
前記複数の第１の排他的論理和素子が、前記複数のフリップフロップのそれぞれの間に介挿されたガロア線形フィードバックシフトレジスタと、
前記複数の第２の排他的論理和素子が、前記フィードバックループ中に介挿されたフィボナッチ線形フィードバックシフトレジスタと、を有し、
前記複数の論理ゲートは、複数の第１のＡＮＤゲートと、複数の第２のＡＮＤゲートとを含み、
前記タップ選択信号は、前記複数の第１のＡＮＤゲートの前記一方入力に与えられる第１のタップ選択信号と、前記複数の第２のＡＮＤゲートの前記一方入力に与えられる第２のタップ選択信号とを含み、
前記複数の第１のＡＮＤゲートのそれぞれの前記他方入力には前記排他的論理和の対象となる信号として前記フィードバック信号を受け、
前記複数の第２のＡＮＤゲートのそれぞれの前記他方入力には、前記排他的論理和の対象となる信号として、前記複数のフリップフロップのそれぞれの出力信号を受け、
前記第１および第２のタップ選択信号の設定により、前記ガロア線形フィードバックシフトレジスタを使用するか、前記フィボナッチ線形フィードバックシフトレジスタを使用するかを切り替える、線形フィードバックシフトレジスタ。 A linear feedback shift register that feeds back an exclusive OR of a part of bits constituting a bit string as an input bit,
Tap selection means for selecting a tap that outputs a bit that is an exclusive-OR target and affects the input bit;
Feedback start position selection means for selecting which bit of the bit string is the first bit of the feedback loop, and
By selecting the tap by the tap selection means, a polynomial term realized by the linear feedback shift register is defined,
By setting the start position of the feedback loop by the feedback start position selection means, the maximum degree of the polynomial is determined ,
The linear feedback shift register is
A plurality of exclusive OR elements for receiving output signals of a plurality of flip-flops constituting the shift register;
The tap selection means is
One input receives a tap selection signal that sets whether each of the plurality of exclusive OR elements is substantially inactive or maintains an active state, and the other input is a target of exclusive OR. A plurality of logic gates for receiving the signal and providing the output to each of the plurality of exclusive OR elements,
A flip-flop that provides an output to an exclusive OR element that maintains an active state by the tap selection signal is selected as a tap,
The feedback start position selection means includes
Each of the plurality of flip-flops receives an output signal at one input, receives a feedback signal at the other input, and has a plurality of selectors that select and output either by a feedback start position selection signal,
The output signal of a predetermined flip-flop selected by the feedback start position selection signal is the first bit of the feedback loop,
The plurality of exclusive OR elements include a plurality of first exclusive OR elements and a plurality of second exclusive OR elements,
The linear feedback shift register is
The plurality of first exclusive OR elements inserted between each of the plurality of flip-flops; a Galois linear feedback shift register;
The plurality of second exclusive OR elements includes a Fibonacci linear feedback shift register interposed in the feedback loop;
The plurality of logic gates include a plurality of first AND gates and a plurality of second AND gates,
The tap selection signal includes a first tap selection signal provided to the one input of the plurality of first AND gates and a second tap selection signal provided to the one input of the plurality of second AND gates. Including
The other input of each of the plurality of first AND gates receives the feedback signal as a signal to be subjected to the exclusive OR,
The other input of each of the plurality of second AND gates receives each output signal of the plurality of flip-flops as a signal to be subjected to the exclusive OR,
Wherein the setting of the first and second tap selection signal, the Galois linear feedback shift register whether to use the Fibonacci you switch whether to use a linear feedback shift register, LFSR.
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