JP5635105B2 - 電源装置およびそれを用いた電力変換装置 - Google Patents

Description

本発明は、直流電圧を降圧するための電源装置、およびそれを用いた電力変換装置に関する。

一般に、入力電圧を昇圧する電源装置には昇圧型ＤＣ−ＤＣコンバータが搭載され、入力電圧を降圧する電源装置には降圧型ＤＣ−ＤＣコンバータが搭載される。いずれの場合もＤＣ−ＤＣコンバータの出力電圧を一定にするためのフィードバック回路が付加されることが一般的である（たとえば、特許文献１参照）。

ところで、負荷の両端に供給される電源電圧の一方をグラウンド電位に接続しない場合、複数のＤＣ−ＤＣコンバータを備える電源システムで生成可能な直流電圧の数より、多くの電圧を負荷に供給することができる。すなわち、負荷の両端に電源システムで生成される二種類の電圧を印加することにより、電源システムで生成される電圧以外の電圧を負荷に印加することができる。この手法は、たとえば、複数の直流電圧を用いて擬似正弦波を生成するインバータなどへの適用に有利である。

特開平８−１９１５６９号公報

上述した手法では、高電位側端子から負荷を介して電流が流れこむ低電位側端子に印加される電圧を、一定に保つことが重要である。しかしながら、その電圧を一定に保つためにレギュレータなどを用いると、無駄な消費電力が発生しやすくなる。

本発明はこうした状況に鑑みなされたものであり、その目的は、電流が流入するノードの電圧を一定に保ちつつ、無駄な消費電力を低減する技術を提供することにある。

本発明のある態様の電源装置は、第１電圧の系統から電流が流入するノードの電圧と、そのノードを第２電圧に維持するための参照電圧とを比較する比較器と、比較器に入力されるノードの電圧を受け、当該電圧を第１電圧より高い電圧に昇圧し、第１電圧の系統に印加するための昇圧型ＤＣ−ＤＣコンバータと、を備える。昇圧型ＤＣ−ＤＣコンバータは、比較器による比較の結果、ノードの電圧が参照電圧より高いとき昇圧機能を有効化し、ノードの電圧が参照電圧以下のとき昇圧機能を無効化する。

本発明の別の態様は、電力変換装置である。この装置は、直流電源から供給される直流電圧から、それぞれ異なる複数の直流電圧を生成する電源システムと、電源システムにより生成される複数の電圧、ゼロ電圧および当該複数の電圧から生成可能な少なくとも一つの差分電圧を用いて、擬似正弦波で形成される交流電圧を生成するインバータと、を備える。電源システムは、それぞれＤＣ−ＤＣコンバータを含む複数の電源装置を含む。複数の電源装置のうち電流の流入量が流出量より多い電源装置が、上述した電源装置で構成される。

本発明によれば、電流が流入するノードの電圧を一定に保ちつつ、無駄な消費電力を低減する。

本発明の実施の形態に係る電力変換システムの構成を示す図である。 並列型マルチレベルインバータの構成例を示す図である。 図２に示した並列型マルチレベルインバータに含まれる１２個のスイッチＳＷ０〜Ｓ１１のスイッチングパターンを示す図である。 図２に示した並列型マルチレベルインバータに生成された擬似正弦波を示す図である。 本発明の実施の形態に係る電源装置の基本回路構成を示す図である。 本発明の実施の形態に係る電源装置の具体的な回路構成例を示す図である。 図５に示した本発明の実施の形態に係る電源装置の回路構成と比較すべき回路構成を示す図である。 本実施の形態に係る電源装置を使用しないモータシステムを示す図である。 本実施の形態に係る電源装置を使用したモータシステムを示す図である。 電源システムおよび並列型マルチレベルインバータの別の構成例を示す図である。 ダブルゲートのノーマリオフ型ＧａＮトランジスタの構造を説明するための図である。 ダブルゲート双方向スイッチの各種状態における等価回路を説明するための図である。 ダブルゲート双方向スイッチの四つの動作モードを説明するための図である。

図１は、本発明の実施の形態に係る電力変換システム５００の構成を示す図である。電力変換システム５００は、太陽光発電システムなど、直流電力を交流電力に変換するシステムである。電力変換システム５００は、直流電源１００ｓ、電源システム１００ｃ、並列型マルチレベルインバータ２００を備える。

直流電源１００ｓは、太陽電池またはリチウムイオン、ニッケル水素、鉛などの二次電池を備え、直流電圧を電源システム１００ｃに供給する。以下、本実施の形態では直流電源１００ｓとして太陽電池を想定し、太陽電池から発生する直流電力をパワーコンディショナ（電源システム１００ｃおよび並列型マルチレベルインバータ２００により構成される）により交流電力に変換し、商用電源系統（ＡＣ電源系統）に出力する例を説明する。その際、複数の直流電圧レベルを生成し、設定されたタイミングで切り換えて使用することにより、擬似正弦波を生成する手法を採用する。

電源システム１００ｃは、それぞれＤＣ−ＤＣコンバータを含む複数の電源装置を備える。本実施の形態では、電源システム１００ｃは第１電源装置１０１（ＨＶ電源装置ともいう）、第２電源装置１０２（ＭＶ電源装置ともいう）および第３電源装置１０３（ＬＶ電源装置ともいう）の三つの電源装置を備える例を説明する。

第１電源装置１０１、第２電源装置１０２および第３電源装置１０３はそれぞれ、高電圧ＨＶ、中電圧ＭＶ、低電圧ＬＶを生成し、並列型マルチレベルインバータ２００に供給する。本実施の形態では、高電圧ＨＶ、中電圧ＭＶおよび低電圧ＬＶをそれぞれ４８Ｖ、４１Ｖおよび１６Ｖに設定する例で説明する。

第１電源装置１０１および第２電源装置１０２は、昇圧型ＤＣ−ＤＣコンバータ（昇圧チョッパともいう）を含む、一般的な電源装置で構成される。第３電源装置１０３の構成については後述する。

並列型マルチレベルインバータ２００は、電源システム１００ｃにより生成される複数の直流電圧の中の一つの電圧を受けるＨブリッジ回路と、当該複数の直流電圧の中の別の電圧の印加端子と当該Ｈブリッジ回路の第１出力端子との間に接続された第１双方向スイッチおよび当該印加端子と当該Ｈブリッジ回路の第２出力端子との間に接続された第２双方向スイッチを少なくとも含む。並列型マルチレベルインバータ２００は、電源システム１００ｃにより生成される複数の電圧、ゼロ電圧および当該複数の電圧から生成可能な少なくとも一つの差分電圧を用いて、擬似正弦波で形成される交流電圧を生成する。本実施の形態では、並列型マルチレベルインバータ２００は、高電圧ＨＶと、中電圧ＭＶと、低電圧ＬＶと、ゼロ電圧と、高電圧ＨＶと中電圧ＭＶとの差分電圧と、高電圧ＨＶと低電圧ＬＶとの差分電圧と、中電圧ＭＶと低電圧ＭＶとの差分電圧とを用いて、擬似正弦波で形成される交流電圧を生成する。ゼロ電圧以外の電圧には正負が存在するため、合計１３種類の電圧を使用することができる。

擬似正弦波は、使用可能な電圧の数（すなわち、階調数）が多いほど、より滑らかに形成されるため、電源システム１００ｃから供給される電圧間の差分電圧を生成する手法は有効な手法である。

図２は、並列型マルチレベルインバータ２００の構成例を示す図である。本実施の形態に係る並列型マルチレベルインバータ２００は、１２個のスイッチ（図２では、パワーＭＯＳＦＥＴを採用している）ＳＷ０〜Ｓ１１、負荷３００（たとえば、抵抗）を備える。

高電圧ＨＶ端子（第１電源装置１０１の出力端子）とグラウンド端子との間に、第０スイッチＳＷ０および第１スイッチＳＷ１の直列回路、および第２スイッチＳＷ２および第３スイッチＳＷ３の直列回路がそれぞれ接続される。第０スイッチＳＷ０と第１スイッチＳＷ１との接続点と、第２スイッチＳＷ２と第３スイッチＳＷ３との接続点との間に負荷３００を介して電流経路が形成される。すなわち、第０スイッチＳＷ０、第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３は、Ｈブリッジ回路を構成する。なお、第０スイッチＳＷ０、第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３のそれぞれは、双方向スイッチである必要はない。

中電圧ＭＶ端子（第２電源装置１０２の出力端子）と上記Ｈブリッジ回路の第１出力端子との間に、第４スイッチＳＷ４および第５スイッチＳＷ５の直列回路が接続される。中電圧ＭＶ端子（第２電源装置１０２の出力端子）と上記Ｈブリッジ回路の第２出力端子との間に、第６スイッチＳＷ６および第７スイッチＳＷ７の直列回路が接続される。第４スイッチＳＷ４および第５スイッチＳＷ５の直列回路は一つの双方向スイッチを構成する。

第４スイッチＳＷ４および第５スイッチＳＷ５のそれぞれのソース端子とバッグゲート端子が接続されているため、それぞれのソース−ドレイン間に寄生ダイオードが発生する。第４スイッチＳＷ４と第５スイッチＳＷ５とは向きが反対に接続されているため、一方のスイッチがオンした場合、他方のスイッチには寄生ダイオードが発生し、その寄生ダイオードを通じて電流が流れる。第６スイッチＳＷ６および第７スイッチＳＷ７の直列回路についても同様である。

低電圧ＬＶ端子（第３電源装置１０３の入力端子）と上記Ｈブリッジ回路の第１出力端子との間に、第８スイッチＳＷ８および第９スイッチＳＷ９の直列回路が接続される。低電圧ＬＶ端子（第３電源装置１０３の入力端子）と上記Ｈブリッジ回路の第２出力端子との間に、第１０スイッチＳＷ１０および第１１スイッチＳＷ１１の直列回路が接続される。第８スイッチＳＷ８および第９スイッチＳＷ９の直列回路は一つの双方向スイッチを構成する。第１０スイッチＳＷ１０および第１１スイッチＳＷ１１についても同様である。

図３は、図２に示した並列型マルチレベルインバータ２００に含まれる１２個のスイッチＳＷ０〜Ｓ１１のスイッチングパターンを示す図である。０階調では、第１スイッチＳＷ１および第３スイッチＳＷ３をオンし、その他のスイッチをすべてオフする。負荷３００の両端にはグラウンド電位が印加され、負荷３００に供給される電圧は０Ｖである。１階調では、第０スイッチＳＷ０および第６スイッチＳＷ６をオンし、その他のスイッチをすべてオフする。負荷３００の右側端子には高電圧ＨＶ（４８Ｖ）が印加され、負荷３００の左側端子には中電圧ＭＶ（４１Ｖ）が印加され、負荷３００に供給される電圧は７Ｖである。

並列型マルチレベルインバータ２００を、同様の要領で図３に示すスイッチングパターンにしたがい制御していくと、２階調から６階調まで、それぞれ負荷３００に１６Ｖ、２５Ｖ、３２Ｖ、４１Ｖおよび４８Ｖが供給される。なお、図３では７階調から１３階調については描いていないが、１階調から６階調までのスイッチングパターンにより負荷３００に流れる電流の向きが反対になるようにスイッチングパターンを制御すれば、負荷３００に−７Ｖ、−１６Ｖ、−２５Ｖ、−３２Ｖ、−４１Ｖおよび−４８Ｖを供給することも可能である。

図４は、図２に示した並列型マルチレベルインバータ２００により生成された擬似正弦波を示す図である。上述したように本実施の形態では、高電圧ＨＶ：中電圧ＭＶ：低電圧ＬＶ＝４８Ｖ：４１Ｖ：１６Ｖ＝３：２．５６：１である。低電圧ＬＶに維持されるべきノードには、高電圧ＨＶおよび中電圧ＭＶの系統から電流が流れこむ（図４の斜線部参照）。すなわち、平均すれば流入電流＞流出電流の関係になる。中電圧ＭＶに維持されるべきノードにも、高電圧ＨＶの系統から電流が流入するが、グラウンドＧＮＤ及び低電圧ＬＶに維持されるべきノードに電流を流出するため、一周期で平均すると流入電流＜流出電流の関係になる。

図５は、本発明の実施の形態に係る電源装置１０３の基本回路構成を示す図である。当該電源装置１０３は、比較器ＣＰ１および昇圧型ＤＣ−ＤＣコンバータ１０を備える。比較器ＣＰ１は、第１電圧の系統から電流が流入するノードの電圧と、そのノードを第２電圧に維持するための参照電圧Ｖｒｅｆとを比較する。

図５の回路構成では、比較器ＣＰ１はオペアンプで構成され、その非反転入力端子に上記ノードの電圧が印加され、その反転入力端子に参照電圧Ｖｒｅｆが印加される。当該ノードの電圧が参照電圧Ｖｒｅｆを超えるときハイレベル信号を出力し、超えないときローレベル信号を出力する。

昇圧型ＤＣ−ＤＣコンバータ１０は、比較器ＣＰ１に入力されるノードの電圧を受け、当該電圧を第１電圧より高い電圧に昇圧し、第１電圧の系統に印加する。昇圧型ＤＣ−ＤＣコンバータ１０は、比較器ＣＰ１による比較の結果、当該ノードの電圧が参照電圧Ｖｒｅｆより高いとき昇圧機能を有効化し、当該ノードの電圧が参照電圧Ｖｒｅｆ以下のとき昇圧機能を無効化する。図５の回路構成では、比較器ＣＰ１からハイレベル信号が入力されると、昇圧型ＤＣ−ＤＣコンバータ１０の昇圧機能が有効化し、ローレベル信号が入力されると、無効化される。

本実施の形態に係る電源装置１０３は、図１に示した電源システム１００ｃに含まれる第３電源装置１０３のように、電流の流入量が流出量より多い電源装置に採用することに適している。すなわち、上記第１電圧が中電圧ＭＶ、上記第２電圧が低電圧ＬＶに対応する。そして、昇圧型ＤＣ−ＤＣコンバータ１０により昇圧された電圧が、第２電源装置１０２の出力系統に印加されることにより、低電圧ＬＶに維持されるべきノードに蓄積される電荷が中電圧ＭＶの系統に戻される。そのためには、昇圧型ＤＣ−ＤＣコンバータ１０が中電圧ＭＶ（本実施の形態では４１Ｖ）を超える電圧まで昇圧し、昇圧型ＤＣ−ＤＣコンバータ１０から第２電源装置１０２の出力系統に電流を流す必要がある。

図６は、本発明の実施の形態に係る電源装置１０３の具体的な回路構成例を示す図である。当該電源装置１０３は、比較器ＣＰ１、可変抵抗器ＶＲ、昇圧型ＤＣ−ＤＣコンバータ１０、パルス発生器１１、ＡＮＤゲート１２およびフォトカプラ１３を含む。

比較器ＣＰ１の反転入力端子に印加される参照電圧Ｖｒｅｆは、図６に示す回路構成の電源電圧（たとえば、５Ｖ）を図示しない抵抗分割により生成される。たとえば、２．５Ｖに設定される。低電圧ＬＶは可変抵抗器ＶＲにより抵抗分割されて、比較器ＣＰ１の非反転入力端子に印加される。可変抵抗器ＶＲは、低電圧ＬＶが理想値のとき参照電圧Ｖｒｅｆと一致するように抵抗分割する。

パルス発生器１１（たとえば、ファンクションジェネレータ）は、パルス信号を生成する。ＡＮＤゲート１２は、パルス発生器１１により生成されるパルス信号と、比較器ＣＰ１から出力される比較結果信号（イネーブル信号として利用される）を受ける。

ＡＮＤゲート１２は、比較器ＣＰ１の出力信号がハイレベルのとき、パルス発生器１１の出力信号をそのまま出力し、比較器ＣＰ１の出力信号がローレベルのとき、ローレベルを出力する。ＡＮＤゲート１２の出力信号は、フォトカプラ１３を介して後述するスイッチング素子Ｍ１に入力される。

このように、ＡＮＤゲート１２は、上記ノードの電圧（より厳密には可変抵抗器ＶＲにより分割された低電圧ＶＬ）が参照電圧Ｖｒｅｆより高いとき、パルス信号をスイッチング素子Ｍ１に供給し、当該ノードの電圧が参照電圧Ｖｒｅｆ以下のときスイッチング素子Ｍ１にオフ信号（ローレベル）を供給する。

昇圧型ＤＣ−ＤＣコンバータ１０は、インダクタＬ１、ダイオードＤ１、スイッチング素子Ｍ１、第１キャパシタＣ１および第２キャパシタＣ２を含む。インダクタＬ１とダイオードＤ１の直列回路は、電流が流入するノード（本実施の形態では、低電圧ＬＶを維持するよう制御されている）に接続される入力端子と、電流を流出している第１電圧の系統（本実施の形態では中電圧ＭＶ）に接続される出力端子との間に設けられる。

スイッチング素子Ｍ１（図６では、パワーＭＯＳＦＥＴで構成される）は、インダクタＬ１とダイオードＤ１の接続点と、所定の固定電位（図６では、グラウンド）との間に設けられる。スイッチング素子Ｍ１（図６では、パワーＭＯＳＦＥＴのゲート端子）にパルス信号が入力されると、昇圧型ＤＣ−ＤＣコンバータ１０は昇圧動作を開始し、オフ信号が入力されると停止する。

第１キャパシタＣ１は、昇圧型ＤＣ−ＤＣコンバータ１０の入力端子と当該固定電位との間に設けられ、当該入力端子の電圧を平滑化する。第２キャパシタＣ２は、昇圧型ＤＣ−ＤＣコンバータ１０の出力端子と当該固定電位との間に設けられ、当該出力端子の電圧を平滑化する。

以上説明しように本実施の形態に係る電源装置によれば、昇圧型ＤＣ−ＤＣコンバータの入力側を利用して電流が流入するノードの電圧を一定に保ちつつ、その昇圧機能を利用して余分な電荷を流出元に還流させることにより、無駄な消費電力の発生を抑制することができる。

すなわち、当該ノードへの電荷の流入により当該ノードの電位が上昇し、参照電位を上回ると比較器の出力が有意なレベル（上述した実施の形態では、ハイレベル）に反転する。これにより、昇圧型ＤＣ−ＤＣコンバータが起動する。すなわち、比較器の出力は昇圧型ＤＣ−ＤＣコンバータのイネーブル信号となる。

昇圧型ＤＣ−ＤＣコンバータの動作開始により、昇圧型ＤＣ−ＤＣコンバータの出力電圧が上記流出元の電圧を超えると、当該流出元に電流が流れ、上記ノードの電位が低下する。そのノードの電位が比較器の参照電位を下回ると、昇圧型ＤＣ−ＤＣコンバータの動作が停止し、上記ノードに電荷が蓄積して当該ノードの電位が上昇する。したがって、当該ノードの電位を一定に保つことができる。また、当該ノードに余分に蓄積される電荷は、流出元に還元されるため、原理的には無駄な消費電力がまったく発生しないことになる。

図７は、図５に示した本発明の実施の形態に係る電源装置１０３の回路構成と比較すべき回路構成を示す図である。この比較例に係る電源装置１０３ｃも、電流が流入するノードの電位を一定に保つことができる。当該電源装置１０３ｃは、比較器ＣＰ１ｃおよびスイッチング素子Ｍ１ｃおよび抵抗Ｒｃを含む。

比較器ＣＰ１ｃに入力される電圧は、図５に示した回路構成と同じである。比較器ＣＰ１ｃの出力端子は、スイッチング素子Ｍ１ｃ（図７では、パワーＭＯＳＦＥＴのゲート端子）の制御端子に接続される。スイッチング素子Ｍ１ｃの入力端子（図７では、パワーＭＯＳＦＥＴのドレイン端子）は上記ノードに接続され、その出力端子（図７では、パワーＭＯＳＦＥＴのソース端子）は抵抗Ｒｃを介して接地される。

当該ノードに余分な電荷が流入すると、スイッチング素子Ｍ１ｃがオンし、当該電荷が抵抗Ｒｃに流れ、ジュール熱として放出される。このように、図７の回路構成と図５の回路構成を比較すると、前者が無駄なエネルギーを消費しており、後者が原理的にエネルギーロスが発生しないことが分かる。

以上、本発明の実施の形態を説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上述した実施の形態では、太陽電池や二次電池から供給される直流電力を、擬似正弦波で形成される交流電力に変換する電力変換装置に、本実施の形態に係る電源装置１０３を適用する例を説明したが、これに限られるものではない。たとえば、本実施の形態に係る電源装置１０３を、直流電源から供給される電源電圧の系統とグラウンドとの間に直列に接続された第１負荷と第２負荷との接続点と、当該電源電圧の系統との間に接続してもよい。以下、モータシステムを例により具体的に説明する。

図８は、本実施の形態に係る電源装置１０３を使用しないモータシステム６００ｃを示す図である。当該モータシステム６００ｃは、直流電源１００ｂ、制御回路６０１ｃおよびモータ６４０を備える。以下、直流電源１００ｂが４．５Ｖを制御回路６０１ｃに供給する例で説明する。制御回路６０１ｃは、降圧型ＤＣ−ＤＣコンバータ（降圧チョッパともいう）６０５、デジタル系回路６１０、降圧型ＤＣ−ＤＣコンバータ６１５、アナログ系回路６２０およびモータドライバ６３０を含む。

直流電源１００ｂは、降圧型ＤＣ−ＤＣコンバータ６０５、降圧型ＤＣ−ＤＣコンバータ６１５およびモータドライバ６３０に電源電圧を供給する。降圧型ＤＣ−ＤＣコンバータ６０５は、４．５Ｖを１．２Ｖに降圧して、デジタル系回路６１０に電源電圧として供給する。降圧型ＤＣ−ＤＣコンバータ６１５は、４．５Ｖを３．３Ｖに降圧して、アナログ系回路６２０に電源電圧として供給する。モータドライバ６３０は４．５Ｖの電源電圧で動作し、モータ６４０を駆動する。消費電力は、モータドライバ６３０＞アナログ系回路６２０＞デジタル系回路６１０の関係になる。

図９は、本実施の形態に係る電源装置１０３を使用したモータシステム６００ｅを示す図である。当該モータシステム６００ｅは、直流電源１００ｂ、制御回路６０１ｅおよびモータ６４０を備える。制御回路６０１ｅは、電源装置１０３、デジタル系回路６１０、アナログ系回路６２０およびモータドライバ６３０を含む。電源電圧の系統とグラウンドとの間に、アナログ系回路６２０およびデジタル系回路６１０が直列に接続される。

直流電源１００ｂは、アナログ系回路６２０およびデジタル系回路６１０の直列回路、ならびにモータドライバ６３０に電源電圧を供給する。アナログ系回路６２０は３．３Ｖを消費し、１．５Ｖをデジタル系回路６１０に供給する。電源装置１０３は、アナログ系回路６２０とデジタル系回路６１０との接続点の電圧を１．５Ｖに維持しつつ、アナログ系回路６２０に流れた電流を電源電圧の系統に還流させる。

図８のモータシステムｃと、図９のモータシステムｅとを比較すると、前者では降圧型ＤＣ−ＤＣコンバータが二つ必要であるが、後者では電源装置１０３に含まれる昇圧型ＤＣ−ＤＣコンバータが一つで足りる。また、後者ではアナログ系回路６２０に流れた電流を電源電圧の系統に還流させることができるため、前者より消費電力を低減することができる。

図１０は、電源システム１００ｃおよび並列型マルチレベルインバータ２００の別の構成例を示す図である。この構成例は、図１、２に示した電源システム１００ｃおよび並列型マルチレベルインバータ２００の構成より簡素なものである。図１０では、電源システム１００ｃは第１電源装置１０１および第３電源装置１０３の二つの電源装置を備える。すなわち、図１の第２電源装置１０２が省略された構成である。第１電源装置１０１および第３電源装置１０３はそれぞれ、高電圧ＨＶ、低電圧ＬＶを生成し、並列型マルチレベルインバータ２００に供給する。

並列型マルチレベルインバータ２００は、高電圧ＨＶと、低電圧ＬＶと、ゼロ電圧と、高電圧ＨＶと低電圧ＬＶとの差分電圧とを用いて、擬似正弦波で形成される交流電圧を生成する。ゼロ電圧以外の電圧には正負が存在するため、合計７種類の電圧を使用することができる。

図１０の並列型マルチレベルインバータ２００の構成は、図２の並列型マルチレベルインバータ２００の構成と比較し、第４スイッチＳＷ４、第５スイッチＳＷ５、第６スイッチＳＷ６および第７スイッチＳＷ７が省略された構成である。高電圧ＨＶ端子（第１電源装置１０１の出力端子）とグラウンド端子との間に、第０スイッチＳＷ０、第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３により構成されるＨブリッジ回路ＨＢ１が接続される構成は、両者の間で同じである。

図１０では、双方向スイッチをより一般的な構成で描いている。すなわち、寄生ダイオードが発生しないトランジスタにも適用できる双方向スイッチの構成例を描いている。低電圧ＬＶ端子（第３電源装置１０３の入力端子）とＨブリッジ回路ＨＢ１の第１出力端子との間に、第１双方向スイッチＢｓｗ１が接続される。低電圧ＬＶ端子（第３電源装置１０３の入力端子）と上記Ｈブリッジ回路ＨＢ１の第２出力端子との間に、第２双方向スイッチＢｓｗ２が接続される。

第１双方向スイッチＢｓｗ１は、第８スイッチＳＷ８、第９スイッチＳＷ９、第２ダイオードＤ２および第３ダイオードＤ３を含む。第３電源装置１０３の入力端子とＨブリッジ回路ＨＢ１の第１出力端子との間に、第８スイッチＳＷ８および第２ダイオードＤ２の直列回路と、第３ダイオードＤ３と第９スイッチＳＷ９の直列回路が並列に接続される。

第８スイッチＳＷ８を構成するトランジスタのソース端子は第３電源装置１０３の入力端子に接続され、当該トランジスタのドレイン端子は第２ダイオードＤ２のカソード端子に接続される。第２ダイオードＤ２のアノード端子はＨブリッジ回路ＨＢ１の第１出力端子に接続される。第３ダイオードＤ３のアノード端子は第３電源装置１０３の入力端子に接続され、第３ダイオードＤ３のカソード端子は第９スイッチＳＷ９を構成するトランジスタのドレイン端子に接続される。当該トランジスタのソース端子はＨブリッジ回路ＨＢ１の第１出力端子に接続される。

第２双方向スイッチＢｓｗ２は、第１０スイッチＳＷ１０、第１１スイッチＳＷ１１、第４ダイオードＤ４および第５ダイオードＤ５を含む。第３電源装置１０３の入力端子とＨブリッジ回路ＨＢ１の第２出力端子との間に、第１０スイッチＳＷ１０および第４ダイオードＤ４の直列回路と、第５ダイオードＤ５と第１１スイッチＳＷ１１の直列回路が並列に接続される。なお、第１０スイッチＳＷ１０、第１１スイッチＳＷ１１、第４ダイオードＤ４および第５ダイオードＤ５の具体的な接続形態は、第８スイッチＳＷ８、第９スイッチＳＷ９、第２ダイオードＤ２および第３ダイオードＤ３と、同様であるため説明を省略する。

第３電源装置１０３は、低電圧ＬＶと参照電圧Ｖｒｅｆとを比較し、低電圧ＬＶを一定に保つよう制御する。低電圧ＬＶが参照電圧Ｖｒｅｆより高いとき、低電圧ＬＶに維持されるべきノードに蓄積される電荷が高電圧ＨＶの系統に戻される。

以下、図２、図１０に示した並列型マルチレベルインバータ２００を構成する双方向スイッチのうちの少なくとも一つを、ダブルゲートのノーマリオフ型ＧａＮトランジスタで構成する例を説明する。

図１１は、ダブルゲートのノーマリオフ型ＧａＮトランジスタ（以下、ダブルゲート双方向スイッチ２１という）の構造を説明するための図である。ダブルゲート双方向スイッチ２１は、基板２６上に、チャネル領域を有する半導体層積層体１８と、この半導体層積層体１８の上に互いに間隔をおいて形成した第１オーミック電極３１Ａおよび第２オーミック電極３１Ｂと、第１オーミック電極３１Ａと第２オーミック電極３１Ｂとの間に第１オーミック電極３１Ａ側から順に形成した第１ｐ型半導体層３２Ａおよび第２ｐ型半導体層３２Ｂと、第１ｐ型半導体層３２Ａの上に形成した第１ゲート電極３３Ａと、第２ｐ型半導体層３２Ｂの上に形成した第２ゲート電極３３Ｂとを備える。第１オーミック電極３１Ａにドレイン端子２４が接続され、第２オーミック電極３１Ｂにソース端子２５が接続され、第１ゲート電極３３Ａに第１ゲート端子２２が接続され、第２ゲート電極３３Ｂに第２ゲート端子２３が接続される。

以下、より具体的に説明する。ダブルゲート双方向スイッチ２１は、シリコン（Ｓｉ）からなる基板２６の上に、厚さが１０ｎｍ窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層されてなる厚さが１μｍのバッファ層２７が形成され、その上に半導体層積層体２８が形成されている。

半導体層積層体２８は、第１半導体層とこの第１半導体層と比べてバンドギャップが大きい第２半導体層とが基板側から順次積層されている。第１半導体層は、厚さが２μｍのＧａＮ（アンドープの窒化ガリウム）層２９であり、第２半導体層は、厚さが２０ｎｍのｎ型のＡｌＧａＮ（窒化アルミニウムガリウム）層３０である。

ＧａＮ層２９のＡｌＧａＮ層３０とのヘテロ界面近傍には、自発分極およびピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ^―２以上で且つ移動度が１０００ｃｍ^２Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。つまり、半導体層積層体２８は、２次元電子ガス（２ＤＥＧ）層であるチャネル領域を有し、基板の上に形成されている。半導体層積層体２８の上には、互いに間隔をおいて第１オーミック電極３１Ａと第２オーミック電極３１Ｂとが形成されている。

第１オーミック電極３１Ａおよび第２オーミック電極３１Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接合を形成している。ｎ型のＡｌＧａＮ層３０の上における第１オーミック電極３１Ａと第２オーミック電極３１Ｂとの間の領域には、第１ｐ型半導体層３２Ａおよび第２ｐ型半導体層３２Ｂが互いに間隔をおいて選択的に形成されている。

第１ｐ型半導体層３２Ａの上には第１ゲート電極３３Ａが形成され、第２ｐ型半導体層３２Ｂの上には第２ゲート電極３３Ｂが形成されている。第１ゲート電極３３Ａおよび第２ゲート電極３３Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１ｐ型半導体層３２Ａおよび第２ｐ型半導体層３２Ｂとオーミック接触している。ＡｌＧａＮ層３０ならびに第１ｐ型半導体層３２Ａおよび第２ｐ型半導体層３２Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜３４が形成されている。

第１ｐ型半導体層３２Ａおよび第２ｐ型半導体層３２Ｂは、それぞれ厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１ｐ型半導体層３２Ａおよび第２ｐ型半導体層３２Ｂと、ＡｌＧａＮ層３０とによりＰＮ接合がそれぞれ形成される。これにより、いわゆるノーマリオフ動作をする半導体素子を実現している。

第１オーミック電極３１Ａの電位を電位Ｖ１、第１ゲート電極３３Ａの電位を電位Ｖ２、第２ゲート電極３３Ｂの電位を電位Ｖ３、第２オーミック電極３１Ｂの電位を電位Ｖ４とすると、電位Ｖ２が電位Ｖ１より所定の電圧値（ここでは、１．５Ｖ）以上高ければ、第１ｐ型半導体層３２Ａからチャネル領域中に広がる空乏層が縮小するため、チャネル領域に電流を流すことができる。以下、この電圧値を第１閾値電圧と呼ぶ。同様に電位Ｖ３が電位Ｖ４より所定値（ここでは、１．５Ｖ）以上高ければ、第２ｐ型半導体層３２Ｂからチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができる。以下、この電圧値を第２閾値電圧と呼ぶ。

第１ｐ型半導体層３２Ａと第２ｐ型半導体層３２Ｂとの間の距離は、第１オーミック電極３１Ａおよび第２オーミック電極３１Ｂに印加される最大電圧に耐えられるように構成する。

つぎに、ダブルゲート双方向スイッチ２１の動作について説明する。第１オーミック電極３１Ａの電位を０Ｖとし、第１ゲート端子２２に印加する電圧を電圧Ｖｇ１、第２ゲート端子２３に印加する電圧を電圧Ｖｇ２とする。

電位Ｖ４が電位Ｖ１よりも高い状態（たとえば、電位Ｖ４が＋１００Ｖ、電位Ｖ１が０Ｖ）において、電圧Ｖｇ１および電圧Ｖｇ２をそれぞれ第１閾値電圧および第２閾値電圧以下の電圧（たとえば、０Ｖ）に設定する。これにより、第１ｐ型半導体層３２Ａから広がる空乏層が、チャネル領域中を第２ｐ型ＧａＮ層の方向へ向けて広がるため、チャネルに流れる電流を遮断することができる。したがって、電位Ｖ４が正の高電圧であっても、第２オーミック電極３１Ｂから第１オーミック電極３１Ａへ流れる電流を遮断する遮断状態を実現できる。

一方、電位Ｖ４が電位Ｖ１よりも低い状態（たとえば、電位Ｖ４が−１００Ｖ、電位Ｖ１が０Ｖ）において、第２ｐ型半導体層３２Ｂから広がる空乏層が、チャネル領域中を第１ｐ型半導体層３２Ａの方向へ向けて広がり、チャネルに流れる電流を遮断することができる。このため、第２オーミック電極３１Ｂに負の高電圧が印加されている場合においても、第１オーミック電極３１Ａから第２オーミック電極３１Ｂへ流れる電流を遮断することができる。すなわち、ダブルゲート双方向スイッチ２１は双方向の電流を遮断することができる。

以上のような構造および動作において、耐圧を確保するためのチャネル領域を第１ゲート電極３３Ａと第２ゲート電極３３Ｂとが共有する。この素子は、１素子分のチャネル領域の面積でダブルゲート双方向スイッチ２１が実現可能であり、ダブルゲート双方向スイッチ２１全体を考えると、２つのダイオードと２つのノーマリオフ型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴとを用いた場合と比べてチップ面積をより小さくすることができる。したがって、ダブルゲート双方向スイッチ２１の低コスト化および小型化が可能となる。

電圧Ｖｇ１および電圧Ｖｇ２が、それぞれ第１閾値電圧および第２閾値電圧よりも高い電圧（たとえば、５Ｖ）の場合には、第１ゲート電極３３Ａおよび第２ゲート電極３３Ｂに印加される電圧は、共に閾値電圧よりも高くなる。したがって、第１ｐ型半導体層３２Ａおよび第２ｐ型半導体層３２Ｂからチャネル領域に空乏層が広がらないため、チャネル領域は第１ゲート電極３３Ａの下側においても、第２ゲート電極３３Ｂの下側においてもピンチオフされない。その結果、第１オーミック電極３１Ａと第２オーミック電極３１Ｂとの間に双方向に電流が流れる導通状態を実現できる。

つぎに、電圧Ｖｇ１を第１閾値電圧よりも高い電圧とし、電圧Ｖｇ２を第２閾値電圧以下とした場合の動作について説明する。図１２は、ダブルゲート双方向スイッチ２１の各種状態における等価回路を説明するための図である。

図１２（ａ）は、第１ゲート端子２２および第２ゲート端子２３を備えたダブルゲート双方向スイッチ２１の基本となる等価回路を示す図である。当該等価回路は、第１トランジスタ３５と第２トランジスタ３６とが直列に接続された回路とみなすことができる。この場合、第１トランジスタ３５のソース（Ｓ）が第１オーミック電極３１Ａ、第１トランジスタ３５のゲート（Ｇ）が第１ゲート電極３３Ａに対応し、第２トランジスタ３６のソース（Ｓ）が第２オーミック電極３１Ｂ、および第２トランジスタ３６のゲート（Ｇ）が第２ゲート電極３３Ｂに対応する。

図１２（ａ）に示す等価回路は、第２トランジスタ３６のゲートとソースが短絡されている状態（すなわち、電圧Ｖｇ２が０Ｖ）である。図１２（ｂ）は、ゲートとソースが短絡されている状態の第２トランジスタ３６の回路図である。以下、外部側の端子をＡ端子、第１トランジスタ３５側の端子をＢ端子、およびゲート端子をＣ端子として説明する。

図１２（ｂ）に示すＢ端子の電位がＡ端子の電位よりも高い場合には、Ａ端子がソースでＢ端子がドレインであるトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ソース）との間の電圧は０Ｖであり、第２閾値電圧以下のため、Ｂ端子（ドレイン）からＡ端子（ソース）に電流は流れない。

一方、Ａ端子の電位がＢ端子の電位よりも高い場合には、Ｂ端子がソースでＡ端子がドレインのトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ドレイン）との電位が同じであるため、Ａ端子の電位がＢ端子の電位を基準として第２閾値電圧以下の場合にはＡ端子（ドレイン）からＢ端子（ソース）へ電流が流れない。Ａ端子の電位がＢ端子の電位を基準として第２閾値電圧を超えると、Ｃ端子（ゲート）に第２閾値電圧以上の電圧が印加され、Ａ端子（ドレイン）からＢ端子（ソース）へ電流を流すことができる。

トランジスタのゲートとソースとを短絡させた場合、ドレインがカソードでソースがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値電圧となる。そのため、図１２（ａ）に示す第２トランジスタ３６の部分は、ダイオードとみなすことができる。

図１２（ｃ）は、第２トランジスタ３６がダイオードとして機能する場合のダブルゲート双方向スイッチ２１の等価回路を示す図である。図１２（ｃ）に示す等価回路において、ダブルゲート双方向スイッチ２１の端子Ｓ２の電位が端子Ｓ１の電位よりも高い場合であって、第１トランジスタ３５の第１ゲート端子２２に第１閾値電圧を超える電圧が印加されている場合、第１トランジスタ３５はオン状態であり、端子Ｓ２から端子Ｓ１へ電流を流すことができる。ただし、ダイオードの順方向立上り電圧によるオン電圧が発生する。

また、ダブルゲート双方向スイッチ２１の端子Ｓ１の電位が端子Ｓ２の電位よりも高い場合、その電圧は第２トランジスタ３６により形成されるダイオードが担い、ダブルゲート双方向スイッチ２１の端子Ｓ１から端子Ｓ２へ流れる電流を阻止する。つまり、第１ゲート端子２２に第１閾値電圧を超える電圧を印加し、第２ゲート端子２３に第２閾値電圧以下の電圧を印加することにより、いわゆる双方向素子をオンした状態と、ドレイン側にダイオードのカソード側を直列接続した動作が可能なスイッチが実現できる。

以上より、ダブルゲート双方向スイッチ２１は、そのゲートバイアス条件により、双方向の電流を遮断および通電する機能を有すると共に、ダイオード動作も可能であり、そのダイオードの電流が通電する方向も切り換えることができる。以上、説明したようにダブルゲート双方向スイッチ２１の第１ゲート端子２２と第２ゲート端子２３のオンあるいはオフ条件に応じて、四つの動作モードを実現できる。

図１３は、ダブルゲート双方向スイッチ２１の四つの動作モードを説明するための図である。第一モードでは、第１ゲート端子２２をオンし、第２ゲート端子２３をオフする。この場合、ダブルゲート双方向スイッチ２１は、端子Ｓ１から端子Ｓ２に向けてオン状態の双方向デバイスと逆方向ダイオードとが直列接続された半導体素子として作用する。

第二モードでは、第１ゲート端子２２をオフし、第２ゲート端子２３をオンする。この場合、ダブルゲート双方向スイッチ２１は、端子Ｓ１から端子Ｓ２に向けて順方向ダイオードとオン状態の双方向デバイスとが直列接続された半導体素子として作用する。

第三モードでは、第１ゲート端子２２および第２ゲート端子２３を共にオンする。この場合、ダブルゲート双方向スイッチ２１は、双方向に導通状態の半導体スイッチ素子として作用する。

第四モードでは、第１ゲート端子２２および第２ゲート端子２３を共にオフする。この場合、ダブルゲート双方向スイッチ２１は、二つのダイオードが逆向きに直列接続された半導体素子として作用する。したがって、この半導体素子は順逆双方向の電流を遮断する。

第三モードでは、端子Ｓ１と端子Ｓ２との間に立ち上がり電圧なしに双方向に電流を流すことができる。また、第一モードおよび第二モードでは、第１ゲート端子２２または第２ゲート端子２３のみをオンすることにより、一方向にのみ電流を流す整流作用を持たせることができる。したがって、ダブルゲート双方向スイッチ２１は一チップでスイッチング時の電力損失が極めて小さい双方向スイッチを実現できる。

本構造はＪＦＥＴに類似しているが、キャリア注入を意図的に行うという点で、ゲート電界によりチャネル領域内のキャリア変調を行うＪＦＥＴとは全く異なった動作原理により動作する。具体的には、ゲート電圧が３ＶまではＪＦＥＴとして動作するが、ｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合には、ゲートに正孔が注入され、前述したメカニズムにより電流が増加し、大電流且つ低オン抵抗の動作が可能となる。

また、双方向スイッチ２１は、第１ゲート電極３３Ａがｐ型の導電性を有する第１ｐ型半導体層３２Ａの上に形成され、第２ゲート電極３３Ｂがｐ型の導電性を有する第２ｐ型半導体層３２Ｂの上に形成されている。このため、第１半導体層と第２半導体層との界面領域に生成されるチャネル領域に対して、第１ゲート電極３３Ａおよび第２ゲート電極３３Ｂから順方向のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。窒化物半導体においては正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しない。このため、第１ゲート電極３３Ａおよび第２ゲート電極３３Ｂから注入された正孔は同量の電子をチャネル領域内に発生させるので、チャネル領域内に電子を発生させる効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きいノーマリオフ型の窒化物半導体層双方向スイッチを実現することが可能となる。

以上説明したダブルゲート双方向スイッチ２１を、本実施の形態に係る並列型マルチレベルインバータ２００を構成する双方向スイッチに適用し、図１３に示した第一モード、第二モードおよび第四モードを使用する。ダブルゲート双方向スイッチ２１を、並列型マルチレベルインバータ２００を構成する双方向スイッチに適用することにより、複数の素子で構成していた双方向スイッチを一つの素子で構成することができ、双方向スイッチの小型化および低コスト化が可能となる。また、双方向スイッチのスイッチング時の電力損失を抑えることができ、並列型マルチレベルインバータ２００全体の消費電力を低減できる。

１００ｓ 直流電源、 １００ｃ 電源システム、 １０１ 第１電源装置、 １０２ 第２電源装置、 １０３ 第３電源装置、 ＣＰ１ 比較器、 １０ 昇圧型ＤＣ−ＤＣコンバータ、 １２ ＡＮＤゲート、 Ｌ１ インダクタ、 Ｄ１ ダイオード、 Ｍ１ スイッチング素子、 ３００ 負荷。

本発明は、あるノードの電位を一定に保つ必要がある回路に利用可能である。

Claims (9)

1. 第１電圧の系統から電流が流入するノードの電圧と、そのノードを第２電圧に維持するための参照電圧とを比較する比較器と、
   前記比較器に入力される前記ノードの電圧を受け、当該電圧を前記第１電圧より高い電圧に昇圧し、前記第１電圧の系統に印加するための昇圧型ＤＣ−ＤＣコンバータと、を備え、
   前記昇圧型ＤＣ−ＤＣコンバータは、前記比較器による比較の結果、前記ノードの電圧が前記参照電圧より高いとき昇圧機能を有効化し、前記ノードの電圧が前記参照電圧以下のとき昇圧機能を無効化することを特徴とする電源装置。
2. パルス信号を生成するパルス信号生成器と、
   前記パルス信号生成器により生成されるパルス信号と、前記比較器から出力される比較結果信号を受ける論理ゲートと、をさらに備え、
   前記昇圧型ＤＣ−ＤＣコンバータは、
   前記ノードの電圧が入力される入力端子と、前記第１電圧の系統に接続される出力端子との間に設けられるインダクタとダイオードの直列回路と、
   前記インダクタと前記ダイオードの接続点と、所定の固定電位との間に設けられるスイッチング素子とを含み、
   前記論理ゲートは、前記ノードの電圧が前記参照電圧より高いとき、前記パルス信号を前記スイッチング素子に供給し、前記ノードの電圧が前記参照電圧以下のとき前記スイッチング素子にオフ信号を供給することを特徴とする請求項１に記載の電源装置。
3. 直流電源から供給される前記第１電圧の系統とグラウンドとの間に直列に接続された、第１負荷と第２負荷との接続点と、前記第１電圧の系統との間に接続されることを特徴とする請求項１または２に記載の電源装置。
4. 直流電源から供給される直流電圧から、それぞれ異なる複数の直流電圧を生成する電源システムと、
   前記電源システムにより生成される複数の電圧、ゼロ電圧および当該複数の電圧から生成可能な少なくとも一つの差分電圧を用いて、擬似正弦波で形成される交流電圧を生成するインバータと、を備え、
   前記電源システムは、それぞれＤＣ−ＤＣコンバータを含む複数の電源装置を含み、
   前記複数の電源装置のうち電流の流入量が流出量より多い電源装置が、請求項１または２に記載の電源装置で構成されることを特徴とする電力変換装置。
5. 前記インバータは、
   前記複数の直流電圧の中の一つの電圧を受けるＨブリッジ回路と、
   前記複数の直流電圧の中の別の電圧の印加端子と、前記Ｈブリッジ回路の第１出力端子との間に接続された第１双方向スイッチと、
   前記印加端子と、前記Ｈブリッジ回路の第２出力端子との間に接続された第２双方向スイッチと、を含み、
   前記第１双方向スイッチおよび前記第２双方向スイッチの少なくとも一つは、ダブルゲートのノーマリオフ型ＧａＮトランジスタで構成されることを特徴とする請求項４に記載の電力変換装置。
6. 前記電源システムは、高電圧を生成する第１電源装置と、中電圧を生成する第２電源装置と、低電圧を生成する第３電源装置と、を含み、
   前記インバータは、前記高電圧と、前記中電圧と、前記低電圧と、ゼロ電圧と、前記高電圧と前記中電圧との差分電圧と、前記高電圧と前記低電圧との差分電圧と、前記中電圧と前記低電圧との差分電圧とを用いて、前記擬似正弦波で形成される交流電圧を生成し、
   前記第３電源装置は、請求項１または２に記載の電源装置で構成され、
   前記第３電源装置に含まれる前記昇圧型ＤＣ−ＤＣコンバータにより昇圧された電圧は、前記第１電源装置または前記第２電源装置の出力系統に印加されることを特徴とする請求項４に記載の電力変換装置。
7. 前記インバータは、
   前記第１電源装置の出力端子と接続されたＨブリッジ回路と、
   前記第２電源装置の出力端子と、前記Ｈブリッジ回路の第１出力端子との間に接続された第１双方向スイッチと、
   前記第２電源装置の出力端子と、前記Ｈブリッジ回路の第２出力端子との間に接続された第２双方向スイッチと、
   前記第３電源装置の入力端子と、前記Ｈブリッジ回路の第１出力端子との間に接続された第３双方向スイッチと、
   前記第３電源装置の入力端子と、前記Ｈブリッジ回路の第２出力端子との間に接続された第４双方向スイッチと、を含み、
   前記第１双方向スイッチ、前記第２双方向スイッチ、前記第３双方向スイッチおよび前記第４双方向スイッチの少なくとも一つは、ダブルゲートのノーマリオフ型ＧａＮトランジスタで構成されることを特徴とする請求項６に記載の電力変換装置。
8. 前記電源システムは、高電圧を生成する第１電源装置と、低電圧を生成する第３電源装置と、を含み、
   前記インバータは、前記高電圧と、前記低電圧と、ゼロ電圧と、前記高電圧と前記低電圧との差分電圧とを用いて、前記擬似正弦波で形成される交流電圧を生成し、
   前記第３電源装置は、請求項１または２に記載の電源装置で構成され、
   前記第３電源装置に含まれる前記昇圧型ＤＣ−ＤＣコンバータにより昇圧された電圧は、前記第１電源装置の出力系統に印加されることを特徴とする請求項４に記載の電力変換装置。
9. 前記インバータは、
   前記第１電源装置の出力端子と接続されたＨブリッジ回路と、
   前記第３電源装置の入力端子と、前記Ｈブリッジ回路の第１出力端子との間に接続された第１双方向スイッチと、
   前記第３電源装置の入力端子と、前記Ｈブリッジ回路の第２出力端子との間に接続された第２双方向スイッチと、を含み、
   前記第１双方向スイッチおよび前記第２双方向スイッチの少なくとも一つは、ダブルゲートのノーマリオフ型ＧａＮトランジスタで構成されることを特徴とする請求項８に記載の電力変換装置。

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