JP5584541B2

JP5584541B2 - Power circuit

Info

Publication number: JP5584541B2
Application number: JP2010165136A
Authority: JP
Inventors: ゲオルグセバスティアン; 順大高
Original assignee: Bosch Corp
Current assignee: Bosch Corp
Priority date: 2010-07-22
Filing date: 2010-07-22
Publication date: 2014-09-03
Anticipated expiration: 2030-07-22
Also published as: JP2012029439A

Description

本発明は、電源回路に関し、例えば、モータ等の高電流負荷に電力を供給する電源回路に関する。 The present invention relates to a power supply circuit, for example, a power supply circuit that supplies power to a high current load such as a motor.

電源回路のノイズを抑制する回路構成として、例えば、特許文献１及び２に記載されたものがある。 As a circuit configuration for suppressing noise in the power supply circuit, for example, there are those described in Patent Documents 1 and 2.

特許文献１の電源回路では、フューズＦＳを有するＡＣ入力部２と、サージ電圧吸収回路３ａと、ノイズ遮断部４と、整流平滑回路５とを介して、交流電源１がＤＣ−ＤＣコンバータ６に接続されている（第１図）。サージ電圧吸収回路３ａは、ホットラインＨとニュートラルラインＮとの間に直列接続されたコンデンサ８、９と、コンデンサ８、９の間とフレームグランドＦＧとの間に介装された定電圧素子１０からなる。ノイズ遮断部４は、バリスタＺＶと、アクロス・ザ・ライン・コンデンサＣ１と、チョークコイルＬと、フレームグランドＦＧとホットラインＨ及びニュートラルラインＮとの間にそれぞれ接続されるバイパスコンデンサＣ２、Ｃ３とからなる。この電源回路では、ＤＣ−ＤＣコンバータ６から内部ノイズとして交流電力ラインにリークしたノイズのうち、コモンモードノイズはコンデンサＣ２又はＣ３によりフレームグランドＦＧに流され、ノーマルモードノイズはコンデンサＣ２、Ｃ３の直列回路によりバイパスされる。 In the power supply circuit of Patent Document 1, the AC power supply 1 is connected to the DC-DC converter 6 through the AC input unit 2 having the fuse FS, the surge voltage absorption circuit 3a, the noise blocking unit 4, and the rectifying / smoothing circuit 5. Connected (FIG. 1). The surge voltage absorption circuit 3a includes capacitors 8 and 9 connected in series between the hot line H and the neutral line N, and a constant voltage element 10 interposed between the capacitors 8 and 9 and the frame ground FG. Consists of. The noise blocker 4 includes a varistor ZV, an across-the-line capacitor C1, a choke coil L, bypass capacitors C2 and C3 connected between the frame ground FG, the hot line H, and the neutral line N, respectively. Consists of. In this power supply circuit, among the noise leaked from the DC-DC converter 6 to the AC power line as internal noise, common mode noise is passed to the frame ground FG by the capacitor C2 or C3, and normal mode noise is connected in series with the capacitors C2 and C3. Bypassed by the circuit.

特許文献２の電源回路は、昇圧チョークコイルＬ１及びスイッチング素子３からなる昇圧チョッパ回路と、入力コンデンサ回路１１と、抵抗分圧回路１２と、電位差検知回路５と、スイッチ駆動回路６とを備えている（第１図）。また、昇圧チョッパの入力側には、突入電流防止抵抗ＲＴと、突入電流防止抵抗ＲＴをバイパスさせるためのスイッチ素子２とが接続されている。入力コンデンサ回路１１は、正及び負のライン間に直列接続された電界コンデンサＣ１、Ｃ２からなる。抵抗分圧回路１２は、コンデンサＣ１、Ｃ２のそれぞれに均等に電圧を分配するための抵抗Ｒ１と抵抗Ｒ２、Ｒ３とからなる。抵抗分圧回路１２は、抵抗Ｒ１及びＲ２と抵抗Ｒ３とで分圧した電圧Ｖ１を電位差検知回路５に出力する。また、ライン間に直列接続された抵抗Ｒ４、Ｒ５からなる基準電圧出力回路１４が設けられており、ライン間の電圧を抵抗Ｒ４と抵抗Ｒ５で分圧した電圧Ｖ２を基準電圧として電位差検知回路５に出力する。ライン間の電圧をコンデンサＣ１、Ｃ２に均等に印加するため、抵抗Ｒ１〜Ｒ３の抵抗値は、Ｒ１＝Ｒ２＋Ｒ３の関係を満たす。また、コンデンサ及び抵抗が正常である場合には、電圧Ｖ１と電圧Ｖ２とが一致するように、抵抗Ｒ１〜Ｒ５の抵抗値は、Ｒ１＋Ｒ２：Ｒ３＝Ｒ４：Ｒ５の関係を満たすように設定されている。電位差検知回路５は、抵抗Ｒ２とＲ３の間の電圧Ｖ１と、抵抗Ｒ４とＲ５との間の電圧Ｖ２との差分ΔＶを算出し、ΔＶが閾値を超えた場合に異常検出信号Ｅ１を出力する。 The power supply circuit of Patent Document 2 includes a boost chopper circuit including a boost choke coil L1 and a switching element 3, an input capacitor circuit 11, a resistance voltage dividing circuit 12, a potential difference detection circuit 5, and a switch drive circuit 6. (Fig. 1). Further, an inrush current prevention resistor RT and a switch element 2 for bypassing the inrush current prevention resistor RT are connected to the input side of the boost chopper. The input capacitor circuit 11 includes electric field capacitors C1 and C2 connected in series between the positive and negative lines. The resistance voltage dividing circuit 12 includes a resistor R1 and resistors R2 and R3 for evenly distributing voltages to the capacitors C1 and C2. The resistance voltage dividing circuit 12 outputs the voltage V1 divided by the resistors R1 and R2 and the resistor R3 to the potential difference detection circuit 5. Further, a reference voltage output circuit 14 including resistors R4 and R5 connected in series between the lines is provided, and the potential difference detection circuit 5 is set with a voltage V2 obtained by dividing the voltage between the lines by the resistors R4 and R5 as a reference voltage. Output to. In order to apply the voltage between the lines equally to the capacitors C1 and C2, the resistance values of the resistors R1 to R3 satisfy the relationship of R1 = R2 + R3. When the capacitor and the resistor are normal, the resistance values of the resistors R1 to R5 are set so as to satisfy the relationship of R1 + R2: R3 = R4: R5 so that the voltage V1 and the voltage V2 match. Yes. The potential difference detection circuit 5 calculates a difference ΔV between the voltage V1 between the resistors R2 and R3 and the voltage V2 between the resistors R4 and R5, and outputs an abnormality detection signal E1 when ΔV exceeds a threshold value. .

電源回路の動作中に、コンデンサＣ１、Ｃ２の何れか一方が短絡した場合には、ΔＶが閾値を超え、電位差検知回路５は、異常検出信号Ｅ１を出力する。スイッチ駆動回路６は、異常検出信号Ｅ１の入力を受けて、スイッチ素子２を開放して正ライン上に突入電流防止抵抗ＲＴを挿入状態とするとともに、チョッパ回路のスイッチング素子３をオン状態に固定する。これにより、入力端子から突入電流防止抵抗ＲＴ、スイッチング素子３を通って電流がながれ、フューズ抵抗が切れて切断状態となる。 When either one of the capacitors C1 and C2 is short-circuited during the operation of the power supply circuit, ΔV exceeds the threshold value, and the potential difference detection circuit 5 outputs the abnormality detection signal E1. Upon receiving the abnormality detection signal E1, the switch drive circuit 6 opens the switch element 2 to insert the inrush current prevention resistor RT on the positive line, and fixes the switching element 3 of the chopper circuit to the on state. To do. As a result, a current flows from the input terminal through the inrush current preventing resistor RT and the switching element 3, and the fuse resistor is cut off to enter a disconnected state.

図１は、関連技術に係る電源回路１０１の回路図であり、この電源回路１０１は、車両に搭載される各種モータＭを負荷とするものである。図中、ＥＣＵ１００は、電源回路１０１を含む電子制御ユニットである。モータＭの高電位側端子及び低電位側端子は、それぞれ、ＥＣＵ１００の外部接続端子ＴＭＵ及びＴＭＧに接続されている。外部接続端子ＴＭＵ及びＴＭＧは、それぞれ、電源回路１０１の高電位側ラインＬＵ（パワーライン）及び低電位側ラインＬＬ（パワーグランド）に接続されている。この電源回路１０１は、外部の直流電源Ｅから電圧の供給を受け、この電圧を適宜変換してモータＭに電力（電流、電圧）を供給する。直流電源Ｅの正極端子ＴＥＵ及び負極端子ＴＥＧのそれぞれは、ハーネスを介してＥＣＵ１００の外部接続端子ＴＵ及びＴＰＧにそれぞれ接続されている。ＥＣＵ１００には、図示していないマイクロコンピュータ（マイコン）、ＲＡＭ、ＲＯＭ、フラッシュメモリ等のメモリ、マイコンからの制御信号により各スイッチＳＷ１、ＳＷ３を駆動するドライブ回路等が設けられている。 FIG. 1 is a circuit diagram of a power supply circuit 101 according to the related art, and this power supply circuit 101 uses various motors M mounted on a vehicle as loads. In the figure, an ECU 100 is an electronic control unit including a power supply circuit 101. The high potential side terminal and the low potential side terminal of the motor M are connected to the external connection terminals TMU and TMG of the ECU 100, respectively. The external connection terminals TMU and TMG are connected to the high potential side line LU (power line) and the low potential side line LL (power ground) of the power supply circuit 101, respectively. The power supply circuit 101 receives supply of voltage from an external DC power supply E, converts the voltage as appropriate, and supplies power (current, voltage) to the motor M. Each of the positive terminal TEU and the negative terminal TEG of the DC power source E is connected to the external connection terminals TU and TPG of the ECU 100 via a harness. The ECU 100 is provided with a microcomputer (microcomputer) (not shown), a memory such as a RAM, a ROM, and a flash memory, a drive circuit that drives the switches SW1 and SW3 by a control signal from the microcomputer.

電源回路１０１の高電位側ラインＬＵにＰＷＭ制御用のスイッチＳＷ１が設けられている。スイッチＳＷ１は、電源回路１０１とモータＭとの間の接続を導通及び遮断し、モータＭをパルス幅変調（ＰＷＭ）制御するためのものである。具体的には、モータＭに供給するアナログ電圧に対応する電圧パルス列をスイッチＳＷ１により生成し、ＥＣＵ１００からモータＭに供給することにより、モータＭをＰＷＭ制御する。つまり、スイッチＳＷ１が導通状態では、電源回路１０１からモータＭに電源電圧Ｅのパルスが供給され、スイッチＳＷ１が非導通状態では、モータＭにパルスが供給されない。 A switch SW1 for PWM control is provided on the high potential side line LU of the power supply circuit 101. The switch SW1 conducts and cuts off the connection between the power supply circuit 101 and the motor M, and controls the motor M by pulse width modulation (PWM). Specifically, a voltage pulse train corresponding to an analog voltage supplied to the motor M is generated by the switch SW1 and supplied from the ECU 100 to the motor M, whereby the motor M is PWM-controlled. That is, when the switch SW1 is in a conductive state, a pulse of the power supply voltage E is supplied from the power supply circuit 101 to the motor M, and when the switch SW1 is in a non-conductive state, no pulse is supplied to the motor M.

また、ＥＣＵ１００には、モータＭと並列に接続される還流ダイオードＤ１と、モータＭと還流ダイオードＤ１との間の接続を導通又は遮断するスイッチＳＷ３とが設けられている。スイッチＳＷ１が電源回路１０１とモータＭとの間の接続を遮断すると、スイッチＳＷ３が導通され、モータＭのコイルに蓄積されたエネルギーがスイッチＳＷ３、還流ダイオードＤ１を通じて流れる。 Further, the ECU 100 is provided with a reflux diode D1 connected in parallel with the motor M, and a switch SW3 that conducts or cuts off the connection between the motor M and the reflux diode D1. When the switch SW1 cuts off the connection between the power supply circuit 101 and the motor M, the switch SW3 is turned on, and the energy accumulated in the coil of the motor M flows through the switch SW3 and the return diode D1.

図１中、Ｌ１は、電源回路１０１の外部接続端子ＴＵと直流電源Ｅの正極端子ＴＥＵとの間の導電線路が有するインダクタンスを示す。Ｌ２は、電源回路１０１の外部接続端子ＴＰＧ（パワーグランド端子）と直流電源Ｅの負極端子ＴＥＧとの間の導電線路が有するインダクタンスを示す。Ｌ３は、ＥＣＵ１００の信号グランドＳＧと接続される信号グランド端子ＴＳＧと、直流電源Ｅの負極端子ＴＥＧとの間の導電線路が有するインダクタンスを示す。一例では、Ｌ１、Ｌ２、Ｌ３は、略同一のインダクタンス値Ｌを有する。ＥＣＵ１００の信号グランドＳＧは、フレームグランドＦＧ（ＥＣＵ１００のハウジング）に直接又はキャパシタを介して接続される。 In FIG. 1, L <b> 1 indicates the inductance of the conductive line between the external connection terminal TU of the power supply circuit 101 and the positive terminal TEU of the DC power supply E. L2 represents the inductance of the conductive line between the external connection terminal TPG (power ground terminal) of the power supply circuit 101 and the negative terminal TEG of the DC power supply E. L3 represents the inductance of the conductive line between the signal ground terminal TSG connected to the signal ground SG of the ECU 100 and the negative terminal TEG of the DC power supply E. In one example, L1, L2, and L3 have substantially the same inductance value L. The signal ground SG of the ECU 100 is connected to the frame ground FG (the housing of the ECU 100) directly or via a capacitor.

スイッチＳＷ１の導通／非導通の切り換えの際には、電源回路１０１の負荷（電流）が大きく変動するため、インダクタンスＬ１、Ｌ２によって、電源回路１０１の高電位側の端子ＴＵの電圧ＵＢ＿ＭＲが上昇するとともに、電源回路１０１の低電位側の端子ＴＰＧの電圧ＧＮＤ＿ＭＲが下降しようとする。ＰＷＭ制御中にスイッチＳＷ１が遮断されるタイミングでは、電源回路１０１の高電位側の端子ＴＵの電圧ＵＢ＿ＭＲは、電源電圧ＥからＬ（ｄｉ／ｄｔ）上昇し、低電位側の端子ＴＰＧの電圧ＧＮＤ＿ＭＲは、Ｌ（ｄｉ／ｄｔ）下降しようとする。ここで、Ｌは、Ｌ１、Ｌ２のインダクタンス値、ｄｉ／ｄｔは、Ｌ１、Ｌ２を流れる電流の時間変化率である。このような急激な電圧変動は、伝導性放射ノイズ発生の原因となる。高電位側及び低電位側の端子ＴＵ、ＴＰＧにおける電圧変動を防止するために、図１の例では、電源回路１０１の高電位側ラインＬＵと低電位側ラインＬＬにキャパシタＣ１及びＣ２を直列に介装するとともに、低電位側ラインＬＬ（パワーグランド）を、キャパシタＣ３を介してＥＣＵ１００の信号グランドＳＧに接続している。インダクタンスＬ１（＝Ｌ）による高電位側端子ＴＵの電圧上昇は、電流ＪＣ１をキャパシタＣ１及びＣ２に流入させることにより抑制し、一方、インダクタンスＬ２（＝Ｌ）による低電位側端子ＴＰＧの電圧下降は、信号グランドＳＧからキャパシタＣ３を介して低電位側ラインＬＬに電流ＪＣ３が供給されることにより抑制している。 When the switch SW1 is turned on / off, the load (current) of the power supply circuit 101 fluctuates greatly. Therefore, the voltage UB_MR at the terminal TU on the high potential side of the power supply circuit 101 rises due to the inductances L1 and L2. At the same time, the voltage GND_MR at the terminal TPG on the low potential side of the power supply circuit 101 tends to drop. At the timing when the switch SW1 is cut off during the PWM control, the voltage UB_MR of the high-potential side terminal TU of the power supply circuit 101 rises L (di / dt) from the power supply voltage E, and the voltage GND_MR of the low-potential side terminal TPG. Tries to descend L (di / dt). Here, L is the inductance value of L1 and L2, and di / dt is the time change rate of the current flowing through L1 and L2. Such a rapid voltage fluctuation causes the generation of conductive radiation noise. In order to prevent voltage fluctuation at the high potential side and low potential side terminals TU and TPG, in the example of FIG. 1, capacitors C1 and C2 are connected in series to the high potential side line LU and the low potential side line LL of the power supply circuit 101. In addition, the low potential side line LL (power ground) is connected to the signal ground SG of the ECU 100 via the capacitor C3. The voltage increase at the high potential side terminal TU due to the inductance L1 (= L) is suppressed by causing the current JC1 to flow into the capacitors C1 and C2, while the voltage decrease at the low potential side terminal TPG due to the inductance L2 (= L) is suppressed. The current JC3 is suppressed by being supplied from the signal ground SG to the low potential side line LL via the capacitor C3.

図２は、電源回路１０１の各部における電圧及び電流の波形を示す。図２において、時刻ｔ１でスイッチＳＷ１が遮断されると、モータＭの高電位側端子の電圧ＵＭが急激に降下するとともに、電源回路１０１の高電位側ラインＬＵの電圧ＵＢ＿ＭＲがインダクタンスＬ１の影響により上昇し始め、低電位側ラインＬＬの電圧ＧＮＤ＿ＭＲがインダクタンスＬ２の影響により下降し始める。また、還流ダイオードＤ１の電圧ＵＦの極性が反転する。時刻ｔ２でスイッチＳＷ３が導通されると、モータＭと還流ダイオードＤ１とが電流ループを形成して、この電流ループに電流ＪＭ及びＪＤが流れ、電圧ＵＭ及びＵＦが０Ｖに近づく。また、電源回路１０１の高電位側ラインＬＵとキャパシタＣ１、Ｃ２との間で電流ＪＣ１が流れることにより、電圧ＵＢ＿ＭＲが電源電圧Ｅに収束し、低電位側ラインＬＬとキャパシタＣ３との間で電流ＪＣ３が流れることにより、電圧ＧＮＤ＿ＭＲが０Ｖに収束する。 FIG. 2 shows voltage and current waveforms in each part of the power supply circuit 101. In FIG. 2, when the switch SW1 is cut off at time t1, the voltage UM at the high potential side terminal of the motor M drops rapidly, and the voltage UB_MR of the high potential side line LU of the power supply circuit 101 is affected by the inductance L1. The voltage GND_MR of the low potential side line LL starts to decrease due to the influence of the inductance L2. Further, the polarity of the voltage UF of the freewheeling diode D1 is inverted. When the switch SW3 is turned on at time t2, the motor M and the freewheeling diode D1 form a current loop, the currents JM and JD flow through the current loop, and the voltages UM and UF approach 0V. Further, the current JC1 flows between the high potential side line LU of the power supply circuit 101 and the capacitors C1 and C2, so that the voltage UB_MR converges to the power supply voltage E, and the current between the low potential side line LL and the capacitor C3. When JC3 flows, the voltage GND_MR converges to 0V.

上記のような電源回路１０１では、モータのような高電流負荷の切り換え時の電圧変動を抑制するために、大容量のキャパシタを用いる必要がある。また、機械的なストレス等によりキャパシタが短絡して、高電位側ラインＬＵと低電位側ラインＬＬとの間が短絡されることを防止するために、高電位側ラインＬＵと低電位側ＬＬラインとの間に少なくとも２つのキャパシタＣ１及びＣ２を直列に接続する必要がある。同一の静電容量（以下、単に容量と称す）のキャパシタＣ１、Ｃ２を直列接続する場合、キャパシタＣ１、Ｃ２の合成容量は、各キャパシタの容量の２分の１となるため、各キャパシタの容量は、所望の合成容量の２倍のものを用いる必要がある。 In the power supply circuit 101 as described above, it is necessary to use a large-capacity capacitor in order to suppress voltage fluctuation when switching a high current load such as a motor. Further, in order to prevent the capacitor from being short-circuited due to mechanical stress or the like and short-circuiting between the high potential side line LU and the low potential side line LL, the high potential side line LU and the low potential side LL line are prevented. Need to connect at least two capacitors C1 and C2 in series. When capacitors C1 and C2 having the same capacitance (hereinafter simply referred to as “capacitance”) are connected in series, the combined capacitance of the capacitors C1 and C2 is ½ of the capacitance of each capacitor. Must be twice the desired composite capacity.

また、電源回路１０１のパワーグランドである低電位側ラインＬＬと信号グランドＳＧとの間にも、キャパシタＣ１、Ｃ２の合成容量と同程度の容量を持つキャパシタＣ３を介装する必要がある。例えば、各キャパシタＣ１、Ｃ２の容量を１０μＦとすると、Ｃ３の容量は、キャパシタＣ１、Ｃ２の直列接続の合成容量５μＦと同程度である。従って、電源回路１０１の伝導性放射を抑制するためには、容量の大きなキャパシタを多数用いる必要があり、コストダウンの妨げとなっていた。 In addition, it is necessary to interpose a capacitor C3 having a capacity comparable to the combined capacity of the capacitors C1 and C2 between the low potential side line LL, which is the power ground of the power supply circuit 101, and the signal ground SG. For example, if the capacitances of the capacitors C1 and C2 are 10 μF, the capacitance of C3 is approximately the same as the combined capacitance of 5 μF in series connection of the capacitors C1 and C2. Therefore, in order to suppress the conductive radiation of the power supply circuit 101, it is necessary to use a large number of capacitors having a large capacity, which hinders cost reduction.

また、伝導性放射ノイズ抑制の観点では、キャパシタの容量が大きい方が望ましいが、容量を大きくし過ぎるとリーク電流が増加する問題がある。従って、リーク電流の増加を防止しつつ、伝導性放射ノイズの抑制効果を向上させる課題もある。 In addition, from the viewpoint of suppressing conductive radiation noise, it is desirable that the capacitance of the capacitor is large. Therefore, there is a problem of improving the effect of suppressing conductive radiation noise while preventing an increase in leakage current.

特開平５−３１６６４７号公報（第１−４図）JP-A-5-316647 (Fig. 1-4) 特開２００６−３０４４１４号公報（第１−２図）JP 2006-304414 A (FIG. 1-2)

本発明は、電源回路において、負荷切り換え時に発生し得る伝導性放射ノイズを効果的に抑制することにある。また、伝導性放射ノイズ抑制の性能を低下させることなく、伝導性放射ノイズ抑制用のキャパシタの容量及び／又は数を低減することにある。 It is an object of the present invention to effectively suppress conductive radiated noise that can occur when switching loads in a power supply circuit. Another object is to reduce the capacity and / or the number of capacitors for suppressing conductive radiation noise without reducing the performance of suppressing conductive radiation noise.

本発明は、電源回路（１０１Ａ）と負荷（Ｍ）と間の接続を導通又は遮断する第１のスイッチ（ＳＷ１）と、前記電源回路の高電位側ライン（ＬＵ）と低電位側ライン（ＬＬ）との間に直列接続された第１及び第２のキャパシタ（Ｃ１、Ｃ２）と、前記第１及び第２のキャパシタの接続点（ＰＭ）に接続された第２のスイッチ（ＳＷ２）と、を備え、前記第２のスイッチは、前記接続点（ＰＭ）とグランドとの間を接続又は遮断することを特徴とする電源回路を提供する。 The present invention includes a first switch (SW1) that conducts or cuts off a connection between a power supply circuit (101A) and a load (M), and a high potential side line (LU) and a low potential side line (LL) of the power supply circuit. ) And a second switch (SW2) connected to a connection point (PM) of the first and second capacitors; The second switch provides a power supply circuit that connects or disconnects between the connection point (PM) and the ground.

この電源回路では、第１のスイッチ（ＳＷ１）によって電源回路（１０１Ａ）と負荷（Ｍ）との間の接続を導通又は切断状態に切り換える際に、電源回路（１０１Ａ）に発生する電圧変動を、第２のスイッチ（ＳＷ２）により第１及び第２のキャパシタの接続点（ＰＭ）をグランド（ＳＧ）に接続することにより抑制することができる。第２のスイッチ（ＳＷ２）を介して第１及び第２のキャパシタ（Ｃ１、Ｃ２）をそれぞれグランド（ＳＧ）に接続することにより、電源回路（１０１Ａ）の高電位側ライン（ＬＵ）を第１のキャパシタ（Ｃ１）を介してグランド（ＳＧ）に接続するとともに、電源回路（１０１Ａ）の低電位側ライン（ＬＬ）を第２のキャパシタ（Ｃ２）を介してグランド（ＳＧ）に接続する。これにより、電源回路の高電位側ライン（ＬＵ）とグランド（ＳＧ）との間に第１のキャパシタ（Ｃ１）の全容量が挿入され、電源回路の低電位側ライン（ＬＬ）とグランド（ＳＧ）との間に第２のキャパシタ（Ｃ２）の全容量が挿入される。よって、第１及び第２のキャパシタの直列接続による合成容量（Ｃ１・Ｃ２／（Ｃ１＋Ｃ２））によって電圧変動を抑制する場合に比較して、大きな容量（Ｃ１、Ｃ２）により電圧変動を吸収することができる。
また、第２のスイッチＳＷ２により低電位側ライン（ＬＬ）が、第１又は第２のキャパシタ（Ｃ１、Ｃ２）を介してグランド（ＳＧ）に接続されるため、低電位側ライン（ＬＬ）を別途のキャパシタ（Ｃ３）を用いてグランド（ＳＧ）に接続する必要がなく、低電位側ライン（ＬＬ）とグランド（ＳＧ）との間のキャパシタ（Ｃ３）を省略することができる。 In this power supply circuit, when the connection between the power supply circuit (101A) and the load (M) is switched to a conductive or disconnected state by the first switch (SW1), voltage fluctuations generated in the power supply circuit (101A) are It can be suppressed by connecting the connection point (PM) of the first and second capacitors to the ground (SG) by the second switch (SW2). By connecting the first and second capacitors (C1, C2) to the ground (SG) through the second switch (SW2), the high potential side line (LU) of the power supply circuit (101A) is connected to the first switch (SW2). The capacitor (C1) is connected to the ground (SG), and the low potential side line (LL) of the power supply circuit (101A) is connected to the ground (SG) through the second capacitor (C2). As a result, the entire capacitance of the first capacitor (C1) is inserted between the high potential side line (LU) of the power supply circuit and the ground (SG), and the low potential side line (LL) of the power supply circuit and the ground (SG). ) Is inserted into the second capacitor (C2). Therefore, the voltage fluctuation is absorbed by a large capacity (C1, C2) as compared with the case where the voltage fluctuation is suppressed by the combined capacity (C1 · C2 / (C1 + C2)) in which the first and second capacitors are connected in series. Can do.
Further, since the low potential side line (LL) is connected to the ground (SG) via the first or second capacitor (C1, C2) by the second switch SW2, the low potential side line (LL) is connected. There is no need to connect to the ground (SG) using a separate capacitor (C3), and the capacitor (C3) between the low potential side line (LL) and the ground (SG) can be omitted.

なお、第１及び第２のキャパシタ（Ｃ１、Ｃ２）は、典型的には、同一容量のものを用いる。 The first and second capacitors (C1, C2) typically have the same capacity.

本発明の一実施形態では、前記第１のスイッチ（ＳＷ１）が前記電源回路（１０１Ａ）と前記負荷（Ｍ）との間の接続を遮断するタイミングに同期して、前記第２のスイッチ（ＳＷ２）が前記接続点（ＰＭ）と前記グランド（ＳＧ）とを接続する。 In one embodiment of the present invention, the second switch (SW2) is synchronized with the timing at which the first switch (SW1) cuts off the connection between the power supply circuit (101A) and the load (M). ) Connects the connection point (PM) and the ground (SG).

第２のスイッチ（ＳＷ２）が非導通状態の間に第１及び第２のキャパシタ（Ｃ１、Ｃ２）に各キャパシタの容量に逆比例して電源電圧（Ｅ）を分圧した電圧Ｖ１、Ｖ２（＜電源電圧）に充電しておき、第１のスイッチ（ＳＷ１）が電源回路（１０１Ａ）と負荷（Ｍ）との間の接続を遮断するタイミングで、第２のスイッチ（ＳＷ２）を導通して、高電位側ライン（ＬＵ）を第１のキャパシタ（Ｃ１）を介してグランド（ＳＧ）に接続するとともに、低電位側ライン（ＬＬ）を第２のキャパシタ（Ｃ２）を介してグランド（ＳＧ）に接続する。このように制御することにより、電圧が上昇しようとする高電位側ライン（ＬＵ）が、Ｖ１（＜Ｅ）に充電された第１のキャパシタ（Ｃ１）を介して電圧降下されるとともに、電圧が下降しようとする低電圧側ライン（ＬＬ）が、Ｖ２（＜Ｅ）に充電された第２のキャパシタ（Ｃ２）から電流の供給を受けて電圧下降が阻止される。なお、典型的には、第１及び第２のキャパシタ（Ｃ１、Ｃ２）は同一容量のものを用いるため、Ｖ１＝Ｖ２＝Ｅ／２となる。 While the second switch (SW2) is in a non-conducting state, the voltages V1, V2 (dividing the power supply voltage (E) in inverse proportion to the capacitance of each capacitor to the first and second capacitors (C1, C2) ( <Power supply voltage) is charged, and the second switch (SW2) is turned on at the timing when the first switch (SW1) cuts off the connection between the power supply circuit (101A) and the load (M). The high potential side line (LU) is connected to the ground (SG) via the first capacitor (C1), and the low potential side line (LL) is connected to the ground (SG) via the second capacitor (C2). Connect to. By controlling in this way, the high potential side line (LU) whose voltage is going to rise is dropped through the first capacitor (C1) charged to V1 (<E), and the voltage is reduced. The low voltage side line (LL) to be lowered is supplied with current from the second capacitor (C2) charged to V2 (<E), and the voltage drop is prevented. Typically, since the first and second capacitors (C1, C2) have the same capacity, V1 = V2 = E / 2.

本発明の一実施形態では、前記第１のキャパシタ（Ｃ１）が電源回路（１０１Ａ）の高電位側ライン（ＬＵ）に接続されている。そして、前記第２のスイッチ（ＳＷ２）が前記接続点（ＰＭ）と前記グランド（ＳＧ）とを接続する期間において、前記第１のキャパシタ（Ｃ１）の高電位側端子の電位（ＵＢ）を監視することにより、前記第１及び第２キャパシタ（Ｃ１、Ｃ２）の故障を検知する。 In one embodiment of the present invention, the first capacitor (C1) is connected to the high potential side line (LU) of the power supply circuit (101A). Then, during the period in which the second switch (SW2) connects the connection point (PM) and the ground (SG), the potential (UB) of the high potential side terminal of the first capacitor (C1) is monitored. Thus, the failure of the first and second capacitors (C1, C2) is detected.

第１及び第２のキャパシタ（Ｃ１、Ｃ２）が正常である場合には、第２のスイッチ（ＳＷ２）が導通した時点で、電位（ＵＢ）は第１のキャパシタ（Ｃ１）の充電電圧Ｖ１程度まで下降し、その後、第２のスイッチ（ＳＷ２）が導通状態である期間に電源電圧Ｅまで回復する。第１のキャパシタ（Ｃ１）が短絡状態である場合には、第２のスイッチ（ＳＷ２）が導通した時点で、電位（ＵＢ）は、短絡状態の第１のキャパシタ（Ｃ１）を介してグランド（ＳＧ）に接続されるため、グランド（ＳＧ）の電位程度まで下降し、その後、第２のスイッチ（ＳＷ２）が導通状態である期間中はグランド電位程度に固定される。第２のキャパシタ（Ｃ２）が短絡状態である場合には、第２のスイッチ（ＳＷ２）が導通する前に第１のキャパシタ（Ｃ１）に電源電圧（Ｅ）が充電されているため、第２のスイッチ（ＳＷ２）が導通状態になっても、電位（ＵＢ）が電源電圧Ｅに固定される。従って、第２のスイッチ（ＳＷ２）が前記接続点（ＰＭ）とグランド（ＳＧ）とを接続している期間において、電位（ＵＢ）を監視するという簡易な方法で第１及び第２のキャパシタ（Ｃ１、Ｃ２）の故障を検知することができる。 When the first and second capacitors (C1, C2) are normal, the potential (UB) is about the charging voltage V1 of the first capacitor (C1) when the second switch (SW2) is turned on. And then recovers to the power supply voltage E during a period in which the second switch (SW2) is in a conductive state. When the first capacitor (C1) is in a short-circuited state, the potential (UB) is grounded via the first capacitor (C1) in a short-circuited state when the second switch (SW2) is turned on. Since it is connected to SG), it drops to about the potential of the ground (SG), and thereafter, it is fixed to about the ground potential during the period when the second switch (SW2) is in the conductive state. When the second capacitor (C2) is in a short-circuited state, the power supply voltage (E) is charged in the first capacitor (C1) before the second switch (SW2) is turned on. The potential (UB) is fixed to the power supply voltage E even when the switch (SW2) becomes conductive. Therefore, during the period in which the second switch (SW2) connects the connection point (PM) and the ground (SG), the first and second capacitors (in a simple method of monitoring the potential (UB)). C1, C2) faults can be detected.

本発明の一実施形態では、グランドは低電位側ライン（ＬＬ）とは異なる。例えば、電源回路（１０１Ａ）は、車両の電子制御ユニット（ＥＣＵ１００）に搭載されるものであり、グランドは、電子制御ユニット（ＥＣＵ）の信号グランド（ＳＧ）である。 In one embodiment of the present invention, the ground is different from the low potential line (LL). For example, the power supply circuit (101A) is mounted on an electronic control unit (ECU100) of a vehicle, and the ground is a signal ground (SG) of the electronic control unit (ECU).

本発明の一実施形態では、電源回路（１０１Ａ）が負荷（Ｍ）をパルス幅変調（ＰＷＭ）制御により駆動する。負荷をＰＷＭ制御する場合には、電源回路（１０１Ａ）と負荷（Ｍ）との間の接続が接続状態と遮断状態とで頻繁に切り換えられ、電源回路の高電位側ライン（ＬＵ）及び低電位側ライン（ＬＬ）の電圧が頻繁に上昇及び下降するおそれがあるが、上述したように高電位側ライン及び低電位側ラインの間に直列接続した第１及び第２のキャパシタの接続点（ＰＭ）を第２のスイッチ（ＳＷ２）によりグランド（ＳＧ）に接続することにより、各ライン（ＬＵ、ＬＬ）における電圧の上昇及び下降を効果的に抑制できる。 In one embodiment of the present invention, the power supply circuit (101A) drives the load (M) by pulse width modulation (PWM) control. In the case of PWM control of the load, the connection between the power supply circuit (101A) and the load (M) is frequently switched between a connected state and a disconnected state, and the high potential side line (LU) and the low potential of the power supply circuit are switched. Although the voltage of the side line (LL) may frequently rise and fall, as described above, the connection point (PM) of the first and second capacitors connected in series between the high potential side line and the low potential side line. ) To the ground (SG) by the second switch (SW2), it is possible to effectively suppress the rise and fall of the voltage in each line (LU, LL).

関連技術に係る電源回路の回路図。The circuit diagram of the power supply circuit which concerns on related technology. 関連技術に係る電源回路の各部の電圧、電流波形を示すグラフ。The graph which shows the voltage of each part of the power supply circuit which concerns on related technology, and a current waveform. 本発明の一実施形態に係る電源回路の回路図。The circuit diagram of the power circuit concerning one embodiment of the present invention. スイッチの切り換えタイミングを示すチャート。The chart which shows the switching timing of a switch. キャパシタの故障検知を説明するための波形図。The wave form diagram for demonstrating the failure detection of a capacitor.

図３は、本発明の一実施形態に係る電源回路１０１Ａの回路図を示す。ここでは、車両に搭載されるモータＭに電力を供給する電源回路１０１Ａを例に挙げる。モータＭは、例えば、アンチロック・ブレーキ・システム（ＡＢＳ:Antilock Brake System）、横滑り防止装置（ＥＳＣ：Electronic Stability Control）等の油圧ポンプを作動させるモータ、パワーウィンドウを作動させるモータ等である。なお、本発明は、特に、モータのような高電流負荷に好適に適用されるが、モータＭを負荷とする場合に限定されるものではなく、任意の負荷に適用可能である。 FIG. 3 shows a circuit diagram of a power supply circuit 101A according to an embodiment of the present invention. Here, a power supply circuit 101A that supplies power to the motor M mounted on the vehicle is taken as an example. The motor M is, for example, a motor that operates a hydraulic pump such as an antilock brake system (ABS), an anti-skid device (ESC), a motor that operates a power window, or the like. The present invention is particularly preferably applied to a high current load such as a motor, but is not limited to the case where the motor M is a load, and can be applied to any load.

図３では、図１と同様の構成には同一の符号を付し、詳細な説明を省略する。以下、図１の構成と異なる点について詳述する。 In FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, differences from the configuration of FIG. 1 will be described in detail.

本発明に係る電源回路１０１Ａでは、高電位側ラインＬＵと低電位側ラインＬＬとの間に直列接続されるキャパシタＣ１、Ｃ２の接続点ＰＭが、スイッチＳＷ２を介して、ＥＣＵ１００の信号グランドＳＧに接続され、図１において低電位側ラインＬＬと信号グランドＳＧとの間に接続されていたキャパシタＣ３は省略される。ここで、低電位側ラインＬＬは、負荷（モータＭ）の低電位側端子を接地するパワーグランドである。また、信号グランドＳＧは、ＥＣＵ１００の信号ラインの基準電位を提供するグランドであり、フレームグランド（ＥＣＵ１００のハウジング）に直接又はキャパシタを介して接続される。 In the power supply circuit 101A according to the present invention, the connection point PM of the capacitors C1 and C2 connected in series between the high potential side line LU and the low potential side line LL is connected to the signal ground SG of the ECU 100 via the switch SW2. The capacitor C3 connected and connected between the low potential line LL and the signal ground SG in FIG. 1 is omitted. Here, the low potential side line LL is a power ground for grounding the low potential side terminal of the load (motor M). The signal ground SG is a ground that provides a reference potential of the signal line of the ECU 100, and is connected to the frame ground (the housing of the ECU 100) directly or via a capacitor.

スイッチＳＷ１は、モータＭ（負荷）をＰＷＭ制御するため、図４の曲線Ｉに示す導通期間（オン期間）を断続的に繰り返し、モータＭにパルスを供給する。一方、スイッチＳＷ２は、図４の曲線ＩＩに示すように、スイッチＳＷ１がオフされるタイミング（時刻ｔ２）に同期して、一定期間の間だけ導通される。 The switch SW1 intermittently repeats the conduction period (ON period) indicated by the curve I in FIG. 4 to supply PWM pulses to the motor M in order to PWM control the motor M (load). On the other hand, as shown by the curve II in FIG. 4, the switch SW2 is turned on only for a certain period in synchronization with the timing (time t2) when the switch SW1 is turned off.

ここで、キャパシタＣ１、Ｃ２の各々が同一の容量を有する場合を例に挙げて説明すると、各キャパシタＣ１、Ｃ２は、スイッチＳＷ２がオンされる前の期間において、電源電圧Ｅの半分の電圧Ｅ／２に充電される。スイッチＳＷ２は、スイッチＳＷ１がオフになるタイミング（電源回路１０１ＡとモータＭとの間の接続が遮断されるタイミング）と同期して、オンされる。 Here, the case where each of the capacitors C1 and C2 has the same capacitance will be described as an example. Each capacitor C1 and C2 has a voltage E that is half of the power supply voltage E in a period before the switch SW2 is turned on. / 2 is charged. The switch SW2 is turned on in synchronization with the timing when the switch SW1 is turned off (timing at which the connection between the power supply circuit 101A and the motor M is cut off).

ここで、各キャパシタＣ１、Ｃ２の容量を例えばそれぞれ１０μＦとすると、スイッチＳＷ２がオフの状態では、高電位側ラインＬＵと低電位側ラインＬＬとの間に、キャパシタＣ１、Ｃ２の直列接続の合成容量５μＦが存在することになる。一方、スイッチＳＷ１がオフされ、スイッチＳＷ２がオンされた場合には、高電位側ラインＬＵがキャパシタＣ１の単独の容量１０μＦを介して信号グランドＳＧに接続され、低電位側ラインＬＬがキャパシタＣ２の単独の容量１０μＦを介して信号グランドＳＧに接続される。この点が、本発明の電源回路１０１Ａの特徴である。 Here, assuming that the capacitance of each of the capacitors C1 and C2 is 10 μF, for example, in a state where the switch SW2 is off, a combination of series connection of the capacitors C1 and C2 is provided between the high potential side line LU and the low potential side line LL. There will be a capacitance of 5 μF. On the other hand, when the switch SW1 is turned off and the switch SW2 is turned on, the high potential side line LU is connected to the signal ground SG via the single capacitor 10 μF of the capacitor C1, and the low potential side line LL is connected to the capacitor C2. It is connected to the signal ground SG via a single capacitor 10 μF. This is a feature of the power supply circuit 101A of the present invention.

以下、関連技術に係る電源回路１０１と、本発明の一実施形態に係る電源回路１０１Ａとにおける、負荷切り換え時の電圧変動の抑制特性の比較を説明する。 Hereinafter, a comparison of voltage fluctuation suppression characteristics during load switching between the power supply circuit 101 according to the related art and the power supply circuit 101A according to an embodiment of the present invention will be described.

ここでは、電源電圧Ｅ＝１３Ｖとする。また、電源回路において、モータ負荷切り離し時に、高電位側ラインＬＵの電圧は１５Ｖまでの電圧上昇が許容され、低電位側ラインＬＬの電圧は１１Ｖまでの電圧降下が許容されるとして説明する。各キャパシタＣ１、Ｃ２の容量は、１０μＦとする。 Here, the power supply voltage E = 13V. In the power supply circuit, it is assumed that when the motor load is disconnected, the voltage of the high potential side line LU is allowed to rise to 15V, and the voltage of the low potential side line LL is allowed to drop to 11V. The capacitance of each capacitor C1, C2 is 10 μF.

関連技術に係る電源回路１０１では、キャパシタＣ１、Ｃ２の直列接続の合成容量は５μＦであるので、スイッチＳＷ１をオフに切り換えるときに、キャパシタＣ１、Ｃ２の直列接続に蓄積可能なエネルギーは、以下の式（１）により表される。
（１／２）＊５μＦ＊（１５Ｖ−１３Ｖ）＾２＝１０μＪ（１） In the power supply circuit 101 according to the related art, the combined capacitance of the series connection of the capacitors C1 and C2 is 5 μF. Therefore, when the switch SW1 is switched off, the energy that can be stored in the series connection of the capacitors C1 and C2 is It is represented by Formula (1).
(1/2) * 5 μF * (15V-13V) ^ 2 = 10 μJ (1)

一方、本発明の一実施形態に係る電源回路１０１Ａでは、モータ負荷切り離し時（スイッチＳＷ１をオフし、スイッチＳＷ２をオンする時）に、Ｃ１、Ｃ２の接続点ＰＭを信号グランドＳＧに接続するため、高電位側ラインＬＵが接続点ＰＭ、キャパシタＣ１を介して信号グランドＳＧに接続されるとともに、低電位側ラインＬＬが接続点ＰＭ、キャパシタＣ２を介して信号グランドＳＧに接続される。つまり、高電位側ラインＬＵと信号グランドＳＧとの間には単独のキャパシタＣ１（１０μＦ）が存在し、低電位側ラインＬＬと信号グランドＳＧとの間に単独のキャパシタＣ２（１０μＦ）が存在することになる。また、各キャパシタＣ１、Ｃ２は、それぞれ、スイッチＳＷ１がオン状態、スイッチＳＷ２がオフ状態の間に、電源電圧Ｅ＝１３Ｖの半分である６．５Ｖに充電されている。よって、スイッチＳＷ１をオフに切り換えるときにキャパシタＣ１に蓄積可能なエネルギーは、以下の式（２）により表される。
（１／２）＊１０μＦ＊（１５Ｖ−１３／２Ｖ）＾２＝３６１．２５μＪ（２） On the other hand, in the power supply circuit 101A according to the embodiment of the present invention, when the motor load is disconnected (when the switch SW1 is turned off and the switch SW2 is turned on), the connection point PM of C1 and C2 is connected to the signal ground SG. The high potential side line LU is connected to the signal ground SG via the connection point PM and the capacitor C1, and the low potential side line LL is connected to the signal ground SG via the connection point PM and the capacitor C2. That is, a single capacitor C1 (10 μF) exists between the high potential side line LU and the signal ground SG, and a single capacitor C2 (10 μF) exists between the low potential side line LL and the signal ground SG. It will be. The capacitors C1 and C2 are charged to 6.5V, which is half of the power supply voltage E = 13V, while the switch SW1 is on and the switch SW2 is off. Therefore, the energy that can be stored in the capacitor C1 when the switch SW1 is turned off is expressed by the following equation (2).
(1/2) * 10 μF * (15V-13 / 2V) ^ 2 = 361.25 μJ (2)

従って、本発明の一実施形態の構成では、関連技術の構成に比べて、キャパシタに蓄積可能なエネルギーが３６倍改善する。このため、キャパシタＣ１、Ｃ２の容量を１μＦ（関連技術の各Ｃ１、Ｃ２の容量１０μＦの１０分の１）としても、蓄積可能エネルギーは、式（２）の値の１０分の１である３６．１２５μＪとなり、関連技術による蓄積可能エネルギー（１０μＪ）の約３．６倍に改善できる。よって、本実施形態に係る電源回路１０１Ａによれば、伝導性放射ノイズの抑制効果を改善し、且つ、伝導性放射ノイズ抑制用のキャパシタＣ１、Ｃ２の容量を大幅に低減することができる。 Therefore, in the configuration of the embodiment of the present invention, the energy that can be stored in the capacitor is improved by 36 times compared to the configuration of the related art. For this reason, even if the capacitances of the capacitors C1 and C2 are 1 μF (1/10 of the capacitance of each of the related technologies C1 and C2 is 10 μF), the storable energy is one-tenth of the value of the equation (2) 36 .125 μJ, which is an improvement of about 3.6 times the energy that can be stored by related technology (10 μJ). Therefore, according to the power supply circuit 101A according to the present embodiment, the effect of suppressing the conductive radiation noise can be improved, and the capacitances of the capacitors C1 and C2 for suppressing the conductive radiation noise can be greatly reduced.

また、本発明の一実施形態によれば、スイッチＳＷ２の導通により、低電位側ラインＬＬがキャパシタＣ２を介して信号グランドＳＧに接続されるため、関連技術の構成において低電位側ラインＬＬと信号グランドＳＧとの間に介装するキャパシタＣ３を省略することができ、キャパシタの数も低減される。 Further, according to the embodiment of the present invention, since the low potential side line LL is connected to the signal ground SG via the capacitor C2 due to the conduction of the switch SW2, the low potential side line LL and the signal are connected in the related art configuration. The capacitor C3 interposed between the ground SG can be omitted and the number of capacitors can be reduced.

（キャパシタの故障検知）
図５は、本発明の一実施形態に係る電源回路１０１ＡによるキャパシタＣ１、Ｃ２の故障検知の原理を説明する説明図である。 (Capacitor failure detection)
FIG. 5 is an explanatory diagram for explaining the principle of failure detection of the capacitors C1 and C2 by the power supply circuit 101A according to the embodiment of the present invention.

曲線Ｉは、スイッチＳＷ２のタイミングチャートであり、ローレベルでスイッチＳＷ２のオフ状態を示し、ハイレベルでスイッチＳＷ２のオン状態を示している。曲線ＩＩ〜ＩＶは、キャパシタＣ１の高電位側端子の電位ＵＢを示す。曲線ＩＩは、キャパシタＣ１、Ｃ２が共に正常時の場合の電位ＵＢを示す。曲線ＩＩＩは、キャパシタＣ１が短絡した場合の電位ＵＢを示す。曲線ＩＶは、キャパシタＣ２が短絡時の電位ＵＢを示す。この故障検知は、システムのスタンバイ時、起動時などに、スイッチＳＷ１が非導通の状態で、スイッチＳＷ２を図５の曲線Ｉのようにオン状態に切り換えて実行する。電位ＵＢは、例えば、図示しないマイコンのアナログ・デジタルコンバータ（ＡＤＣ）に入力され、マイコンにおいて監視される。 A curve I is a timing chart of the switch SW2. The low level indicates the off state of the switch SW2, and the high level indicates the on state of the switch SW2. Curves II to IV show the potential UB of the high potential side terminal of the capacitor C1. A curve II shows the potential UB when the capacitors C1 and C2 are both normal. A curve III indicates the potential UB when the capacitor C1 is short-circuited. A curve IV indicates a potential UB when the capacitor C2 is short-circuited. This failure detection is executed by switching the switch SW2 to the on state as shown by the curve I in FIG. The potential UB is input to, for example, an analog / digital converter (ADC) of a microcomputer (not shown) and monitored by the microcomputer.

キャパシタＣ１、Ｃ２が共に正常時の場合には、スイッチＳＷ２がオンになったタイミング（図５の時刻ｔ１）で、電位ＵＢは、キャパシタＣ１の充電電圧６Ｖ（電源電圧Ｅの半分）程度まで一時的に下降し、その後、スイッチＳＷ２のオン期間中にキャパシタＣ１が電源電圧Ｅ＝１３Ｖまで充電され、電位ＵＢは電源電圧Ｅ＝１３Ｖまで回復する。 When both of the capacitors C1 and C2 are normal, the potential UB temporarily reaches the charge voltage 6V of the capacitor C1 (half of the power supply voltage E) at the timing when the switch SW2 is turned on (time t1 in FIG. 5). Thereafter, during the ON period of the switch SW2, the capacitor C1 is charged to the power supply voltage E = 13V, and the potential UB is restored to the power supply voltage E = 13V.

一方、キャパシタＣ１が短絡している場合には、キャパシタＣ１の高電位側端子の電位ＵＢとキャパシタＣ１、Ｃ２の接続点ＰＭの電位が同一であり、スイッチＳＷ２がオンされる前（時刻ｔ１より前）に、キャパシタＣ２のみが電源電圧Ｅ＝１３Ｖに充電される。スイッチＳＷ２がオンになったタイミング（図５の時刻ｔ１）では、キャパシタＣ１の高電位側端子は、短絡したキャパシタＣ１を通じて信号グランドＳＧに短絡されることになり、信号グランドＳＧの電位近傍（実際には、線路のインダクタンス成分等の影響で２Ｖ程度）まで下降し、スイッチＳＷ２のオン期間中に電圧値ＵＢは２Ｖ程度に下降したままとなる。 On the other hand, when the capacitor C1 is short-circuited, the potential UB of the high potential side terminal of the capacitor C1 and the potential of the connection point PM of the capacitors C1 and C2 are the same, and before the switch SW2 is turned on (from time t1). Before), only the capacitor C2 is charged to the power supply voltage E = 13V. At the timing when the switch SW2 is turned on (time t1 in FIG. 5), the high potential side terminal of the capacitor C1 is short-circuited to the signal ground SG through the short-circuited capacitor C1, and is near the potential of the signal ground SG (actually The voltage value UB remains lowered to about 2V during the ON period of the switch SW2.

また、キャパシタＣ２が短絡している場合には、スイッチＳＷ２がオンされる前（時刻ｔ１より前）に、キャパシタＣ１が電源電圧Ｅ＝１３Ｖに充電され、キャパシタＣ２は単なる導体として機能し、接続点ＰＭは低電位側ラインＬＬ（パワーグランド）に短絡される。よって、スイッチＳＷ２がオン（時刻ｔ１）になっても、接続点ＰＭがさらに信号グランドＳＧに接続されるのみで、接続点ＰＭの電位にほとんど変化はなく、キャパシタＣ１の高電位側端子の電位ＵＢに変動はない。つまり、スイッチＳＷ２のオン期間中、電位ＵＢは電源電圧Ｅ＝１３Ｖに固定されたまま変化しない。 When the capacitor C2 is short-circuited, the capacitor C1 is charged to the power supply voltage E = 13 V before the switch SW2 is turned on (before time t1), and the capacitor C2 functions as a simple conductor and is connected. The point PM is short-circuited to the low potential side line LL (power ground). Therefore, even when the switch SW2 is turned on (time t1), the connection point PM is only further connected to the signal ground SG, and the potential of the connection point PM is hardly changed, and the potential of the high potential side terminal of the capacitor C1. There is no change in UB. That is, during the ON period of the switch SW2, the potential UB remains fixed at the power supply voltage E = 13V.

以上のように、スイッチＳＷ２をオンしたときに、キャパシタＣ１、Ｃ２が共に正常な場合と、キャパシタＣ１が短絡した場合、及び、キャパシタＣ２が短絡した場合で、電位ＵＢの挙動が異なるので、電位ＵＢを監視することによりキャパシタＣ１、Ｃ２の短絡状態を検知することができる。 As described above, when the switch SW2 is turned on, the behavior of the potential UB differs between when the capacitors C1 and C2 are both normal, when the capacitor C1 is short-circuited, and when the capacitor C2 is short-circuited. By monitoring UB, it is possible to detect the short-circuit state of the capacitors C1 and C2.

（他の実施形態）
上記実施形態では、図４の曲線Ｉ、ＩＩに示すように、スイッチＳＷ１をオフさせるタイミングと同期して、スイッチＳＷ２をオンさせたが、曲線Ｉ、ＩＩＩに示すように、スイッチＳＷ１のオフタイミングとスイッチＳＷ２のオンタイミングを同期させない制御としても良い。この場合、スイッチＳＷ１をオンする前に、スイッチＳＷ２がオンされているので、キャパシタＣ１は、高電位側ラインＬＵと信号グランドＳＧとの間に接続され、電源電圧Ｅ（＝１３Ｖ）に充電される（電源電圧の半分Ｅ／２ではない）。この場合であっても、スイッチＳＷ２のオンにより、信号グランドＳＧと高電位側ラインＬＵとの間、及び、信号グランドＳＧと低電位側ラインＬＬとの間には、それぞれ、キャパシタＣ１及びキャパシタＣ２の単独の容量が存在するので、スイッチＳＷ１切り換え時における蓄積可能エネルギーは、以下の式（３）で表され、関連技術の蓄積可能エネルギーの約２倍に改善することができる。
（１／２）＊１０μＦ＊（１５Ｖ−１３Ｖ）＾２＝２０μＪ（３）
従って、他の実施形態に係る電源回路により関連技術と同程度の電圧変動抑制特性を実現するには、半分の５μＦのキャパシタＣ１、Ｃ２を用いれば良い。また、関連技術の構成において低電位側ラインＬＬと信号グランドＳＧとの間に介装するキャパシタＣ３を省略することができる。 (Other embodiments)
In the above embodiment, the switch SW2 is turned on in synchronization with the timing of turning off the switch SW1 as shown by the curves I and II in FIG. 4, but the switch SW1 is turned off as shown by the curves I and III. The control may be such that the ON timing of the switch SW2 is not synchronized. In this case, since the switch SW2 is turned on before the switch SW1 is turned on, the capacitor C1 is connected between the high potential side line LU and the signal ground SG and charged to the power supply voltage E (= 13V). (It is not half E / 2 of the power supply voltage). Even in this case, when the switch SW2 is turned on, the capacitor C1 and the capacitor C2 are respectively connected between the signal ground SG and the high potential side line LU and between the signal ground SG and the low potential side line LL. Therefore, the storable energy at the time of switching the switch SW1 is expressed by the following formula (3), and can be improved to about twice the storable energy of the related technology.
(1/2) * 10 μF * (15V-13V) ^ 2 = 20 μJ (3)
Therefore, in order to realize a voltage fluctuation suppressing characteristic comparable to that of the related art by the power supply circuit according to another embodiment, half of the 5 μF capacitors C1 and C2 may be used. Further, in the related art configuration, the capacitor C3 interposed between the low potential side line LL and the signal ground SG can be omitted.

Ｍ：モータ
Ｄ１：還流ダイオード
１００：電子制御ユニット（ＥＣＵ）
１０１、１０１Ａ：電源回路
ＳＷ１、ＳＷ２、ＳＷ３：スイッチ
Ｃ１、Ｃ２、Ｃ３：キャパシタ
Ｌ１、Ｌ２、Ｌ３：導電線路のインダクタンス
ＴＵ、ＴＰＧ、ＴＳＧ、ＴＭＵ、ＴＭＧ：ＥＣＵの外部接続端子
ＴＥＵ、ＴＥＧ：直流電源の端子 M: motor D1: freewheeling diode 100: electronic control unit (ECU)
101, 101A: Power supply circuits SW1, SW2, SW3: Switches C1, C2, C3: Capacitors L1, L2, L3: Conductive line inductances TU, TPG, TSG, TMU, TMG: ECU external connection terminals TEU, TEG: DC Power terminal

Claims

A power supply circuit (101A) comprising a first switch (SW1) for conducting or blocking a connection between the power supply circuit and a load (M); a high potential side line (LU) and a low potential side of the power supply circuit; The first and second capacitors (C1, C2) connected in series with the line (LL), and the second switch (SW2) connected to the connection point (PM) of the first and second capacitors And the second switch connects or disconnects between the connection point (PM) and the ground.

The power supply circuit according to claim 1, wherein the second switch connects the connection point and the ground in synchronization with a timing at which the first switch cuts off a connection between the power supply circuit and the load. Connect the power supply circuit.

The power supply circuit according to claim 2 , wherein the first capacitor is connected to a high-potential side line of the power supply circuit, and the second switch connects the connection point and the ground. A power supply circuit that detects a failure of the first and second capacitors by monitoring a potential (UB) of a high potential side terminal of one capacitor.

The power supply circuit according to any one of claims 1 to 3, wherein the power supply circuit is mounted on an electronic control unit (100) of a vehicle, and the ground is a signal ground (SG) of the electronic control unit. circuit.

5. The power supply circuit according to claim 1, wherein the power supply circuit drives the load by pulse width modulation (PWM) control.